JP4795759B2 - 電界効果型トランジスタの製造方法 - Google Patents
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半導体基板の素子形成面にゲート電極を形成し、その周囲の前記半導体基板にハロー領域およびエクステンション領域を設ける工程と、
ハロー領域およびエクステンション領域を設ける前記工程の後、前記半導体基板にソース・ドレイン領域を設ける工程と、
ソース・ドレイン領域を設ける前記工程の後、前記半導体基板をスパイクRTA法により加熱することにより、前記ハロー領域、前記エクステンション領域及び前記ソース・ドレイン領域に注入された不純物を活性化する工程と、
を含み、
前記ハロー領域および前記エクステンション領域を設ける前記工程が、
前記半導体基板に第一導電型の第一不純物をイオン注入する第一イオン注入工程と、
前記第一イオン注入工程の後、前記第一イオン注入工程により導入された結晶格子の欠陥を除去するために、前記半導体基板にフラッシュランプアニール処理を施す第一フラッシュランプアニール工程と、
を含み、
前記ソース・ドレイン領域を設ける前記工程が、
前記第一フラッシュランプアニール工程の後、前記半導体基板に前記第一導電型の第二不純物をイオン注入する第二イオン注入工程と、
前記第二イオン注入工程の後、前記第二イオン注入工程により導入された結晶格子の欠陥を除去するために、前記半導体基板にフラッシュランプアニール処理を施す第二フラッシュランプアニール工程と、
を含むことを特徴とする電界効果型トランジスタの製造方法が提供される。
図1は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図1に示した半導体装置100は、n型MOSFET102を有する。なお、図1には示していないが、n型MOSFET102の外周部に、素子分離領域が設けられている。
p型ハロー領域113およびn型エクステンション領域111を設ける工程は、シリコン基板101に第一導電型(n型)の第一不純物をイオン注入する第一イオン注入工程(図4のS102)と、第一イオン注入工程の後、シリコン基板101にフラッシュランプアニール処理を施す第一フラッシュランプアニール工程(図4のS103)と、を含む。
n型ソース・ドレイン領域109を設ける工程は、第一フラッシュランプアニール工程(S103)の後、シリコン基板101に第一導電型(n型)の第二不純物をイオン注入する第二イオン注入工程(図4のS104)と、第二イオン注入工程の後、シリコン基板101にフラッシュランプアニール処理を施す第二フラッシュランプアニール工程(図4のS105)と、を含む。
シリコン基板101をスパイクRTA法により加熱することにより、不純物注入領域の不純物を活性化する工程(S106)は、素子形成面を150℃/秒以上の速度で昇温させる工程である。
また、シリコン基板101をスパイクRTA法により加熱することにより、不純物注入領域の不純物を活性化する工程(S106)は、素子形成面を1000℃以上の温度に加熱する工程である。
p型ハロー領域113およびn型エクステンション領域111を設ける工程が、第一イオン注入工程の前に、シリコン基板101に第二導電型(p型)の不純物をイオン注入する工程(S101)を含み、シリコン基板101をスパイクRTA法により加熱することにより、不純物注入領域の不純物を活性化する工程は、第一導電型(n型)の不純物と第二導電型(p型)の不純物とを活性化する工程である。なお、第二導電型は、第一導電型と反対導電型である。
まず、図2(a)に示すように、たとえば(100)面を主面とするシリコン基板101上に、公知の技術により、STI(Shallow Trench Isolation)による素子分離領域(不図示)を形成する。素子分離領域は、LOCOS法等の公知の他の方法で形成してもよい。その後、シリコン基板101上にSiON膜および多結晶シリコン膜を順次積層した後、選択的にドライエッチングし、ゲート絶縁膜103およびゲート電極105の形状に加工する。SiON膜は、たとえば熱酸化法およびプラズマ窒化法により形成する。
半導体装置100において、n型MOSFET102は、シリコン基板101へのイオン注入工程とその後最初の加熱工程との間に、イオン注入時の欠陥を除去する工程として、FLA工程(図4のS103、S105)を行うことにより製造される。具体的には、ステップ102のn型エクステンション領域111イオン注入の後、側壁絶縁膜107形成時になされる加熱工程の前に、ステップ103のFLAを行う。さらに、ステップ104のn型ソース・ドレイン領域109イオン注入の後、ステップ106の活性化アニール工程の前に、ステップ105のFLA処理を行う。このように、FLA工程は、イオン注入工程それぞれについて行われる。こうすることにより、各イオン注入工程で注入された不純物が、各イオン注入工程で生じる格子欠陥により、加熱処理時に拡散することを抑制するとともに、活性化アニール工程(図4のS106)時の不純物の増速拡散を抑制することが可能となる。よって、ゲート電極105や側壁絶縁膜107が小型化された構成、すなわちn型MOSFET102のゲート長が短い構成の場合にも、短チャネル効果の発生を抑制することができる。このため、n型MOSFET102の閾値電圧の低下を抑制し、トランジスタとしての特性に優れた構成とすることができる。
第一の実施形態では、n型MOSFET102を有する半導体装置100の場合を例に説明したが、本発明の構成は、CMOSFET(相補型電界効果型トランジスタ)にも適用できる。
(実験例1)
図4に示した手順でp型MOSFET104を作製した。図4のステップ103およびステップ105については、シリコン基板101表面の最高到達温度を1300℃とした。なお、本実験例および以下の実験例において、側壁絶縁膜107形成時の加熱温度は700℃とした。また、ステップ106のスパイクRTAにおいては、昇温速度を250℃/秒、シリコン基板101表面の最高到達温度を1050℃とした。
図4に示した手順のうち、ステップ103およびステップ105のアニール方法をFLAに代えてスパイクRTAとしてp型MOSFETを作製した。スパイクRTAにおける最高到達温度は1300℃とした。
実験例1および実験例2で得られたp型MOSFETについて、ゲート長(nm)としきい値電圧(V)との関係を調べた。図8は、p型MOSFETのゲート長(nm)としきい値電圧(V)との関係を示す図である。図8より、実験例2で得られたp型MOSFETに対し、実験例1で得られたp型MOSFET104では、欠陥除去工程をFLAとすることにより、しきい値電圧特性を顕著に向上させることができた。
(実験例3)
図4に示した手順でn型MOSFET102を作製した。図4のステップ103およびステップ105については、シリコン基板101表面の最高到達温度を1300℃とした。なお、本実験例および以下の実験例において、側壁絶縁膜107形成時の加熱温度は700℃とした。また、ステップ106のスパイクRTAにおいては、昇温速度を250℃/秒、シリコン基板101表面の最高到達温度を1050℃とした。
(実験例4)
図4に示した手順のうち、ステップ106のスパイクRTAによる活性化を行わずに、n型MOSFETを作製した。
図4に示した手順のうち、ステップ103およびステップ105のFLAを行わずに、n型MOSFETを作製した。
実験例3および実験例4で得られたn型MOSFETについて、ドレインバイアス(V)とドレイン電流(A)との関係を調べた。図9は、実験例3および実験例4で得られたn型MOSFETのドレインバイアス(V)とドレイン電流(A)との関係を示す図である。図9より、実験例4で得られたn型MOSFETに対し、実験例3で得られたn型MOSFET102では、電圧−電流特性が向上していることがわかる。
101 シリコン基板
102 n型MOSFET
103 ゲート絶縁膜
104 p型MOSFET
105 ゲート電極
107 側壁絶縁膜
109 n型ソース・ドレイン領域
110 半導体装置
111 n型エクステンション領域
113 p型ハロー領域
115 Niシリサイド層
117 素子分離領域
119 n型ウェル
121 p型ソース・ドレイン領域
123 p型エクステンション領域
125 n型ハロー領域
127 マスク
129 マスク
Claims (5)
- 半導体基板の素子形成面にゲート電極を形成し、その周囲の前記半導体基板にハロー領域およびエクステンション領域を設ける工程と、
ハロー領域およびエクステンション領域を設ける前記工程の後、前記半導体基板にソース・ドレイン領域を設ける工程と、
ソース・ドレイン領域を設ける前記工程の後、前記半導体基板をスパイクRTA法により加熱することにより、前記ハロー領域、前記エクステンション領域及び前記ソース・ドレイン領域に注入された不純物を活性化する工程と、
を含み、
前記ハロー領域および前記エクステンション領域を設ける前記工程が、
前記半導体基板に第一導電型の第一不純物をイオン注入する第一イオン注入工程と、
前記第一イオン注入工程の後、前記第一イオン注入工程により導入された結晶格子の欠陥を除去するために、前記半導体基板にフラッシュランプアニール処理を施す第一フラッシュランプアニール工程と、
を含み、
前記ソース・ドレイン領域を設ける前記工程が、
前記第一フラッシュランプアニール工程の後、前記半導体基板に前記第一導電型の第二不純物をイオン注入する第二イオン注入工程と、
前記第二イオン注入工程の後、前記第二イオン注入工程により導入された結晶格子の欠陥を除去するために、前記半導体基板にフラッシュランプアニール処理を施す第二フラッシュランプアニール工程と、
を含むことを特徴とする電界効果型トランジスタの製造方法。 - 請求項1に記載の電界効果型トランジスタの製造方法において、前記半導体基板をスパイクRTA法により加熱することにより、前記ハロー領域、前記エクステンション領域及び前記ソース・ドレイン領域に注入された不純物を活性化する前記工程が、前記素子形成面を150℃/秒以上の速度で昇温させる工程であることを特徴とする電界効果型トランジスタの製造方法。
- 請求項1に記載の電界効果型トランジスタの製造方法において、前記半導体基板をスパイクRTA法により加熱することにより、前記ハロー領域、前記エクステンション領域及び前記ソース・ドレイン領域に注入された不純物を活性化する前記工程が、前記素子形成面を1000℃以上の温度に加熱する工程であることを特徴とする電界効果型トランジスタの製造方法。
- 請求項1乃至3いずれか一項に記載の電界効果型トランジスタの製造方法において、前記ハロー領域および前記エクステンション領域を設ける前記工程が、
前記第一イオン注入工程の前に、前記半導体基板に第二導電型の不純物をイオン注入する工程を含み、
前記半導体基板をスパイクRTA法により加熱することにより、前記ハロー領域、前記エクステンション領域及び前記ソース・ドレイン領域に注入された不純物を活性化する前記工程が、前記第一導電型の不純物と前記第二導電型の不純物とを活性化する工程であることを特徴とする電界効果型トランジスタの製造方法。 - 請求項1乃至4いずれか一項に記載の電界効果型トランジスタの製造方法において、
不純物を活性化する前記工程の後、前記ゲート電極の上部と前記ソース・ドレイン領域の上部とに、シリサイド層を設ける工程を含むことを特徴とする電界効果型トランジスタの製造方法。
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