JP2000323427A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 リーク電流の増大を抑制し特性の優れた半導
体装置を提供すること。 【解決手段】 ＭＯＳトランジスタの作成方法におい
て、シリコン基板３０の上に選択的にイオンを注入して
低濃度不純物領域４０ａと高濃度不純物領域４０ｂとを
形成する毎に、個々にＲＴＡ法による高温短時間熱処理
を行って、不純物の活性化と同時にイオン注入に起因し
て発生する結晶欠陥を回復させる。更に、高温短時間熱
処理を行う毎に、個々に電気炉による低温熱処理を行
い、高温の熱処理に起因して発生する結晶欠陥を回復さ
せる。その後、低濃度不純物領域４０ａと高濃度不純物
領域４０ｂからなるソース／ドレイン領域４０の表面層
にチタンシリサイド膜４２を形成する。
体装置を提供すること。 【解決手段】 ＭＯＳトランジスタの作成方法におい
て、シリコン基板３０の上に選択的にイオンを注入して
低濃度不純物領域４０ａと高濃度不純物領域４０ｂとを
形成する毎に、個々にＲＴＡ法による高温短時間熱処理
を行って、不純物の活性化と同時にイオン注入に起因し
て発生する結晶欠陥を回復させる。更に、高温短時間熱
処理を行う毎に、個々に電気炉による低温熱処理を行
い、高温の熱処理に起因して発生する結晶欠陥を回復さ
せる。その後、低濃度不純物領域４０ａと高濃度不純物
領域４０ｂからなるソース／ドレイン領域４０の表面層
にチタンシリサイド膜４２を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、より特定的には、高温の熱処理を含む半
導体装置の製造方法に関する。
造方法に関し、より特定的には、高温の熱処理を含む半
導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化及び高速化
を実現するために、デザインルールのさらなる縮小が検
討されている。今日では、２５６ＭＤＲＡＭ（Dynamic
RandomAccess Memory）の試作及びゲート長０．１μｍ
のＣＭＯＳ（Complementary Metal Oxide Semiconducto
r）トランジスタの試作が発表されている。このような
トランジスタの微細化の進展により、スケーリング則に
従ったデバイスサイズの縮小化と、それに伴う動作の高
速化とが期待される。
を実現するために、デザインルールのさらなる縮小が検
討されている。今日では、２５６ＭＤＲＡＭ（Dynamic
RandomAccess Memory）の試作及びゲート長０．１μｍ
のＣＭＯＳ（Complementary Metal Oxide Semiconducto
r）トランジスタの試作が発表されている。このような
トランジスタの微細化の進展により、スケーリング則に
従ったデバイスサイズの縮小化と、それに伴う動作の高
速化とが期待される。
【０００３】トランジスタのサイズを単純に微細化すれ
ば、チャネル抵抗の減少は可能となる。しかし、この場
合、ソース／ドレイン領域となるべき不純物拡散層の寄
生抵抗や導体間のコンタクト部での抵抗（コンタクト抵
抗）がチャネル抵抗と同等かそれ以上に大きくなるの
で、動作の高速化を図る上で障害となる。さらに、微細
化を実現しながら、動作の高速化を図るためには、ゲー
ト配線（電極）を低抵抗化する必要がある。
ば、チャネル抵抗の減少は可能となる。しかし、この場
合、ソース／ドレイン領域となるべき不純物拡散層の寄
生抵抗や導体間のコンタクト部での抵抗（コンタクト抵
抗）がチャネル抵抗と同等かそれ以上に大きくなるの
で、動作の高速化を図る上で障害となる。さらに、微細
化を実現しながら、動作の高速化を図るためには、ゲー
ト配線（電極）を低抵抗化する必要がある。
【０００４】従来、ソース／ドレイン領域の寄生抵抗と
ゲート電極の配線抵抗とを同時に低減する方法として、
サリサイド（SALICIDE：Self-Aligned Silicide）法が
提案されている（T. Yoshida et.al.：J.Electrochemi.
Soc.,Vol.137，No.6（1990）pp.1914-1917）。ここで、
サリサイド法とは、ゲート電極とソース／ドレイン領域
との上に自己整合的に低抵抗な金属シリサイド膜を形成
する技術である。
ゲート電極の配線抵抗とを同時に低減する方法として、
サリサイド（SALICIDE：Self-Aligned Silicide）法が
提案されている（T. Yoshida et.al.：J.Electrochemi.
Soc.,Vol.137，No.6（1990）pp.1914-1917）。ここで、
サリサイド法とは、ゲート電極とソース／ドレイン領域
との上に自己整合的に低抵抗な金属シリサイド膜を形成
する技術である。
【０００５】サリサイド構造を有する従来のｐチャネル
ＭＯＳトランジスタでは、ソース／ドレイン領域及びゲ
ート電極の表面上に例えばチタンシリサイド膜が形成さ
れているので、ソース／ドレイン領域の奇生抵抗及びゲ
ート電極の配線抵抗を同時に低減することができる。し
かしながら、このようなサリサイド技術を採用した場
合、シリサイド膜の底面がソース／ドレイン領域（不純
物拡散層）の表面に食い込むので、その食い込んだ分だ
け、ソース／ドレイン領域（不純物拡散層）の接合面を
深くする必要がある。ソース／ドレイン領域の接合面を
深くすると、ソース−ドレイン間のリーク電流（横方向
のリーク電流）が大きくなるという問題がある。この問
題を回避するために、ソース／ドレイン領域の接合面を
浅くしようとすると、ソース／ドレイン領域形成のため
のイオン注入工程に起因して発生した結晶欠陥が原因と
なって、不純物拡散層から基板へのリーク電流（縦方向
のリーク電流）が増大するという問題がある。
ＭＯＳトランジスタでは、ソース／ドレイン領域及びゲ
ート電極の表面上に例えばチタンシリサイド膜が形成さ
れているので、ソース／ドレイン領域の奇生抵抗及びゲ
ート電極の配線抵抗を同時に低減することができる。し
かしながら、このようなサリサイド技術を採用した場
合、シリサイド膜の底面がソース／ドレイン領域（不純
物拡散層）の表面に食い込むので、その食い込んだ分だ
け、ソース／ドレイン領域（不純物拡散層）の接合面を
深くする必要がある。ソース／ドレイン領域の接合面を
深くすると、ソース−ドレイン間のリーク電流（横方向
のリーク電流）が大きくなるという問題がある。この問
題を回避するために、ソース／ドレイン領域の接合面を
浅くしようとすると、ソース／ドレイン領域形成のため
のイオン注入工程に起因して発生した結晶欠陥が原因と
なって、不純物拡散層から基板へのリーク電流（縦方向
のリーク電流）が増大するという問題がある。
【０００６】このようなイオン注入に起因する結晶欠陥
の問題を解決する技術が、特開平１０−４１４０７号公
報において提案されている。この提案された半導体装置
の製造方法では、まず、半導体基板の所定の領域に選択
的にイオン注入を行うことにより、不純物領域を形成す
る。そして、所定の温度下で一定時間の熱処理（プレア
ニール）を行うことにより、上記イオン注入によって不
純物領域中に生じた結晶欠陥の回復を促進する。その
後、高温短時間熱処理（ＲＴＡ処理）を行うことによ
り、上記不純物領域を活性化させると共にイオン注入に
起因する格子欠陥を回復させる。そして、上記不純物領
域の表層部分を所定の金属との化合物層に変成させる。
の問題を解決する技術が、特開平１０−４１４０７号公
報において提案されている。この提案された半導体装置
の製造方法では、まず、半導体基板の所定の領域に選択
的にイオン注入を行うことにより、不純物領域を形成す
る。そして、所定の温度下で一定時間の熱処理（プレア
ニール）を行うことにより、上記イオン注入によって不
純物領域中に生じた結晶欠陥の回復を促進する。その
後、高温短時間熱処理（ＲＴＡ処理）を行うことによ
り、上記不純物領域を活性化させると共にイオン注入に
起因する格子欠陥を回復させる。そして、上記不純物領
域の表層部分を所定の金属との化合物層に変成させる。
【０００７】
【発明が解決しようとする課題】従来例にあっては、上
記のように、高温短時間熱処理としてのＲＴＡ処理の前
工程として、イオン注入に起因する結晶欠陥の回復を促
進するためのプレアニールを行っている。しかし、その
後のＲＴＡ処理を、１０００℃以上の高温で行うため
に、イオン注入に起因しない新たな結晶欠陥、すなわ
ち、熱的な格子歪み（応力歪み）による結晶欠陥が新た
に発生し、このＲＴＡに起因する結晶欠陥のために不純
物領域から基板への縦方向のリーク電流が増加するとい
う問題点がある。
記のように、高温短時間熱処理としてのＲＴＡ処理の前
工程として、イオン注入に起因する結晶欠陥の回復を促
進するためのプレアニールを行っている。しかし、その
後のＲＴＡ処理を、１０００℃以上の高温で行うため
に、イオン注入に起因しない新たな結晶欠陥、すなわ
ち、熱的な格子歪み（応力歪み）による結晶欠陥が新た
に発生し、このＲＴＡに起因する結晶欠陥のために不純
物領域から基板への縦方向のリーク電流が増加するとい
う問題点がある。
【０００８】この発明の一つの目的は、高温熱処理法に
起因するリーク電流の増加を有効に防止することが可能
な半導体装置の製造方法を提供することにある。この発
明のもう一つの目的は、高温熱処理法に起因する結晶欠
陥を容易に回復することが可能な半導体装置の製造方法
を提供することにある。
起因するリーク電流の増加を有効に防止することが可能
な半導体装置の製造方法を提供することにある。この発
明のもう一つの目的は、高温熱処理法に起因する結晶欠
陥を容易に回復することが可能な半導体装置の製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】この発明の一の局面によ
る半導体装置の製造方法は、半導体基板の主表面に不純
物領域を形成する工程と、不純物領域を活性化させるた
めの高温の熱処理を行う工程と、その高温の熱処理を行
った後に、低温の熱処理を行う工程とを備えている。
る半導体装置の製造方法は、半導体基板の主表面に不純
物領域を形成する工程と、不純物領域を活性化させるた
めの高温の熱処理を行う工程と、その高温の熱処理を行
った後に、低温の熱処理を行う工程とを備えている。
【００１０】なお、本発明の半導体基板は、通常の半導
体基板のみならず、半導体薄膜なども含む広い概念であ
る。この一の局面による半導体装置の製造方法では、低
温の熱処理によって、高温の熱処理に起因して発生する
結晶欠陥を回復することができる。この発明の他の局面
による半導体装置の製造方法は、半導体基板の主表面に
選択的に不純物をイオン注入することにより、不純物領
域を形成する工程と、高温の熱処理を行うことによっ
て、不純物領域を活性化させる工程と、高温の熱処理を
行った後低温の熱処理を行うことによって、高温の熱処
理に起因して発生した結晶欠陥を回復する工程とを備え
ている。
体基板のみならず、半導体薄膜なども含む広い概念であ
る。この一の局面による半導体装置の製造方法では、低
温の熱処理によって、高温の熱処理に起因して発生する
結晶欠陥を回復することができる。この発明の他の局面
による半導体装置の製造方法は、半導体基板の主表面に
選択的に不純物をイオン注入することにより、不純物領
域を形成する工程と、高温の熱処理を行うことによっ
て、不純物領域を活性化させる工程と、高温の熱処理を
行った後低温の熱処理を行うことによって、高温の熱処
理に起因して発生した結晶欠陥を回復する工程とを備え
ている。
【００１１】この他の局面による半導体装置の製造方法
では、高温の熱処理によって、不純物の活性化と同時に
イオン注入に起因して発生する結晶欠陥を回復すること
ができる。また、低温の熱処理によって、高温の熱処理
に起因して発生する結晶欠陥を回復することができる。
なお、上記の他の局面による半導体装置の製造方法にお
いて、不純物領域の表層部分を金属膜との化合物層に変
成させる工程をさらに備えるようにしてもよい。このよ
うに化合物層を形成すれば、不純物領域の配線抵抗を減
少させることができる。また、この場合、化合物層に変
成させる工程は、不純物領域の上に金属膜を形成した
後、熱処理を行うことにより、不純物領域の表層部分を
金属膜との化合物層に変成させる工程を含み、その化合
物層に変成させるための熱処理の温度は、上記した高温
の熱処理の温度を超えないのが好ましい。このように構
成すれば、低温の熱処理により回復された結晶欠陥が再
び発生することがない。
では、高温の熱処理によって、不純物の活性化と同時に
イオン注入に起因して発生する結晶欠陥を回復すること
ができる。また、低温の熱処理によって、高温の熱処理
に起因して発生する結晶欠陥を回復することができる。
なお、上記の他の局面による半導体装置の製造方法にお
いて、不純物領域の表層部分を金属膜との化合物層に変
成させる工程をさらに備えるようにしてもよい。このよ
うに化合物層を形成すれば、不純物領域の配線抵抗を減
少させることができる。また、この場合、化合物層に変
成させる工程は、不純物領域の上に金属膜を形成した
後、熱処理を行うことにより、不純物領域の表層部分を
金属膜との化合物層に変成させる工程を含み、その化合
物層に変成させるための熱処理の温度は、上記した高温
の熱処理の温度を超えないのが好ましい。このように構
成すれば、低温の熱処理により回復された結晶欠陥が再
び発生することがない。
【００１２】また、上記の場合、化合物層に変成させる
ための熱処理は、化合物層を形成するための第１の熱処
理と、その形成した化合物層を低抵抗化するための第２
の熱処理とを含み、第１および第２の熱処理の温度は、
上記高温の熱処理の温度を超えないのが好ましい。この
ように構成すれば、低温の熱処理により回復された結晶
欠陥が再び発生することがない。
ための熱処理は、化合物層を形成するための第１の熱処
理と、その形成した化合物層を低抵抗化するための第２
の熱処理とを含み、第１および第２の熱処理の温度は、
上記高温の熱処理の温度を超えないのが好ましい。この
ように構成すれば、低温の熱処理により回復された結晶
欠陥が再び発生することがない。
【００１３】また、上記他の局面による半導体装置の製
造方法において、高温の熱処理によって、不純物を活性
化させることに加えて、イオン注入に起因して発生した
結晶欠陥を回復し、また、低温の熱処理によって、高温
の熱処理に起因する結晶欠陥を回復することに加えて、
高温の熱処理により回復できずに残ったイオン注入に起
因する結晶欠陥を回復するのが好ましい。この場合、高
温の熱処理の温度は、イオン注入に起因して発生する結
晶欠陥を回復することが可能な温度で、かつ、新たな結
晶欠陥を発生させる可能性のある温度であるのが好まし
く、低温の熱処理の温度は、高温の熱処理に起因して発
生した結晶欠陥と、高温の熱処理により回復できずに残
ったイオン注入に起因する結晶欠陥とを回復することが
可能な温度で、かつ、新たな結晶欠陥を発生させる可能
性のない温度であるのが好ましい。具体的には、高温の
熱処理の温度は、約１０００℃以上であり、低温の熱処
理の温度は、約７５０℃以上約１０００℃未満である。
造方法において、高温の熱処理によって、不純物を活性
化させることに加えて、イオン注入に起因して発生した
結晶欠陥を回復し、また、低温の熱処理によって、高温
の熱処理に起因する結晶欠陥を回復することに加えて、
高温の熱処理により回復できずに残ったイオン注入に起
因する結晶欠陥を回復するのが好ましい。この場合、高
温の熱処理の温度は、イオン注入に起因して発生する結
晶欠陥を回復することが可能な温度で、かつ、新たな結
晶欠陥を発生させる可能性のある温度であるのが好まし
く、低温の熱処理の温度は、高温の熱処理に起因して発
生した結晶欠陥と、高温の熱処理により回復できずに残
ったイオン注入に起因する結晶欠陥とを回復することが
可能な温度で、かつ、新たな結晶欠陥を発生させる可能
性のない温度であるのが好ましい。具体的には、高温の
熱処理の温度は、約１０００℃以上であり、低温の熱処
理の温度は、約７５０℃以上約１０００℃未満である。
【００１４】また、上記の他の局面による半導体装置の
製造方法において、高温の熱処理は、短時間行われ、低
温の熱処理は、長時間行われるのが好ましい。具体的に
は、高温の熱処理は、約０．１秒以上約３０秒以下の時
間で行われ、低温の熱処理は、約３０分以上約１２０分
以下の時間で行われる。この発明のさらに他の局面によ
る半導体装置の製造方法は、半導体基板の主表面に選択
的に不純物をイオン注入することにより、低濃度不純物
領域を形成する工程と、第１の高温熱処理を行うことに
よって、低濃度不純物領域を活性化させる工程と、その
第１の高温熱処理を行った後、第１の低温熱処理を行う
ことによって、第１の高温熱処理に起因して発生した結
晶欠陥を回復する工程と、半導体基板の主表面に選択的
に不純物をイオン注入することにより、高濃度不純物領
域を形成する工程と、第２の高温熱処理を行うことによ
って、高濃度不純物領域を活性化させる工程と、第２の
高温熱処理を行った後、第２の低温熱処理を行うことに
よって第２の高温熱処理に起因して発生した結晶欠陥を
回復する工程とを備えている。
製造方法において、高温の熱処理は、短時間行われ、低
温の熱処理は、長時間行われるのが好ましい。具体的に
は、高温の熱処理は、約０．１秒以上約３０秒以下の時
間で行われ、低温の熱処理は、約３０分以上約１２０分
以下の時間で行われる。この発明のさらに他の局面によ
る半導体装置の製造方法は、半導体基板の主表面に選択
的に不純物をイオン注入することにより、低濃度不純物
領域を形成する工程と、第１の高温熱処理を行うことに
よって、低濃度不純物領域を活性化させる工程と、その
第１の高温熱処理を行った後、第１の低温熱処理を行う
ことによって、第１の高温熱処理に起因して発生した結
晶欠陥を回復する工程と、半導体基板の主表面に選択的
に不純物をイオン注入することにより、高濃度不純物領
域を形成する工程と、第２の高温熱処理を行うことによ
って、高濃度不純物領域を活性化させる工程と、第２の
高温熱処理を行った後、第２の低温熱処理を行うことに
よって第２の高温熱処理に起因して発生した結晶欠陥を
回復する工程とを備えている。
【００１５】上記さらに他の局面による半導体装置の製
造方法では、第１の高温熱処理によって、低濃度不純物
領域の不純物の活性化と同時に、低濃度不純物領域形成
時のイオン注入に起因して発生する結晶欠陥を回復する
ことができる。また、第１の低温熱処理によって、第１
の高温熱処理に起因して発生する結晶欠陥を回復するこ
とができる。また、第２の高温熱処理によって、高濃度
不純物領域の不純物の活性化と同時に、高濃度不純物領
域形成時のイオン注入に起因して発生する結晶欠陥を回
復することができる。また、第２の低温熱処理によっ
て、第２の高温熱処理に起因して発生する結晶欠陥を回
復することができる。
造方法では、第１の高温熱処理によって、低濃度不純物
領域の不純物の活性化と同時に、低濃度不純物領域形成
時のイオン注入に起因して発生する結晶欠陥を回復する
ことができる。また、第１の低温熱処理によって、第１
の高温熱処理に起因して発生する結晶欠陥を回復するこ
とができる。また、第２の高温熱処理によって、高濃度
不純物領域の不純物の活性化と同時に、高濃度不純物領
域形成時のイオン注入に起因して発生する結晶欠陥を回
復することができる。また、第２の低温熱処理によっ
て、第２の高温熱処理に起因して発生する結晶欠陥を回
復することができる。
【００１６】なお、上記のさらに他の局面による半導体
装置の製造方法において、高濃度不純物領域の表層部分
を金属膜との化合物層に変成させる工程をさらに備える
ようにしてもよい。このように化合物層を形成すること
により、高濃度不純物領域の配線抵抗を減少させること
ができる。また、この場合、化合物層に変成させる工程
は、高濃度不純物領域の上に金属膜を形成した後、熱処
理を行うことにより、高濃度不純物領域の表層部分を金
属膜との化合物層に変成させる工程を含み、その化合物
層に変成させるための熱処理の温度は、上記した第１お
よび第２の高温熱処理の温度を超えないのが好ましい。
これにより、第１および第２の低温熱処理により回復さ
れた結晶欠陥が再び発生することがない。
装置の製造方法において、高濃度不純物領域の表層部分
を金属膜との化合物層に変成させる工程をさらに備える
ようにしてもよい。このように化合物層を形成すること
により、高濃度不純物領域の配線抵抗を減少させること
ができる。また、この場合、化合物層に変成させる工程
は、高濃度不純物領域の上に金属膜を形成した後、熱処
理を行うことにより、高濃度不純物領域の表層部分を金
属膜との化合物層に変成させる工程を含み、その化合物
層に変成させるための熱処理の温度は、上記した第１お
よび第２の高温熱処理の温度を超えないのが好ましい。
これにより、第１および第２の低温熱処理により回復さ
れた結晶欠陥が再び発生することがない。
【００１７】また、上記の場合、化合物層に変成させる
ための熱処理は、化合物層を形成するための第１の熱処
理と、その形成した化合物層を低抵抗化するための第２
の熱処理とを含み、その第１および第２の熱処理の温度
は、第１および第２の高温熱処理の温度を超えないのが
好ましい。このようにすれば、第１および第２の低温熱
処理により回復された結晶欠陥が再び発生することがな
い。
ための熱処理は、化合物層を形成するための第１の熱処
理と、その形成した化合物層を低抵抗化するための第２
の熱処理とを含み、その第１および第２の熱処理の温度
は、第１および第２の高温熱処理の温度を超えないのが
好ましい。このようにすれば、第１および第２の低温熱
処理により回復された結晶欠陥が再び発生することがな
い。
【００１８】また、上記のさらに他の局面による半導体
装置の製造方法において、第１および第２の高温熱処理
によって、不純物を活性化させることに加えて、イオン
注入に起因して発生した結晶欠陥を回復し、また、第１
および第２の低温熱処理によって、第１および第２の高
温熱処理に起因する結晶欠陥を回復することに加えて、
第１および第２の高温熱処理により回復できずに残った
イオン注入に起因する結晶欠陥を回復するのが好まし
い。この場合、第１および第２の高温熱処理の温度は、
イオン注入に起因して発生する結晶欠陥を回復すること
が可能な温度で、かつ、新たな結晶欠陥を発生させる可
能性のある温度であるのが好ましく、第１および第２の
低温熱処理の温度は、第１および第２の高温熱処理に起
因して発生した結晶欠陥と、第１および第２の高温熱処
理により回復できずに残ったイオン注入に起因する結晶
欠陥とを回復することが可能な温度で、かつ、新たな結
晶欠陥を発生させる可能性のない温度であるのが好まし
い。具体的には、第１および第２の高温熱処理の温度
は、約１０００℃以上であり、第１および第２の低温熱
処理の温度は、約７５０℃以上約１０００℃未満であ
る。
装置の製造方法において、第１および第２の高温熱処理
によって、不純物を活性化させることに加えて、イオン
注入に起因して発生した結晶欠陥を回復し、また、第１
および第２の低温熱処理によって、第１および第２の高
温熱処理に起因する結晶欠陥を回復することに加えて、
第１および第２の高温熱処理により回復できずに残った
イオン注入に起因する結晶欠陥を回復するのが好まし
い。この場合、第１および第２の高温熱処理の温度は、
イオン注入に起因して発生する結晶欠陥を回復すること
が可能な温度で、かつ、新たな結晶欠陥を発生させる可
能性のある温度であるのが好ましく、第１および第２の
低温熱処理の温度は、第１および第２の高温熱処理に起
因して発生した結晶欠陥と、第１および第２の高温熱処
理により回復できずに残ったイオン注入に起因する結晶
欠陥とを回復することが可能な温度で、かつ、新たな結
晶欠陥を発生させる可能性のない温度であるのが好まし
い。具体的には、第１および第２の高温熱処理の温度
は、約１０００℃以上であり、第１および第２の低温熱
処理の温度は、約７５０℃以上約１０００℃未満であ
る。
【００１９】また、上記のさらに他の局面による半導体
装置の製造方法において、第１および第２の高温熱処理
は、短時間行われ、第１および第２の低温熱処理は、長
時間行われのが好ましい。具体的には、第１および第２
の高温熱処理は、約０．１秒以上約３０秒以下の時間で
行われ、第１および第２の低温熱処理は、約３０分以上
約１２０分以下の時間で行われる。
装置の製造方法において、第１および第２の高温熱処理
は、短時間行われ、第１および第２の低温熱処理は、長
時間行われのが好ましい。具体的には、第１および第２
の高温熱処理は、約０．１秒以上約３０秒以下の時間で
行われ、第１および第２の低温熱処理は、約３０分以上
約１２０分以下の時間で行われる。
【００２０】
【発明の実施の形態】本発明をサリサイド構造を有する
ｐチャネルＭＯＳトランジスタに具体化した実施形態を
図１〜図９に示す製造プロセス断面図に従って説明す
る。 工程１（図１参照）：ｎ型単結晶シリコン基板３０の主
表面上において、第ｌ素子形成領域３２と第２素子形成
領域３３とが素子分離領域３１によって分離される。こ
の素子分離領域３１に、ＬＯＣＯＳ（Local Oxidation
of Silicon）法を用いて、素子分離絶縁膜３４を形成す
る。その後、第ｌ素子形成領域３２および第２素子形成
領域３３に、ゲート絶縁膜３７を介して、不純物がドー
プされた多結晶シリコン膜からなるゲート電極３８を形
成する。ゲート電極３８をマスクとして、基板３０にＢ
Ｆ2をイオン注入することによって、低濃度不純物領域
４０ａを形成する。このＢＦ2のイオン注入条件は、注
入エネルギー；約１０ｋｅＶ、ドーズ量；約５×１０14
ｃｍ-2である。
ｐチャネルＭＯＳトランジスタに具体化した実施形態を
図１〜図９に示す製造プロセス断面図に従って説明す
る。 工程１（図１参照）：ｎ型単結晶シリコン基板３０の主
表面上において、第ｌ素子形成領域３２と第２素子形成
領域３３とが素子分離領域３１によって分離される。こ
の素子分離領域３１に、ＬＯＣＯＳ（Local Oxidation
of Silicon）法を用いて、素子分離絶縁膜３４を形成す
る。その後、第ｌ素子形成領域３２および第２素子形成
領域３３に、ゲート絶縁膜３７を介して、不純物がドー
プされた多結晶シリコン膜からなるゲート電極３８を形
成する。ゲート電極３８をマスクとして、基板３０にＢ
Ｆ2をイオン注入することによって、低濃度不純物領域
４０ａを形成する。このＢＦ2のイオン注入条件は、注
入エネルギー；約１０ｋｅＶ、ドーズ量；約５×１０14
ｃｍ-2である。
【００２１】工程２（図２参照）：ＲＴＡ（Rapid Ther
mal Annealing）法を用いた高温短時間熱処理を行うこ
とによって、低濃度不純物領域４０ａの不純物を活性化
させると同時に、イオン注入によって低濃度不純物領域
４０ａに発生した結晶欠陥（格子欠陥）を回復させる。
この時のＲＴＡの条件は、熱源；ハロゲンランプ、温
度；約１０００℃〜約１２００℃、雰囲気；Ｎ2、時
間；約０．１秒〜約３０秒である。
mal Annealing）法を用いた高温短時間熱処理を行うこ
とによって、低濃度不純物領域４０ａの不純物を活性化
させると同時に、イオン注入によって低濃度不純物領域
４０ａに発生した結晶欠陥（格子欠陥）を回復させる。
この時のＲＴＡの条件は、熱源；ハロゲンランプ、温
度；約１０００℃〜約１２００℃、雰囲気；Ｎ2、時
間；約０．１秒〜約３０秒である。
【００２２】工程３（図３参照）：ＲＴＡ法による熱処
理は、短時間で終えることができる反面、上述した通
り、約１０００℃以上という高い温度を用いるため、低
濃度不純物領域４０ａに再び結晶欠陥が発生する場合が
ある。また、ＲＴＡ法によってイオン注入に起因する結
晶欠陥の全てを回復できない場合がある。この工程３で
は、電気炉を用いた熱処理（FA；Furnace Anneal）を行
うことによって、ＲＴＡに起因して発生した結晶欠陥
と、ＲＴＡにより回復できなかった残りのイオン注入に
起因する結晶欠陥とを回復させる。より詳細には、ＦＡ
を用いた熱処理により、原子の再結合および再配置が起
こるので、Ｓｉの格子歪みにより発生した結晶欠陥を回
復することができる。
理は、短時間で終えることができる反面、上述した通
り、約１０００℃以上という高い温度を用いるため、低
濃度不純物領域４０ａに再び結晶欠陥が発生する場合が
ある。また、ＲＴＡ法によってイオン注入に起因する結
晶欠陥の全てを回復できない場合がある。この工程３で
は、電気炉を用いた熱処理（FA；Furnace Anneal）を行
うことによって、ＲＴＡに起因して発生した結晶欠陥
と、ＲＴＡにより回復できなかった残りのイオン注入に
起因する結晶欠陥とを回復させる。より詳細には、ＦＡ
を用いた熱処理により、原子の再結合および再配置が起
こるので、Ｓｉの格子歪みにより発生した結晶欠陥を回
復することができる。
【００２３】この時のＦＡの条件は、熱源；電気炉、温
度；約７５０℃〜約８５０℃、雰囲気；Ｎ2、時間；約
３０分〜約１２０分である。尚、上記工程２のＲＴＡに
よる熱処理が、本発明における「高温の熱処理および第
１の高温熱処理」に相当する。ここで、「高温」とは、
イオン注入に起因して発生する結晶欠陥を回復させるこ
とができる温度で、かつ、新たな結晶欠陥を発生させる
可能性のある温度のことである。この「高温」は、本実
施形態では、約１０００℃以上のことを意味する。ま
た、上記工程３のＦＡによる熱処理が、本発明における
「低温の熱処理および第１の低温熱処理」に相当する。
「低温」とは、ＲＴＡ（高温の熱処理）に起因して発生
する結晶欠陥と、ＲＴＡで回復できなかったイオン注入
に起因する結晶欠陥とを回復させることができる温度
で、かつ、新たな結晶欠陥を発生させる可能性のない温
度のことである。この「低温」は、本実施形態では、約
７５０℃以上約１０００℃未満のことを意味する。
度；約７５０℃〜約８５０℃、雰囲気；Ｎ2、時間；約
３０分〜約１２０分である。尚、上記工程２のＲＴＡに
よる熱処理が、本発明における「高温の熱処理および第
１の高温熱処理」に相当する。ここで、「高温」とは、
イオン注入に起因して発生する結晶欠陥を回復させるこ
とができる温度で、かつ、新たな結晶欠陥を発生させる
可能性のある温度のことである。この「高温」は、本実
施形態では、約１０００℃以上のことを意味する。ま
た、上記工程３のＦＡによる熱処理が、本発明における
「低温の熱処理および第１の低温熱処理」に相当する。
「低温」とは、ＲＴＡ（高温の熱処理）に起因して発生
する結晶欠陥と、ＲＴＡで回復できなかったイオン注入
に起因する結晶欠陥とを回復させることができる温度
で、かつ、新たな結晶欠陥を発生させる可能性のない温
度のことである。この「低温」は、本実施形態では、約
７５０℃以上約１０００℃未満のことを意味する。
【００２４】工程４（図４参照）：全面を覆うように絶
縁膜を堆積した後、エッチバックすることにより、ゲー
ト電極３８の側面にサイドウォールスペーサ３９を形成
する。そして、ゲート電極３８とサイドウオールスペー
サ３９とをマスクとして、基板３０にボロン（Ｂ）をイ
オン注入することによって、高濃度不純物領域４０ｂを
形成する。このボロンのイオン注入条件は、注入エネル
ギー；約１０ｋｅＶ、ドーズ量；約５×１０15ｃｍ-2で
ある。これにより、低濃度不純物領域４０ａと高濃度不
純物領域４０ｂとからなるＬＤＤ（Lightly Doped Drai
n）構造のソース／ドレイン領域４０が形成される。
縁膜を堆積した後、エッチバックすることにより、ゲー
ト電極３８の側面にサイドウォールスペーサ３９を形成
する。そして、ゲート電極３８とサイドウオールスペー
サ３９とをマスクとして、基板３０にボロン（Ｂ）をイ
オン注入することによって、高濃度不純物領域４０ｂを
形成する。このボロンのイオン注入条件は、注入エネル
ギー；約１０ｋｅＶ、ドーズ量；約５×１０15ｃｍ-2で
ある。これにより、低濃度不純物領域４０ａと高濃度不
純物領域４０ｂとからなるＬＤＤ（Lightly Doped Drai
n）構造のソース／ドレイン領域４０が形成される。
【００２５】このようにして、それぞれ、ゲート絶縁膜
３７と、ゲート電極３８と、ソース／ドレイン領域４０
と、サイドウォールスペーサ３９とを備えた第１電界効
果トランジスタ３５及び第２電界効果トランジスタ３６
が形成される。 工程５（図５参照）：工程２と同様、ＲＴＡ（Rapid Th
ermal Annealing）法を用いた高温短時間熱処理を行う
ことによって、高濃度不純物領域４０ｂの不純物を活性
化させると同時に、イオン注入によって高濃度不純物領
域４０ｂに発生した結晶欠陥（格子欠陥）を回復させ
る。
３７と、ゲート電極３８と、ソース／ドレイン領域４０
と、サイドウォールスペーサ３９とを備えた第１電界効
果トランジスタ３５及び第２電界効果トランジスタ３６
が形成される。 工程５（図５参照）：工程２と同様、ＲＴＡ（Rapid Th
ermal Annealing）法を用いた高温短時間熱処理を行う
ことによって、高濃度不純物領域４０ｂの不純物を活性
化させると同時に、イオン注入によって高濃度不純物領
域４０ｂに発生した結晶欠陥（格子欠陥）を回復させ
る。
【００２６】この時のＲＴＡの条件は、工程２と同様、
熱源；ハロゲンランプ、温度；約１０００℃〜約１２０
０℃、雰囲気；Ｎ2、時間：約０．１秒〜約３０秒であ
る。 工程６（図６参照）：工程３と同様、電気炉を用いた熱
処理（FA；Furnace Anneal）を行うことによって、ＲＴ
Ａに起因して発生した結晶欠陥と、ＲＴＡにより回復し
きれなかったイオン注入に起因する結晶欠陥とを回復さ
せる。この時のＦＡの条件は、工程３と同様、熱源；電
気炉、温度；約７５０℃〜約８５０℃、雰囲気；Ｎ2、
時間；約３０分〜約１２０分である。
熱源；ハロゲンランプ、温度；約１０００℃〜約１２０
０℃、雰囲気；Ｎ2、時間：約０．１秒〜約３０秒であ
る。 工程６（図６参照）：工程３と同様、電気炉を用いた熱
処理（FA；Furnace Anneal）を行うことによって、ＲＴ
Ａに起因して発生した結晶欠陥と、ＲＴＡにより回復し
きれなかったイオン注入に起因する結晶欠陥とを回復さ
せる。この時のＦＡの条件は、工程３と同様、熱源；電
気炉、温度；約７５０℃〜約８５０℃、雰囲気；Ｎ2、
時間；約３０分〜約１２０分である。
【００２７】尚、上記工程５のＲＴＡによる熱処理が、
本発明における「高温の熱処理および第２の高温熱処
理」に相当する。また、上記工程６のＦＡによる熱処理
が、本発明における「低温の熱処理および第２の低温熱
処理」に相当する。 工程７（図７参照）：基板３０の主表面に形成された自
然酸化膜を等方性エッチングによって除去した後、マグ
ネトロンスパッタ法を用いて、基板の全面にチタン（Ｔ
ｉ）膜４１を形成する。チタン膜４１の厚みは、たとえ
ば約３０ｎｍである。尚、このチタン膜４１が、本発明
における「金属膜」に相当する。
本発明における「高温の熱処理および第２の高温熱処
理」に相当する。また、上記工程６のＦＡによる熱処理
が、本発明における「低温の熱処理および第２の低温熱
処理」に相当する。 工程７（図７参照）：基板３０の主表面に形成された自
然酸化膜を等方性エッチングによって除去した後、マグ
ネトロンスパッタ法を用いて、基板の全面にチタン（Ｔ
ｉ）膜４１を形成する。チタン膜４１の厚みは、たとえ
ば約３０ｎｍである。尚、このチタン膜４１が、本発明
における「金属膜」に相当する。
【００２８】工程８（図８参照）：ＲＴＡによる熱処理
法を用いて、１回目の熱処理を行なう。この熱処理の結
果、チタン膜４１と基板３０とが接触している領域と、
チタン膜４１とゲート電極３８とが接触している領域と
に、自己整合的にＣ４９相のチタンシリサイド（ＴｉＳ
ｉｘ）膜４２が形成される。ＴｉＳｉｘの一例は、Ｔｉ
Ｓｉ2である。尚、このチタンシリサイド膜４２が、本
発明における「化合物層」に相当する。
法を用いて、１回目の熱処理を行なう。この熱処理の結
果、チタン膜４１と基板３０とが接触している領域と、
チタン膜４１とゲート電極３８とが接触している領域と
に、自己整合的にＣ４９相のチタンシリサイド（ＴｉＳ
ｉｘ）膜４２が形成される。ＴｉＳｉｘの一例は、Ｔｉ
Ｓｉ2である。尚、このチタンシリサイド膜４２が、本
発明における「化合物層」に相当する。
【００２９】この時のＲＴＡの条件は、熱源；ハロゲン
ランプ、温度；約６００℃〜約７００℃、雰囲気；
Ｎ2、時間；約３０秒であり、工程２のＲＴＡとは異な
り１０００℃未満の温度を用いている。上記シリサイド
化反応は、チタン膜４１と素子分離絶縁膜３４とが接触
している領域、及びチタン膜４１とサイドウオールスペ
ーサ３９とが接触している領域には起こらない。したが
って、これらの絶縁膜の表面には、シリサイド化されて
いないチタン膜４１がそのまま残る。また、チタンシリ
サイド膜４２の表面にも未反応のチタン膜４１が薄く残
っている。
ランプ、温度；約６００℃〜約７００℃、雰囲気；
Ｎ2、時間；約３０秒であり、工程２のＲＴＡとは異な
り１０００℃未満の温度を用いている。上記シリサイド
化反応は、チタン膜４１と素子分離絶縁膜３４とが接触
している領域、及びチタン膜４１とサイドウオールスペ
ーサ３９とが接触している領域には起こらない。したが
って、これらの絶縁膜の表面には、シリサイド化されて
いないチタン膜４１がそのまま残る。また、チタンシリ
サイド膜４２の表面にも未反応のチタン膜４１が薄く残
っている。
【００３０】工程９（図９参照）：基板を、アンモニア
と過酸化水素水と水との混合液に浸す。これにより、工
程８においてシリサイド化されていないチタン膜４１が
除去され、チタンシリサイド膜４２のみが残る。その
後、再度、ＲＴＡによる熱処理法を用いて、約７００℃
〜約８００℃の処理温度で２回目の熱処理を行なう。こ
の２回目の熱処理のその他の条件は、ｌ回目の熱処理条
件と同じである。尚、この時のＲＴＡも、工程２のＲＴ
Ａとは異なり１０００℃未満の温度を用いている。この
２回目の熱処理により、チタンシリサイド膜４２は、高
抵抗のＣ４９相から低抵抗のＣ５４相に移行する。
と過酸化水素水と水との混合液に浸す。これにより、工
程８においてシリサイド化されていないチタン膜４１が
除去され、チタンシリサイド膜４２のみが残る。その
後、再度、ＲＴＡによる熱処理法を用いて、約７００℃
〜約８００℃の処理温度で２回目の熱処理を行なう。こ
の２回目の熱処理のその他の条件は、ｌ回目の熱処理条
件と同じである。尚、この時のＲＴＡも、工程２のＲＴ
Ａとは異なり１０００℃未満の温度を用いている。この
２回目の熱処理により、チタンシリサイド膜４２は、高
抵抗のＣ４９相から低抵抗のＣ５４相に移行する。
【００３１】上述のようにして製造された第１及び第２
電界効果トランジスタ３５，３６は、サリサイド構造を
有する。表面にチタンシリサイド膜４２を有するゲート
電極３８、及び表面にチタンシリサイド膜４２を有する
ソース／ドレイン領域４０のそれぞれのシート抵抗は、
３Ω／□程度に低減される。以上のように、本実施形態
にあっては、イオン注入に起因して発生した結晶欠陥を
ＲＴＡにより回復させ、ＲＴＡに起因して発生した結晶
欠陥とＲＴＡで回復できなかった残りのイオン注入に起
因する結晶欠陥とを、その後の電気炉による熱処理で回
復させることができる。その結果、結晶欠陥に起因する
リーク電流の増加を有効に防止することができる。
電界効果トランジスタ３５，３６は、サリサイド構造を
有する。表面にチタンシリサイド膜４２を有するゲート
電極３８、及び表面にチタンシリサイド膜４２を有する
ソース／ドレイン領域４０のそれぞれのシート抵抗は、
３Ω／□程度に低減される。以上のように、本実施形態
にあっては、イオン注入に起因して発生した結晶欠陥を
ＲＴＡにより回復させ、ＲＴＡに起因して発生した結晶
欠陥とＲＴＡで回復できなかった残りのイオン注入に起
因する結晶欠陥とを、その後の電気炉による熱処理で回
復させることができる。その結果、結晶欠陥に起因する
リーク電流の増加を有効に防止することができる。
【００３２】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。たとえば、以上に説明した実施形態は、以下
の通り変更しても良い。 （１）本実施形態に示される電界効果トランジスタは、
サリサイド構造を備えている。しかしながら、この発明
はそのようなサリサイド構造を備えた半導体装置に限定
されるものではない。すなわち、イオン注入によって不
純物領域を形成し、その不純物領域に発生した結晶欠陥
を回復するような方法に対してこの発明は広く適用され
得る。 （２）シリサイド化する金属として、チタンに代えて、
窒化チタンなどのチタン化合物を用いてもよい。さら
に、チタン以外の高融点金属、たとえば、モリブデン、
タングステン、タンタル、ハフニウム、ジルコニウム、
ニオブ、バナジウム、レニウム、クロム、プラチナ、イ
リジウム、オスミウム、ロジウム、コバルト、ニッケル
などを用いることもできるし、それらの化合物を用いる
こともできる。 （３）シリサイド化していないチタン膜を除去するの
に、ウエットエッチング技術を用いてもよい。この場
合、エッチング液として、たとえば、過酸化水素水及び
アンモニア水の混合液が使用される。 （４）ｐチヤネルＭＯＳトランジスタに代えてｎチャネ
ルＭＯＳトランジスタの製造方法に適用する。 （５）単結晶シリコン基板（半導体基板）に代えて、導
電性基板やガラス等の絶縁性基板を用いる。すなわち、
上記した実施形態では、単結晶シリコン基板上に電界効
果型トランジスタを形成する例を示しているが、本発明
はこれに限らず、例えばＬＣＤのように絶縁性基板の上
に半導体層を形成し、この半導体層にデバイスを形成す
るものに対しても十分に適用が可能である。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。たとえば、以上に説明した実施形態は、以下
の通り変更しても良い。 （１）本実施形態に示される電界効果トランジスタは、
サリサイド構造を備えている。しかしながら、この発明
はそのようなサリサイド構造を備えた半導体装置に限定
されるものではない。すなわち、イオン注入によって不
純物領域を形成し、その不純物領域に発生した結晶欠陥
を回復するような方法に対してこの発明は広く適用され
得る。 （２）シリサイド化する金属として、チタンに代えて、
窒化チタンなどのチタン化合物を用いてもよい。さら
に、チタン以外の高融点金属、たとえば、モリブデン、
タングステン、タンタル、ハフニウム、ジルコニウム、
ニオブ、バナジウム、レニウム、クロム、プラチナ、イ
リジウム、オスミウム、ロジウム、コバルト、ニッケル
などを用いることもできるし、それらの化合物を用いる
こともできる。 （３）シリサイド化していないチタン膜を除去するの
に、ウエットエッチング技術を用いてもよい。この場
合、エッチング液として、たとえば、過酸化水素水及び
アンモニア水の混合液が使用される。 （４）ｐチヤネルＭＯＳトランジスタに代えてｎチャネ
ルＭＯＳトランジスタの製造方法に適用する。 （５）単結晶シリコン基板（半導体基板）に代えて、導
電性基板やガラス等の絶縁性基板を用いる。すなわち、
上記した実施形態では、単結晶シリコン基板上に電界効
果型トランジスタを形成する例を示しているが、本発明
はこれに限らず、例えばＬＣＤのように絶縁性基板の上
に半導体層を形成し、この半導体層にデバイスを形成す
るものに対しても十分に適用が可能である。
【００３３】なお、本発明の半導体基板は、通常の半導
体基板のみならず、このような半導体層も含む広い概念
である。
体基板のみならず、このような半導体層も含む広い概念
である。
【００３４】
【発明の効果】本発明にあっては、高温熱処理法に起因
するリーク電流の増加を有効に防止することが可能な半
導体装置の製造方法を提供することができる。また、本
発明にあっては、高温熱処理法に起因する結晶欠陥を容
易に回復することが可能な半導体装置の製造方法を提供
することができる。
するリーク電流の増加を有効に防止することが可能な半
導体装置の製造方法を提供することができる。また、本
発明にあっては、高温熱処理法に起因する結晶欠陥を容
易に回復することが可能な半導体装置の製造方法を提供
することができる。
【図１】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図２】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図３】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図４】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図５】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図６】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図７】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図８】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
【図９】本発明を具体化した実施形態における半導体装
置の製造工程を順に示す図である。
置の製造工程を順に示す図である。
４０ ソース／ドレイン領域 ４０ａ 低濃度不純物領域 ４０ｂ 高濃度不純物領域 ４１ チタン膜 ４２ チタンシリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷本 伸一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 西田 篤弘 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 井原 良和 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB19 BB20 BB21 BB22 BB24 BB25 BB26 BB27 BB28 CC01 DD37 DD79 DD80 DD84 GG09 GG10 GG14 HH20 5F040 DA14 EC07 EC13 FA03 FB02 FB04 FC11 FC19
Claims (13)
- 【請求項１】 半導体基板の主表面に不純物領域を形成
する工程と、 前記不純物領域を活性化させるための高温の熱処理を行
う工程と、 前記高温の熱処理を行った後に、低温の熱処理を行う工
程と、を含むことを特徴とした半導体装置の製造方法。 - 【請求項２】 半導体基板の主表面に選択的に不純物を
イオン注入することにより、不純物領域を形成する工程
と、 高温の熱処理を行うことによって、前記不純物領域を活
性化させる工程と、 前記高温の熱処理を行った後、低温の熱処理を行うこと
によって前記高温の熱処理に起因して発生した結晶欠陥
を回復する工程とを含むことを特徴とした半導体装置の
製造方法。 - 【請求項３】 前記不純物領域の表層部分を金属膜との
化合物層に変成させる工程をさらに備えることを特徴と
した請求項１又は２に記載の半導体装置の製造方法。 - 【請求項４】 前記化合物層に変成させる工程は、 前記不純物領域の上に金属膜を形成した後、熱処理を行
うことにより、前記不純物領域の表層部分を金属膜との
化合物層に変成させる工程を含み、 前記化合物層に変成させるための熱処理の温度は、前記
高温の熱処理の温度を超えないことを特徴とした請求項
３に記載の半導体装置の製造方法。 - 【請求項５】 前記化合物層に変成させるための熱処理
は、 前記化合物層を形成するための第１の熱処理と、 前記形成した化合物層を低抵抗化するための第２の熱処
理とを含み、 前記第１および第２の熱処理の温度は、前記高温の熱処
理の温度を超えないことを特徴とした請求項４に記載の
半導体装置の製造方法。 - 【請求項６】 前記高温の熱処理によって、前記不純物
を活性化させることに加えて、前記イオン注入に起因し
て発生した結晶欠陥を回復し、前記低温の熱処理によっ
て、前記高温の熱処理に起因する結晶欠陥を回復するこ
とに加えて、前記高温の熱処理により回復できずに残っ
た前記イオン注入に起因する結晶欠陥を回復することを
特徴とした請求項１又は２に記載の半導体装置の製造方
法。 - 【請求項７】 前記高温の熱処理の温度は、前記イオン
注入に起因して発生する結晶欠陥を回復することが可能
な温度で、かつ、新たな結晶欠陥を発生させる可能性の
ある温度であり、前記低温の熱処理の温度は、前記高温
の熱処理に起因して発生した結晶欠陥と、前記高温の熱
処理により回復できずに残った前記イオン注入に起因す
る結晶欠陥とを回復することが可能な温度で、かつ、新
たな結晶欠陥を発生させる可能性のない温度であること
を特徴とした請求項１又は２に記載の半導体装置の製造
方法。 - 【請求項８】 半導体基板の主表面に選択的に不純物を
イオン注入することにより、低濃度不純物領域を形成す
る工程と、 第１の高温熱処理を行うことによって、前記低濃度不純
物領域を活性化させる工程と、 前記第１の高温熱処理を行った後、第１の低温熱処理を
行うことによって前記第１の高温熱処理に起因して発生
した結晶欠陥を回復する工程と、 前記半導体基板の主表面に選択的に不純物をイオン注入
することにより、高濃度不純物領域を形成する工程と、 第２の高温熱処理を行うことによって、前記高濃度不純
物領域を活性化させる工程と、 前記第２の高温熱処理を行った後、第２の低温熱処理を
行うことによって前記第２の高温熱処理に起因して発生
した結晶欠陥を回復する工程とを備えたことを特徴とし
た半導体装置の製造方法。 - 【請求項９】 前記高濃度不純物領域の表層部分を金属
膜との化合物層に変成させる工程をさらに備えることを
特徴とした請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記化合物層に変成させる工程は、 前記高濃度不純物領域の上に金属膜を形成した後、熱処
理を行うことにより、前記高濃度不純物領域の表層部分
を金属膜との化合物層に変成させる工程を含み、前記化
合物層に変成させるための熱処理の温度は、前記第１お
よび第２の高温熱処理の温度を超えないことを特徴とし
た請求項９に記載の半導体装置の製造方法。 - 【請求項１１】 前記化合物層に変成させるための熱処
理は、 前記化合物層を形成するための第１の熱処理と、 前記形成した化合物層を低抵抗化するための第２の熱処
理とを含み、 前記第１および第２の熱処理の温度は、前記第１および
第２の高温熱処理の温度を超えないことを特徴とした請
求項１０に記載の半導体装置の製造方法。 - 【請求項１２】 前記第１および第２の高温熱処理によ
って、前記不純物を活性化させることに加えて、前記イ
オン注入に起因して発生した結晶欠陥を回復し、前記第
１および第２の低温熱処理によって、前記第１および第
２の高温熱処理に起因する結晶欠陥を回復することに加
えて、前記第１および第２の高温熱処理により回復でき
ずに残った前記イオン注入に起因する結晶欠陥を回復す
ることを特徴とした請求項８に記載の半導体装置の製造
方法。 - 【請求項１３】 前記第１および第２の高温熱処理の温
度は、前記イオン注入に起因して発生する結晶欠陥を回
復することが可能な温度で、かつ、新たな結晶欠陥を発
生させる可能性のある温度であり、前記第１および第２
の低温熱処理の温度は、前記第１および第２の高温熱処
理に起因して発生した結晶欠陥と、前記第１および第２
の高温熱処理により回復できずに残った前記イオン注入
に起因する結晶欠陥とを回復することが可能な温度で、
かつ、新たな結晶欠陥を発生させる可能性のない温度で
あることを特徴とした請求項８に記載の半導体装置の製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000024448A JP2000323427A (ja) | 1999-03-05 | 2000-02-01 | 半導体装置の製造方法 |
| EP00301383A EP1035565A3 (en) | 1999-03-05 | 2000-02-22 | Method of manufacturing semiconductor device including high-temperature heat treatment |
| US09/518,246 US6342440B1 (en) | 1999-03-05 | 2000-03-03 | Method for forming low-leakage impurity regions by sequence of high-and low-temperature treatments |
| CNB00103734XA CN1162896C (zh) | 1999-03-05 | 2000-03-03 | 半导体器件的制造方法 |
| KR1020000010889A KR20000076772A (ko) | 1999-03-05 | 2000-03-04 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5873799 | 1999-03-05 | ||
| JP11-58737 | 1999-03-05 | ||
| JP2000024448A JP2000323427A (ja) | 1999-03-05 | 2000-02-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323427A true JP2000323427A (ja) | 2000-11-24 |
Family
ID=26399759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000024448A Pending JP2000323427A (ja) | 1999-03-05 | 2000-02-01 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6342440B1 (ja) |
| EP (1) | EP1035565A3 (ja) |
| JP (1) | JP2000323427A (ja) |
| KR (1) | KR20000076772A (ja) |
| CN (1) | CN1162896C (ja) |
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| JP2006279013A (ja) * | 2005-03-03 | 2006-10-12 | Nec Electronics Corp | 電界効果型トランジスタの製造方法 |
| JP2009060130A (ja) * | 2004-09-27 | 2009-03-19 | Panasonic Corp | 半導体装置及びその製造方法 |
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|---|---|---|---|---|
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| JP2003077854A (ja) * | 2001-09-05 | 2003-03-14 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| TWI620234B (zh) * | 2014-07-08 | 2018-04-01 | 聯華電子股份有限公司 | 一種製作半導體元件的方法 |
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| JP2527545B2 (ja) * | 1986-11-14 | 1996-08-28 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
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