JPH1041407A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1041407A JPH1041407A JP8209186A JP20918696A JPH1041407A JP H1041407 A JPH1041407 A JP H1041407A JP 8209186 A JP8209186 A JP 8209186A JP 20918696 A JP20918696 A JP 20918696A JP H1041407 A JPH1041407 A JP H1041407A
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Abstract
(57)【要約】
【課題】 サリサイド化された拡散層の接合面深さを浅
くしてもなお縦方向のリーク電流の増大を抑制すること
ができる半導体装置の製造方法を提供する。 【解決手段】 ｎＭＯＳ領域１の活性領域にイオン注入
により形成したｎ+ 拡散層（ソース領域１６ａおよびド
レイン領域１６ｂ）中には、多数の結晶欠陥が存在し、
特に拡散層をサリサイド化して接合面深さが浅くなる場
合には、シリコン基板１１へのリーク電流の増大の主要
因となる。これらの結晶欠陥は従来よりＲＴＡ（高温短
時間熱処理）によって除去していたが、このＲＴＡのみ
では特にｎ+ 拡散層において結晶欠陥の回復が不十分で
ある。そこで、ｎ+ 拡散層については、予め、窒素雰囲
気中で例えば８００°Ｃという比較低温下で長時間（例
えば１０分程度）のプレアニールを行い、その後ｐＭＯ
Ｓ領域２にｐ+ 拡散層を形成してからＲＴＡを行うよう
にする。
くしてもなお縦方向のリーク電流の増大を抑制すること
ができる半導体装置の製造方法を提供する。 【解決手段】 ｎＭＯＳ領域１の活性領域にイオン注入
により形成したｎ+ 拡散層（ソース領域１６ａおよびド
レイン領域１６ｂ）中には、多数の結晶欠陥が存在し、
特に拡散層をサリサイド化して接合面深さが浅くなる場
合には、シリコン基板１１へのリーク電流の増大の主要
因となる。これらの結晶欠陥は従来よりＲＴＡ（高温短
時間熱処理）によって除去していたが、このＲＴＡのみ
では特にｎ+ 拡散層において結晶欠陥の回復が不十分で
ある。そこで、ｎ+ 拡散層については、予め、窒素雰囲
気中で例えば８００°Ｃという比較低温下で長時間（例
えば１０分程度）のプレアニールを行い、その後ｐＭＯ
Ｓ領域２にｐ+ 拡散層を形成してからＲＴＡを行うよう
にする。
Description
【０００１】
【発明の属する技術分野】本発明は、イオン注入により
形成した不純物拡散層を有するＭＯＳ型トランジスタ等
の半導体装置の製造方法に係り、特に、不純物拡散層が
サリサイド化された半導体装置の製造方法に関する。
形成した不純物拡散層を有するＭＯＳ型トランジスタ等
の半導体装置の製造方法に係り、特に、不純物拡散層が
サリサイド化された半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置においては、素子微細
化の進展による装置性能の向上や集積度の向上が著しい
が、中でも、０．３５μｍ以下という微小な設計ルール
が適用される高速ロジック素子やマイクロプロセッサに
おいては、ＭＯＳ素子のソース・ドレインとなる拡散層
の抵抗を減少させる必要性が特に大きいため、拡散層を
サリサイド(SALICIDE ; Self Aligned Silicide ；自己
整合的シリサイド）化して低抵抗化を図る技術が行われ
ている。このサリサイド技術とは、シリコン基板に形成
した拡散層の表層部分を、ゲート電極やフィールド酸化
膜（素子分離膜）と自己整合的にシリサイド（チタン等
の金属とシリコンとの化合物）化し、拡散抵抗や層間絶
縁膜上に形成した配線層とのコンタクト抵抗を低減させ
ようとする技術である。
化の進展による装置性能の向上や集積度の向上が著しい
が、中でも、０．３５μｍ以下という微小な設計ルール
が適用される高速ロジック素子やマイクロプロセッサに
おいては、ＭＯＳ素子のソース・ドレインとなる拡散層
の抵抗を減少させる必要性が特に大きいため、拡散層を
サリサイド(SALICIDE ; Self Aligned Silicide ；自己
整合的シリサイド）化して低抵抗化を図る技術が行われ
ている。このサリサイド技術とは、シリコン基板に形成
した拡散層の表層部分を、ゲート電極やフィールド酸化
膜（素子分離膜）と自己整合的にシリサイド（チタン等
の金属とシリコンとの化合物）化し、拡散抵抗や層間絶
縁膜上に形成した配線層とのコンタクト抵抗を低減させ
ようとする技術である。
【０００３】ところで、素子微細化の流れの中でゲート
長の縮小が進展すると、サリサイド技術を採用した場
合、拡散層の接合面深さ（シリサイドと拡散層との境界
面から拡散層と基板との接合面までの距離）が相対的に
深くなる。この結果、横方向（ソース・ドレイン間）の
リーク電流が大きくなり、素子特性の劣化の要因とな
る。したがって、ゲート長を小さくする場合には、拡散
層の接合面深さも浅く（シャロウ・ジャンクション化）
する必要がある。
長の縮小が進展すると、サリサイド技術を採用した場
合、拡散層の接合面深さ（シリサイドと拡散層との境界
面から拡散層と基板との接合面までの距離）が相対的に
深くなる。この結果、横方向（ソース・ドレイン間）の
リーク電流が大きくなり、素子特性の劣化の要因とな
る。したがって、ゲート長を小さくする場合には、拡散
層の接合面深さも浅く（シャロウ・ジャンクション化）
する必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、拡散層
の接合面深さを浅くして、これが例えば１００ｎｍを下
回ると、今度は拡散層から基板への（縦方向の）リーク
電流が増大してくることが経験的に知られている。した
がって、ゲート長の縮小に伴って拡散層の接合面深さを
制御しようとする場合には、横方向のリーク電流の抑制
と縦方向のリーク電流の抑制とは相互にトレードオフの
関係にある。
の接合面深さを浅くして、これが例えば１００ｎｍを下
回ると、今度は拡散層から基板への（縦方向の）リーク
電流が増大してくることが経験的に知られている。した
がって、ゲート長の縮小に伴って拡散層の接合面深さを
制御しようとする場合には、横方向のリーク電流の抑制
と縦方向のリーク電流の抑制とは相互にトレードオフの
関係にある。
【０００５】このような事情から、拡散層をサリサイド
化する際にはシリサイド層をできるだけ薄く形成して拡
散層の接合面深さを確保することが望ましい。この点、
例えばチタンを用いて薄いシリサイド層（ＴｉＳｉ2 ）
を形成すれば、縦方向のリーク電流の抑制には有利であ
るが、その反面、そのような薄いシリサイド層の形成の
ための制御は容易でなく、また、薄膜化に伴う抵抗値の
上昇あるいは細線効果（線幅が細くなるにつれてシート
抵抗が増大すること）が著しい点で不利である。一方、
コバルトを用いてシリサイド層を形成すると、細線効果
の点では有利であるが、薄いシリサイド層の形成のため
の制御が容易でないという点では、チタンの場合と同様
である。
化する際にはシリサイド層をできるだけ薄く形成して拡
散層の接合面深さを確保することが望ましい。この点、
例えばチタンを用いて薄いシリサイド層（ＴｉＳｉ2 ）
を形成すれば、縦方向のリーク電流の抑制には有利であ
るが、その反面、そのような薄いシリサイド層の形成の
ための制御は容易でなく、また、薄膜化に伴う抵抗値の
上昇あるいは細線効果（線幅が細くなるにつれてシート
抵抗が増大すること）が著しい点で不利である。一方、
コバルトを用いてシリサイド層を形成すると、細線効果
の点では有利であるが、薄いシリサイド層の形成のため
の制御が容易でないという点では、チタンの場合と同様
である。
【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、サリサイド化された拡散層の接合面
深さを浅くしてもなお縦方向のリーク電流の増大を抑制
することができる半導体装置の製造方法を提供すること
にある。
ので、その目的は、サリサイド化された拡散層の接合面
深さを浅くしてもなお縦方向のリーク電流の増大を抑制
することができる半導体装置の製造方法を提供すること
にある。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板の所定の領域に選択的にイオ
ン注入を行い、不純物領域を形成する工程と、所定の温
度下で一定時間の熱処理を行い、イオン注入によって不
純物領域中に生じた結晶欠陥の回復を促進する工程と、
高温短時間熱処理を行い、前記不純物領域を活性化させ
ると共に格子欠陥を回復させる工程と、不純物領域の表
層部分を所定の金属との化合物層に変成させる工程とを
含んでいる。また、不純物領域を形成した後、熱処理の
前に、半導体基板上に薄い酸化膜を形成するようにして
もよい。不純物領域がＭＯＳ型トランジスタのソース・
ドレインとなる場合には、熱処理の後、引き続き、所定
の温度下で熱酸化を行い、ゲート周辺部のリークを低減
させるためのゲートバーズビークを形成するようにして
もよい。熱処理は、例えば窒素雰囲気中において８００
°Ｃ乃至９００°Ｃの温度条件下で１０分以上行い、ま
た、高温短時間熱処理は、例えば窒素雰囲気中において
１０００°Ｃ乃至１１００°Ｃの温度条件下で１０秒以
上行う。不純物領域の表層部分の金属化合物化（シリサ
イド化）は、例えばチタンまたはコバルトを用いて行
う。
の製造方法は、半導体基板の所定の領域に選択的にイオ
ン注入を行い、不純物領域を形成する工程と、所定の温
度下で一定時間の熱処理を行い、イオン注入によって不
純物領域中に生じた結晶欠陥の回復を促進する工程と、
高温短時間熱処理を行い、前記不純物領域を活性化させ
ると共に格子欠陥を回復させる工程と、不純物領域の表
層部分を所定の金属との化合物層に変成させる工程とを
含んでいる。また、不純物領域を形成した後、熱処理の
前に、半導体基板上に薄い酸化膜を形成するようにして
もよい。不純物領域がＭＯＳ型トランジスタのソース・
ドレインとなる場合には、熱処理の後、引き続き、所定
の温度下で熱酸化を行い、ゲート周辺部のリークを低減
させるためのゲートバーズビークを形成するようにして
もよい。熱処理は、例えば窒素雰囲気中において８００
°Ｃ乃至９００°Ｃの温度条件下で１０分以上行い、ま
た、高温短時間熱処理は、例えば窒素雰囲気中において
１０００°Ｃ乃至１１００°Ｃの温度条件下で１０秒以
上行う。不純物領域の表層部分の金属化合物化（シリサ
イド化）は、例えばチタンまたはコバルトを用いて行
う。
【０００８】本発明による半導体装置の製造方法では、
イオン注入後に高温短時間熱処理（ＲＴＡ処理）の前処
理としての熱処理（プレアニール）を行うようにしてい
るので、ＲＴＡ処理のみでは十分でない不純物領域（拡
散層）中の結晶欠陥の回復を十分に行うことができ、拡
散層からシリコン基板への接合リーク（縦方向リーク）
電流の増大が抑制される。また、プレアニール処理をＲ
ＴＡ処理よりも低温下で（８００°Ｃ乃至９００°Ｃ
で）行うようにすれば、拡散層の接合面深さはプレアニ
ール処理による影響を受けず、専らＲＴＡ処理の条件に
よってのみ定まる。
イオン注入後に高温短時間熱処理（ＲＴＡ処理）の前処
理としての熱処理（プレアニール）を行うようにしてい
るので、ＲＴＡ処理のみでは十分でない不純物領域（拡
散層）中の結晶欠陥の回復を十分に行うことができ、拡
散層からシリコン基板への接合リーク（縦方向リーク）
電流の増大が抑制される。また、プレアニール処理をＲ
ＴＡ処理よりも低温下で（８００°Ｃ乃至９００°Ｃ
で）行うようにすれば、拡散層の接合面深さはプレアニ
ール処理による影響を受けず、専らＲＴＡ処理の条件に
よってのみ定まる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１０】図１ないし図６は、本発明の一実施の形態
に係る半導体装置の製造方法を表すものである。本実施
の形態では、ＣＭＯＳデバイスに適用する場合について
説明するものとする。
に係る半導体装置の製造方法を表すものである。本実施
の形態では、ＣＭＯＳデバイスに適用する場合について
説明するものとする。
【００１１】まず、図１に示したように、ｐ型のシリコ
ン基板１１のうちｐＭＯＳトランジスタを形成する領域
に選択的にｎウェル領域１１′を形成した後、通常のＬ
ＯＣＯＳ(Local Oxidation of Silicon)プロセスによ
り、素子分離用のフィールド絶縁膜１２を選択的に形成
し、ｎＭＯＳ領域１とｐＭＯＳ領域２とを分離する。
ン基板１１のうちｐＭＯＳトランジスタを形成する領域
に選択的にｎウェル領域１１′を形成した後、通常のＬ
ＯＣＯＳ(Local Oxidation of Silicon)プロセスによ
り、素子分離用のフィールド絶縁膜１２を選択的に形成
し、ｎＭＯＳ領域１とｐＭＯＳ領域２とを分離する。
【００１２】次に、同図に示したように、熱酸化法等に
より、ｎＭＯＳ領域１およびｐＭＯＳ領域２のシリコン
基板１１の表面を酸化し、例えば１０ｎｍ程度の膜厚の
ゲート絶縁膜１３を形成する。次に、減圧ＣＶＤ法を用
い、例えば６１０°Ｃの温度下で多結晶シリコン（ポリ
シリコン）膜１４ａを１００ｎｍ程度の膜厚に形成した
後、例えばＷＦ6 （６フッ化タングステン）およびＳｉ
Ｈ4 （シラン）を用いたＣＶＤ法により、１００ｎｍ程
度の膜厚のＷＳｉX （タングステンシリサイド）層１４
ｂを形成し、多結晶シリコン膜１４ａおよびＷＳｉX 層
１４ｂからなるポリサイド構造を形成する。さらにその
上にオフセット酸化膜２４を１５０ｎｍ程度の膜厚に形
成したのち、フォトレジスト膜（図示せず）を１μｍ程
度の膜厚に形成してフォトリソグラフィ工程によりパタ
ーニングする。そして、このフォトレジスト膜をエッチ
ングマスクとして、多結晶シリコン膜１４ａ、ＷＳｉX
層１４ｂおよびオフセット酸化膜２４を所定のゲート形
状にエッチング加工する。このときのエッチングプロセ
スは、例えばＥＣＲ(Electron Cyclotron Resonance)系
のエッチング装置を用いて行い、使用ガスは例えばＣｌ
2 （塩素）およびＯ2 （酸素）、またはＨＢｒ（臭化水
素）およびＯ2 とする。
より、ｎＭＯＳ領域１およびｐＭＯＳ領域２のシリコン
基板１１の表面を酸化し、例えば１０ｎｍ程度の膜厚の
ゲート絶縁膜１３を形成する。次に、減圧ＣＶＤ法を用
い、例えば６１０°Ｃの温度下で多結晶シリコン（ポリ
シリコン）膜１４ａを１００ｎｍ程度の膜厚に形成した
後、例えばＷＦ6 （６フッ化タングステン）およびＳｉ
Ｈ4 （シラン）を用いたＣＶＤ法により、１００ｎｍ程
度の膜厚のＷＳｉX （タングステンシリサイド）層１４
ｂを形成し、多結晶シリコン膜１４ａおよびＷＳｉX 層
１４ｂからなるポリサイド構造を形成する。さらにその
上にオフセット酸化膜２４を１５０ｎｍ程度の膜厚に形
成したのち、フォトレジスト膜（図示せず）を１μｍ程
度の膜厚に形成してフォトリソグラフィ工程によりパタ
ーニングする。そして、このフォトレジスト膜をエッチ
ングマスクとして、多結晶シリコン膜１４ａ、ＷＳｉX
層１４ｂおよびオフセット酸化膜２４を所定のゲート形
状にエッチング加工する。このときのエッチングプロセ
スは、例えばＥＣＲ(Electron Cyclotron Resonance)系
のエッチング装置を用いて行い、使用ガスは例えばＣｌ
2 （塩素）およびＯ2 （酸素）、またはＨＢｒ（臭化水
素）およびＯ2 とする。
【００１３】次に、同図に示したように、ＬＤＤ(Light
ly Doped Drain) 構造形成のために、ｎＭＯＳ領域１お
よびｐＭＯＳ領域２の活性領域（シリコン基板１１のソ
ース・ドレイン領域となる領域）に不純物をイオン注入
する。このとき、ｎＭＯＳ領域１にはｎ- 不純物として
Ａｓ（砒素）を１０〜４０ｋｅＶ程度のエネルギーで打
ち込み、そのドーズ量は例えば１×１０14／ｃｍ2 とす
る。一方、ｐＭＯＳ領域２にはｐ- 不純物としてＢ（ボ
ロン）またはＢＦ2 （フッ化ボロン）を５〜５０ｋｅＶ
程度のエネルギーで打ち込み、そのドーズ量は例えば１
×１０14／ｃｍ 2 とする。
ly Doped Drain) 構造形成のために、ｎＭＯＳ領域１お
よびｐＭＯＳ領域２の活性領域（シリコン基板１１のソ
ース・ドレイン領域となる領域）に不純物をイオン注入
する。このとき、ｎＭＯＳ領域１にはｎ- 不純物として
Ａｓ（砒素）を１０〜４０ｋｅＶ程度のエネルギーで打
ち込み、そのドーズ量は例えば１×１０14／ｃｍ2 とす
る。一方、ｐＭＯＳ領域２にはｐ- 不純物としてＢ（ボ
ロン）またはＢＦ2 （フッ化ボロン）を５〜５０ｋｅＶ
程度のエネルギーで打ち込み、そのドーズ量は例えば１
×１０14／ｃｍ 2 とする。
【００１４】次に、同図に示したように、ＬＤＤ構造形
成に必要なサイドウォール１５をゲート側面に形成す
る。これには、まず、減圧ＣＶＤ法により、ＳｉＯ
2 （二酸化シリコン）膜を１５０ｎｍ程度の膜厚に形成
したのち、マグネトロン系のエッチング装置により、例
えばＣＨＦ3 （３フッ化メタン）、ＣＦ4 （４フッ化炭
素）、Ａｒ（アルゴン）等のガスを用いて全面の異方性
エッチバックを行う。これにより、ゲート電極１４の側
面に０．１μｍ程度の厚さのサイドウォール１５が形成
される。
成に必要なサイドウォール１５をゲート側面に形成す
る。これには、まず、減圧ＣＶＤ法により、ＳｉＯ
2 （二酸化シリコン）膜を１５０ｎｍ程度の膜厚に形成
したのち、マグネトロン系のエッチング装置により、例
えばＣＨＦ3 （３フッ化メタン）、ＣＦ4 （４フッ化炭
素）、Ａｒ（アルゴン）等のガスを用いて全面の異方性
エッチバックを行う。これにより、ゲート電極１４の側
面に０．１μｍ程度の厚さのサイドウォール１５が形成
される。
【００１５】次に、同図に示したように、ｎＭＯＳ領域
１の活性領域にｎ+ 不純物としてＡｓを選択的にイオン
注入し、ｎ+ 拡散層としてのソース領域１６ａおよびド
レイン領域１６ｂを形成する。この場合、打ち込みエネ
ルギーは例えば６０ｋｅＶとし、そのドーズ量は例えば
３×１０15／ｃｍ2 とする。このとき、Ａｓイオンによ
るダメージにより、ソース領域１６ａおよびドレイン領
域１６ｂ中には多数の結晶欠陥が発生する。この結晶欠
陥は、シリコン基板１１への縦方向リーク電流を増大さ
せる原因となるものである。
１の活性領域にｎ+ 不純物としてＡｓを選択的にイオン
注入し、ｎ+ 拡散層としてのソース領域１６ａおよびド
レイン領域１６ｂを形成する。この場合、打ち込みエネ
ルギーは例えば６０ｋｅＶとし、そのドーズ量は例えば
３×１０15／ｃｍ2 とする。このとき、Ａｓイオンによ
るダメージにより、ソース領域１６ａおよびドレイン領
域１６ｂ中には多数の結晶欠陥が発生する。この結晶欠
陥は、シリコン基板１１への縦方向リーク電流を増大さ
せる原因となるものである。
【００１６】次に、図２に示したように、例えば減圧Ｃ
ＶＤ法によるＴＥＯＳ（テトラ・エチル・オルソシリケ
ート）の熱分解により、１０ｎｍ程度の膜厚の薄いシリ
コン酸化膜２５を全面に形成する。なお、このシリコン
酸化膜２５は、後述のｐＭＯＳ領域２のソース領域１６
ｃおよびドレイン領域１６ｄをそれぞれ形成するため
に、ＢＦ2 + を注入する時にＦが基板中へ入ることを防
止するためのものである。次に、電気炉等を用いて、例
えば８００°Ｃの温度下、窒素雰囲気中で１０分程度の
熱処理（プレアニール）を行い、ｎＭＯＳ領域１のｎ+
拡散層（ソース領域１６ａおよびドレイン領域１６ｂ）
中の結晶欠陥の回復を促進させる。なお、このときの温
度は８００〜９００°Ｃの範囲で変更可能である。続い
て、同じ電気炉を用いて、例えば８５０°Ｃの温度下、
酸素雰囲気中で３０分程度の酸化を行い、ゲート絶縁膜
１３にゲートバーズビークを形成する。このゲートバー
ズビークは、図２に示したようにゲート絶縁膜１３の両
端部分の膜厚を厚くすることでチャネルの両端部分に電
界が集中するのを緩和することにより、ゲート周辺部の
リークの要因となるＧＩＤＬ(Gate Induced Drain Lea
k) を低減させるという役割を果たすものである。
ＶＤ法によるＴＥＯＳ（テトラ・エチル・オルソシリケ
ート）の熱分解により、１０ｎｍ程度の膜厚の薄いシリ
コン酸化膜２５を全面に形成する。なお、このシリコン
酸化膜２５は、後述のｐＭＯＳ領域２のソース領域１６
ｃおよびドレイン領域１６ｄをそれぞれ形成するため
に、ＢＦ2 + を注入する時にＦが基板中へ入ることを防
止するためのものである。次に、電気炉等を用いて、例
えば８００°Ｃの温度下、窒素雰囲気中で１０分程度の
熱処理（プレアニール）を行い、ｎＭＯＳ領域１のｎ+
拡散層（ソース領域１６ａおよびドレイン領域１６ｂ）
中の結晶欠陥の回復を促進させる。なお、このときの温
度は８００〜９００°Ｃの範囲で変更可能である。続い
て、同じ電気炉を用いて、例えば８５０°Ｃの温度下、
酸素雰囲気中で３０分程度の酸化を行い、ゲート絶縁膜
１３にゲートバーズビークを形成する。このゲートバー
ズビークは、図２に示したようにゲート絶縁膜１３の両
端部分の膜厚を厚くすることでチャネルの両端部分に電
界が集中するのを緩和することにより、ゲート周辺部の
リークの要因となるＧＩＤＬ(Gate Induced Drain Lea
k) を低減させるという役割を果たすものである。
【００１７】次に、図３に示したように、ｐＭＯＳ領域
２の活性領域にｐ+ 不純物としてＢＦ2 を選択的にイオ
ン注入し、ｐ+ 拡散層としてのソース領域１６ｃおよび
ドレイン領域１６ｄを形成する。この場合、打ち込みエ
ネルギーは例えば４０ｋｅＶとし、そのドーズ量は例え
ば３×１０15／ｃｍ2 とする。このとき、ｎＭＯＳ領域
１へのイオン注入の場合と同様に、ＢＦ2 イオンによる
ダメージによってソース領域１６ａおよびドレイン領域
１６ｂ中に多数の結晶欠陥が発生する。
２の活性領域にｐ+ 不純物としてＢＦ2 を選択的にイオ
ン注入し、ｐ+ 拡散層としてのソース領域１６ｃおよび
ドレイン領域１６ｄを形成する。この場合、打ち込みエ
ネルギーは例えば４０ｋｅＶとし、そのドーズ量は例え
ば３×１０15／ｃｍ2 とする。このとき、ｎＭＯＳ領域
１へのイオン注入の場合と同様に、ＢＦ2 イオンによる
ダメージによってソース領域１６ａおよびドレイン領域
１６ｂ中に多数の結晶欠陥が発生する。
【００１８】次に、図４に示したように、窒素雰囲気中
でのＲＴＡ(Rapid Thermal Anneal)処理を行う。具体的
には、例えば１０００°Ｃの温度下で１０秒という短時
間の熱処理を行う。なお、このときの温度は１０００〜
１１００°Ｃの範囲で変更可能である。このＲＴＡ処理
により、ｎＭＯＳ領域１のｎ+ 拡散層（ソース領域１６
ａおよびドレイン領域１６ｂ）およびｐＭＯＳ領域２の
ｐ+ 拡散層（ソース領域１６ｃおよびドレイン領域１６
ｄ）の活性化が行われると共に、各拡散層中の結晶欠陥
が回復する。
でのＲＴＡ(Rapid Thermal Anneal)処理を行う。具体的
には、例えば１０００°Ｃの温度下で１０秒という短時
間の熱処理を行う。なお、このときの温度は１０００〜
１１００°Ｃの範囲で変更可能である。このＲＴＡ処理
により、ｎＭＯＳ領域１のｎ+ 拡散層（ソース領域１６
ａおよびドレイン領域１６ｂ）およびｐＭＯＳ領域２の
ｐ+ 拡散層（ソース領域１６ｃおよびドレイン領域１６
ｄ）の活性化が行われると共に、各拡散層中の結晶欠陥
が回復する。
【００１９】次に、図５に示したように、ＤＨＦまたは
ＢＨＦ（バッファードＨＦ）を用いてシリコン酸化膜２
５を除去した後、Ａｓイオンを用い、ｎＭＯＳ領域１の
ｎ+拡散層（ソース領域１６ａおよびドレイン領域１６
ｂ）およびｐＭＯＳ領域２のｐ+ 拡散層（ソース領域１
６ｃおよびドレイン領域１６ｄ）をアモルファス化させ
る処理（プレアモルファス化処理）を行う。次に、Ｔｉ
（チタン）をスパッタした後、第１ＲＴＡ処理、選択エ
ッチングおよび第２ＲＴＡ処理を行うことにより、ソー
ス領域１６ａ、ドレイン領域１６ｂ、ソース領域１６ｃ
およびドレイン領域１６ｄの表層部分をゲート電極１４
およびフィールド絶縁膜１２と自己整合的にシリサイド
化してＴｉサリサイド構造を形成する。このとき、シリ
サイド層の厚さは、例えば５０ｎｍ程度、拡散層の接合
面の深さ（シリサイドと拡散層との境界面から拡散層と
基板との接合面までの距離）は例えば１００ｎｍ程度で
ある。
ＢＨＦ（バッファードＨＦ）を用いてシリコン酸化膜２
５を除去した後、Ａｓイオンを用い、ｎＭＯＳ領域１の
ｎ+拡散層（ソース領域１６ａおよびドレイン領域１６
ｂ）およびｐＭＯＳ領域２のｐ+ 拡散層（ソース領域１
６ｃおよびドレイン領域１６ｄ）をアモルファス化させ
る処理（プレアモルファス化処理）を行う。次に、Ｔｉ
（チタン）をスパッタした後、第１ＲＴＡ処理、選択エ
ッチングおよび第２ＲＴＡ処理を行うことにより、ソー
ス領域１６ａ、ドレイン領域１６ｂ、ソース領域１６ｃ
およびドレイン領域１６ｄの表層部分をゲート電極１４
およびフィールド絶縁膜１２と自己整合的にシリサイド
化してＴｉサリサイド構造を形成する。このとき、シリ
サイド層の厚さは、例えば５０ｎｍ程度、拡散層の接合
面の深さ（シリサイドと拡散層との境界面から拡散層と
基板との接合面までの距離）は例えば１００ｎｍ程度で
ある。
【００２０】次に、図６に示したように、全面に水分ス
トッパとしてのＳｉ3 Ｎ4 膜を３０ｎｍ程度の膜厚に形
成した後、Ｏ3 （オゾン）雰囲気中でＴＥＯＳを用いた
ＢＰＳＧ（ボロン・リン・シリケート・ガラス）膜を形
成して層間絶縁膜１８とし、さらにＣＭＰ（化学的機械
的研磨）法を用いて平坦化処理を行う。そして、コンタ
クト孔１９形成後、ソース領域１６ａ、ドレイン領域１
６ｂ、ソース領域１６ｃおよびドレイン領域１６ｄの各
シリサイド層に達するコンタクト孔１９を形成し、これ
をブランケットタングステン（Ｂｌｋ−Ｗ）２０で埋め
込み、さらにアルミニウムを主成分とする配線層を形成
した後、これを所定のパターンにパターニングして配線
２１を形成する。
トッパとしてのＳｉ3 Ｎ4 膜を３０ｎｍ程度の膜厚に形
成した後、Ｏ3 （オゾン）雰囲気中でＴＥＯＳを用いた
ＢＰＳＧ（ボロン・リン・シリケート・ガラス）膜を形
成して層間絶縁膜１８とし、さらにＣＭＰ（化学的機械
的研磨）法を用いて平坦化処理を行う。そして、コンタ
クト孔１９形成後、ソース領域１６ａ、ドレイン領域１
６ｂ、ソース領域１６ｃおよびドレイン領域１６ｄの各
シリサイド層に達するコンタクト孔１９を形成し、これ
をブランケットタングステン（Ｂｌｋ−Ｗ）２０で埋め
込み、さらにアルミニウムを主成分とする配線層を形成
した後、これを所定のパターンにパターニングして配線
２１を形成する。
【００２１】その後、図示しない保護膜等を形成する。
これで、サリサイド構造を有するＣＭＯＳデバイスが完
成する。
これで、サリサイド構造を有するＣＭＯＳデバイスが完
成する。
【００２２】今後の流れとして、いわゆるデュアルゲー
ト方式（ｎＭＯＳトランジスタのゲートにはｎ型不純物
を導入し、ｐＭＯＳトランジスタのゲートにはｐ型不純
物を導入する方式）が多用されることを考慮すると、ソ
ース・ドレインのアニールはＲＴＡによって行われるこ
とが必至であると考えられるが、このＲＴＡのみでは、
特にｎ+ 拡散層において結晶欠陥の回復が十分に行われ
ないことが予想される。したがって、本実施の形態のよ
うに、予め、ＲＴＡ処理の前処理としての熱処理（プレ
アニール）をＲＴＡよりも低温下で長時間行うようにす
れば、ｎ+ 拡散層からシリコン基板１１への接合リーク
（縦方向リーク）の主原因となるｎＭＯＳ領域１のｎ+
拡散層中の結晶欠陥を十分回復させることができる。す
なわち、サリサイド構造の拡散層において、接合面深さ
が比較的浅くならざるを得ない場合においても、縦方向
のリーク電流の増大を抑制することができる。
ト方式（ｎＭＯＳトランジスタのゲートにはｎ型不純物
を導入し、ｐＭＯＳトランジスタのゲートにはｐ型不純
物を導入する方式）が多用されることを考慮すると、ソ
ース・ドレインのアニールはＲＴＡによって行われるこ
とが必至であると考えられるが、このＲＴＡのみでは、
特にｎ+ 拡散層において結晶欠陥の回復が十分に行われ
ないことが予想される。したがって、本実施の形態のよ
うに、予め、ＲＴＡ処理の前処理としての熱処理（プレ
アニール）をＲＴＡよりも低温下で長時間行うようにす
れば、ｎ+ 拡散層からシリコン基板１１への接合リーク
（縦方向リーク）の主原因となるｎＭＯＳ領域１のｎ+
拡散層中の結晶欠陥を十分回復させることができる。す
なわち、サリサイド構造の拡散層において、接合面深さ
が比較的浅くならざるを得ない場合においても、縦方向
のリーク電流の増大を抑制することができる。
【００２３】しかも、このプレアニール工程は、ゲート
絶縁膜１３にゲートバーズビークを形成するための熱酸
化工程の前に挿入して一連のシーケンス中に組み入れる
ようにしたので、特段の工程増加を伴うことはない。
絶縁膜１３にゲートバーズビークを形成するための熱酸
化工程の前に挿入して一連のシーケンス中に組み入れる
ようにしたので、特段の工程増加を伴うことはない。
【００２４】また、プレアニール処理は低温下で行うよ
うにしているため、ｎ+ 拡散層（ソース領域１６ａおよ
びドレイン領域１６ｂ）の接合面深さは、プレアニール
処理によっては変化せず、専らＲＴＡ処理の条件によっ
てのみ定まる。すなわち、プレアニール処理を行うこと
によってＲＴＡ処理の条件が影響を受けることはない。
したがって、ショートチャネル効果の影響を低減するこ
とができる。
うにしているため、ｎ+ 拡散層（ソース領域１６ａおよ
びドレイン領域１６ｂ）の接合面深さは、プレアニール
処理によっては変化せず、専らＲＴＡ処理の条件によっ
てのみ定まる。すなわち、プレアニール処理を行うこと
によってＲＴＡ処理の条件が影響を受けることはない。
したがって、ショートチャネル効果の影響を低減するこ
とができる。
【００２５】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこの実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、本
実施の形態では、イオン注入によるｎ+ 拡散層の形成後
プレアニールの前にシリコン酸化膜２５を形成するよう
にしており、イオン注入はスルー酸化膜を介さずに直接
行うようにしているが、本発明はこれに限定されず、シ
リコン酸化膜２５の形成後にイオン注入およびプレアニ
ールを行うようにしてもよい。また、シリコン酸化膜２
５を形成せずにイオン注入およびプレアニールを行うよ
うにしてもよい。但し、シリコン酸化膜２５を形成した
上でプレアニールを行うようにした方が、不純物を外方
に拡散させることができるという点で有利である。
たが、本発明はこの実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、本
実施の形態では、イオン注入によるｎ+ 拡散層の形成後
プレアニールの前にシリコン酸化膜２５を形成するよう
にしており、イオン注入はスルー酸化膜を介さずに直接
行うようにしているが、本発明はこれに限定されず、シ
リコン酸化膜２５の形成後にイオン注入およびプレアニ
ールを行うようにしてもよい。また、シリコン酸化膜２
５を形成せずにイオン注入およびプレアニールを行うよ
うにしてもよい。但し、シリコン酸化膜２５を形成した
上でプレアニールを行うようにした方が、不純物を外方
に拡散させることができるという点で有利である。
【００２６】また、本実施の形態では、ＣＭＯＳデバイ
スに適用する場合について説明したが、本発明はこれに
限定されることはなく、例えばｎＭＯＳまたはｐＭＯＳ
デバイスのいずれか一方のみを含む半導体装置、あるい
はバイポーラデバイス、さらにバイポーラデバイスとＣ
ＭＯＳデバイスとを混載したＢｉＣＭＯＳデバイスにも
適用できるのはもちろんである。
スに適用する場合について説明したが、本発明はこれに
限定されることはなく、例えばｎＭＯＳまたはｐＭＯＳ
デバイスのいずれか一方のみを含む半導体装置、あるい
はバイポーラデバイス、さらにバイポーラデバイスとＣ
ＭＯＳデバイスとを混載したＢｉＣＭＯＳデバイスにも
適用できるのはもちろんである。
【００２７】また、本実施の形態では、ｎ+ 拡散層につ
いてのみプレアニールを行い、ｐ+拡散層についてはプ
レアニールを行わずＲＴＡ処理のみを行うようにしてい
るが、これは、特にｎ+ 拡散層については、ＲＴＡのみ
では結晶欠陥の回復が不十分であり、サリサイド構造下
でのシャロウジャンクション化に伴う縦方向のリーク電
流の増大を抑制できないからである。したがって、ｐ+
拡散層に対してもプレアニールを行うようにしても問題
はない。
いてのみプレアニールを行い、ｐ+拡散層についてはプ
レアニールを行わずＲＴＡ処理のみを行うようにしてい
るが、これは、特にｎ+ 拡散層については、ＲＴＡのみ
では結晶欠陥の回復が不十分であり、サリサイド構造下
でのシャロウジャンクション化に伴う縦方向のリーク電
流の増大を抑制できないからである。したがって、ｐ+
拡散層に対してもプレアニールを行うようにしても問題
はない。
【００２８】なお、拡散層の接合面深さが浅くなること
（シャロウジャンクション化）に伴う縦方向のリーク電
流の増大は、拡散層がサリサイド構造を有する場合に特
に問題となることから、本実施の形態に示したプレアニ
ールを行う方法は、特にサリサイド構造を有するデバイ
スの製造に適用したときにその真価を発揮し得るが、本
発明は必ずしもサリサイド構造を有するデバイスにのみ
適用するものではなく、一般的にシャロウジャンクショ
ン化の進んだデバイスに適用することができ、縦方向の
リーク電流の抑制に寄与し得るものである。
（シャロウジャンクション化）に伴う縦方向のリーク電
流の増大は、拡散層がサリサイド構造を有する場合に特
に問題となることから、本実施の形態に示したプレアニ
ールを行う方法は、特にサリサイド構造を有するデバイ
スの製造に適用したときにその真価を発揮し得るが、本
発明は必ずしもサリサイド構造を有するデバイスにのみ
適用するものではなく、一般的にシャロウジャンクショ
ン化の進んだデバイスに適用することができ、縦方向の
リーク電流の抑制に寄与し得るものである。
【００２９】
【発明の効果】以上説明したように請求項１ないし７記
載の半導体装置の製造方法によれば、イオン注入後に高
温短時間熱処理（ＲＴＡ処理）の前処理としての熱処理
（プレアニール）を行うようにしたので、ＲＴＡ処理の
みでは十分でない不純物領域（拡散層）中の結晶欠陥の
回復を十分に行うことができ、拡散層からシリコン基板
への接合リーク（縦方向リーク）電流の増大を抑制する
ことができる。この効果は、拡散層の表層をサリサイド
化した場合のように接合面深さが浅くならざるを得ない
ケースにおいても特に顕著に認められる。また、プレア
ニール処理をＲＴＡ処理よりも低温下で（８００°Ｃ乃
至９００°Ｃで）行うようにすれば、拡散層の接合面深
さはプレアニール処理による影響を受けず、専らＲＴＡ
処理の条件によってのみ定まる。したがって、ショート
チャネル効果の影響を低減することができる。
載の半導体装置の製造方法によれば、イオン注入後に高
温短時間熱処理（ＲＴＡ処理）の前処理としての熱処理
（プレアニール）を行うようにしたので、ＲＴＡ処理の
みでは十分でない不純物領域（拡散層）中の結晶欠陥の
回復を十分に行うことができ、拡散層からシリコン基板
への接合リーク（縦方向リーク）電流の増大を抑制する
ことができる。この効果は、拡散層の表層をサリサイド
化した場合のように接合面深さが浅くならざるを得ない
ケースにおいても特に顕著に認められる。また、プレア
ニール処理をＲＴＡ処理よりも低温下で（８００°Ｃ乃
至９００°Ｃで）行うようにすれば、拡散層の接合面深
さはプレアニール処理による影響を受けず、専らＲＴＡ
処理の条件によってのみ定まる。したがって、ショート
チャネル効果の影響を低減することができる。
【００３０】また、請求項３記載の半導体装置の製造方
法のように、プレアニール工程を、ゲートバーズビーク
の形成するための熱酸化工程の前に挿入して一連のシー
ケンス中に組み入れるようにすれば、特段の工程増加を
伴うことがなくなる。
法のように、プレアニール工程を、ゲートバーズビーク
の形成するための熱酸化工程の前に挿入して一連のシー
ケンス中に組み入れるようにすれば、特段の工程増加を
伴うことがなくなる。
【図１】本発明の一実施の形態に係る半導体装置の製造
方法の一工程を表す素子断面図である。
方法の一工程を表す素子断面図である。
【図２】図１に続く工程を表す素子断面図である。
【図３】図２に続く工程を表す素子断面図である。
【図４】図３に続く工程を表す素子断面図である。
【図５】図４に続く工程を表す素子断面図である。
【図６】図５に続く工程を表す素子断面図である。
１…ｎＭＯＳ領域、２…ｐＭＯＳ領域、１１…シリコン
基板、１２…フィールド絶縁膜、１３…ゲート絶縁膜、
１４…ゲート電極、１４ａ…多結晶シリコン膜、１４ｂ
…ＷＳｉX 層、１５…サイドウォール、１６ａ，１６ｃ
…ソース領域、１６ｂ，１６ｄ…ドレイン領域、２４…
オフセット酸化膜、２５…シリコン酸化膜
基板、１２…フィールド絶縁膜、１３…ゲート絶縁膜、
１４…ゲート電極、１４ａ…多結晶シリコン膜、１４ｂ
…ＷＳｉX 層、１５…サイドウォール、１６ａ，１６ｃ
…ソース領域、１６ｂ，１６ｄ…ドレイン領域、２４…
オフセット酸化膜、２５…シリコン酸化膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｓ 21/336 ３０１Ｇ
Claims (7)
- 【請求項１】 半導体基板の所定の領域に選択的にイオ
ン注入を行い、不純物領域を形成する工程と、 所定の温度下で一定時間の熱処理を行い、前記イオン注
入によって不純物領域中に生じた結晶欠陥の回復を促進
する工程と、 高温短時間熱処理を行い、前記不純物領域を活性化させ
ると共に格子欠陥を回復させる工程と、 前記不純物領域の表層部分を所定の金属との化合物層に
変成させる工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記不純物領域を形成した後、前記熱処
理の前に、前記半導体基板上に薄い酸化膜を形成する工
程を行うことを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記不純物領域がＭＯＳ型トランジスタ
のソース・ドレインとなる場合において、 前記熱処理の後、引き続き、所定の温度下で熱酸化を行
い、ゲート周辺部のリークを低減させるためのゲートバ
ーズビークを形成することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項４】 前記所定の温度下で一定時間行う熱処理
は、窒素雰囲気中において８００°Ｃ乃至９００°Ｃの
温度条件下で１０分以上行うものであることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記高温短時間熱処理は、窒素雰囲気中
において１０００°Ｃ乃至１１００°Ｃの温度条件下で
１０秒以上行うものであることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項６】 前記所定の金属はチタンまたはコバルト
であることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項７】 シリコン半導体基板に選択的にイオン注
入を行い、ｎ型不純物領域を形成する工程と、 所定の温度下で一定時間の熱処理を行い、前記イオン注
入によってｎ型不純物領域に生じた格子欠陥を回復させ
る工程と、 シリコン半導体基板に選択的にイオン注入を行い、ｐ型
不純物領域を形成する工程と、 高温短時間熱処理を行い、前記ｎ型不純物領域およびｐ
型不純物領域を活性化させると共に格子欠陥を回復させ
る工程と、 前記ｎ型不純物領域およびｐ型不純物領域の表層部分を
所定の金属との化合物層に変成させる工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8209186A JPH1041407A (ja) | 1996-07-19 | 1996-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8209186A JPH1041407A (ja) | 1996-07-19 | 1996-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041407A true JPH1041407A (ja) | 1998-02-13 |
Family
ID=16568777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8209186A Pending JPH1041407A (ja) | 1996-07-19 | 1996-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342440B1 (en) | 1999-03-05 | 2002-01-29 | Sanyo Electric Co., Ltd. | Method for forming low-leakage impurity regions by sequence of high-and low-temperature treatments |
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
-
1996
- 1996-07-19 JP JP8209186A patent/JPH1041407A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342440B1 (en) | 1999-03-05 | 2002-01-29 | Sanyo Electric Co., Ltd. | Method for forming low-leakage impurity regions by sequence of high-and low-temperature treatments |
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
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