JPH08107153A

JPH08107153A - 半導体装置の製造方法

Info

Publication number: JPH08107153A
Application number: JP6268333A
Authority: JP
Inventors: Yuji Komatsu; 裕司小松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-10-05
Filing date: 1994-10-05
Publication date: 1996-04-23
Anticipated expiration: 2017-03-11
Also published as: JP3263941B2

Abstract

(57)【要約】【目的】ＣＭＯＳ形の半導体装置を構成するＭＯＳト
ランジスタのゲート電極をポリサイド構造とし、かつそ
のゲート電極のポリシリコン層に、そのＭＯＳトランジ
スタのチャネル形等に応じてｎ形又はｐ形の不純物を導
入するにあたり、ポリシリコン層に導入したｎ形及びｐ
形の不純物の相互拡散を抑制する。【構成】ポリサイド構造のゲート電極を有するＣＭＯ
Ｓ形の半導体装置の製造方法であって、ゲート電極を構
成することとなるポリシリコン層５をゲート酸化膜４上
に形成後、そのポリシリコン層５のＮチャネルＭＯＳト
ランジスタ形成領域及びＰチャネルＭＯＳトランジスタ
形成領域にそれぞれ不純物を導入することによりポリシ
リコン層５にｎ形領域とｐ形領域とを形成し、その不純
物を導入したポリシリコン層５上にシリサイド層７を形
成する方法において、シリサイド層７の形成前にポリシ
リコン層５上にＳｉ_３Ｎ_４薄膜等の不純物拡散防止層１
２を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ポリサイド構造のゲー
ト電極を有するＣＭＯＳ形の半導体装置の製造方法に関
する。

【０００２】

【従来の技術】従来より、ＭＯＳ形半導体装置のゲート
配線構造の一つとしてポリサイド構造が知られている。
ポリサイド構造はゲート酸化膜上にポリシリコン層とシ
リサイド層とを順次積層したものである。通常、下層の
ポリシリコン層としては、Ｐ等によりｎ形にドープした
ものが使用されている。このポリサイド構造のゲート電
極は、それまでのポリシリコンゲート電極に比して配線
抵抗を約１桁低下させることができる。そのため、配線
抵抗による信号の遅延が問題となる、約１μｍ以下のデ
ザインルールのＬＳＩにおいて広く使用されている。

【０００３】ところで、同一基板上にＮチャネルＭＯＳ
トランジスタ及びＰチャネルＭＯＳトランジスタを形成
したＣＭＯＳ形の半導体装置においては、近年の素子の
微細化に伴い、それぞれのチャネルを形成する不純物の
濃度の調整のみでは、各チャネルのしきい値電圧Ｖthを
最適値に設定することが困難となっており、また、短チ
ャネル効果に対して強くかつ接合深さの浅いトランジス
タを形成することも困難になってきている。そこで、ゲ
ート電極の仕事関数の寄与も用いてしきい値電圧Ｖthを
調整することが試みられている。例えば、ｂｕｌｋシリ
コン基板にＣＭＯＳを形成する場合、そのＮチャネルＭ
ＯＳトランジスタのポリサイド構造のゲート電極のポリ
シリコン層をｎ形にドープし、ＰチャネルＭＯＳトラン
ジスタのポリサイド構造のゲート電極のポリシリコン層
をｐ形にドープすることが検討されている。また、ＳＯ
Ｉ基板にＣＭＯＳを形成する場合には、ｂｕｌｋシリコ
ン基板にＣＭＯＳを形成する場合と逆の組み合わせで、
Ｎチャネル又はＰチャネルＭＯＳトランジスタのポリサ
イド構造のゲート電極のポリシリコン層をｐ形又はｎ形
にドープすることが検討されている。

【０００４】このように当該半導体装置の基板の種類、
目的、そのトランジスタのチャネルの導電形等に応じ
て、ポリサイド構造のゲート電極のポリシリコン層をド
ープした半導体装置の製造方法としては、例えば、ｂｕ
ｌｋシリコン基板に形成したＣＭＯＳ形半導体装置の場
合、図４及び図５に示したように、半導体基板１のＮチ
ャネルＭＯＳトランジスタ形成領域（Ｎth）、Ｐチャネ
ルＭＯＳトランジスタ形成領域（Ｐth）にそれぞれｐウ
エル２ｐ及びｎウエル２ｎを形成し、フィールド酸化膜
（ＬＯＣＯＳ）３及びゲート酸化膜４を形成し（図４
（ａ））、ポリシリコン層５を堆積させ（図４
（ｂ））、マスク６を用いてＮチャネルＭＯＳトランジ
スタ形成領域のポリシリコン層５にはＡｓ等のｎ形不純
物（ｎ＋）をイオン注入し、ＰチャネルＭＯＳトランジ
スタ形成領域のポリシリコン層５にはＢ等のｐ形不純物
（ｐ＋）をイオン注入する（図４（ｃ））。次いでＷＳ
ｉ_ｘ等のシリサイド層７をスパッタリング等により堆積
させる（図５（ｄ））。そして、ｎ形又はｐ形にドープ
したポリシリコン層５及びシリサイド層７をゲート電極
にパターニングし（図５（ｅ））、ソース・ドレイン領
域となる拡散層８ｎ、８ｐをゲート電極をマスクとして
自己整合的に形成する（図５（ｆ））。そして、層間絶
縁膜９を堆積し、コンタクトホール１０を開口し、メタ
ライゼーションによりブランケットタングステン等を充
填し、Ａｌ配線１１を形成する（図５（ｇ））。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
ポリサイド構造のゲート電極形成においては、ポリシリ
コン層５に導入したｎ形不純物（ｎ＋）及びｐ形不純物
（ｐ＋）が、その後の工程で行われる熱処理等により、
図６に矢印で示したように、ポリシリコン層５の上層の
シリサイド層７を通して相互に拡散する。これは、一般
にシリサイド中の不純物の拡散係数がポリシリコン中の
拡散係数よりも１〜２桁大きいことによる。そしてその
結果、各ゲート電極中の不純物濃度、即ちゲートの仕事
関数がゲート電極のパターン等に応じて変動し、所期の
しきい値電圧Ｖthを得られないという重大な問題が生じ
ている。

【０００６】本発明は以上のような従来技術の課題を解
決しようとするものであり、ＣＭＯＳ形の半導体装置を
構成するＭＯＳトランジスタのゲート電極をポリサイド
構造とし、かつそのポリサイド構造のゲート電極のポリ
シリコン層に、そのトランジスタのチャネル形に応じて
ｎ形又はｐ形の不純物を導入するにあたり、ポリシリコ
ン層に導入したｎ形及びｐ形の不純物の相互拡散を抑制
し、各トランジスタに所期のしきい値電圧Ｖthが得られ
るようにすることを目的とする。

【０００７】

【課題を解決するための手段】本発明者は、ＣＭＯＳ形
の半導体装置のゲート電極をポリサイド構造とし、かつ
そのポリサイド構造のゲート電極のポリシリコン層に当
該ＭＯＳトランジスタのチャネル形に応じた不純物を導
入した構造を形成するにあたり、不純物を導入したゲー
ト電極のポリシリコン層とシリサイド層との間に不純物
拡散防止層を設け、ポリシリコン層に導入した不純物
が、その上層のシリサイド層を通して拡散することを防
止することにより、上記の目的が達成できることを見出
し、本発明を完成させるに至った。

【０００８】即ち、本発明は、同一基板上にＮチャネル
ＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタ
を有する半導体装置の製造方法であって、ゲート酸化膜
を形成した半導体基板上にポリシリコン層を形成する工
程、ポリシリコン層のＮチャネルＭＯＳトランジスタ形
成領域及びＰチャネルＭＯＳトランジスタ形成領域にそ
れぞれ不純物を導入することによりポリシリコン層にｎ
形領域とｐ形領域とを形成する工程、不純物を導入した
ポリシリコン層上にシリサイド層を形成する工程、ゲー
ト酸化膜上に積層した各層をゲート電極にパターニング
する工程、及び半導体基板のＮチャネルＭＯＳトランジ
スタ形成領域及びＰチャネルＭＯＳトランジスタ形成領
域にそれぞれ不純物を導入することによりｎ形ソース・
ドレイン領域とｐ形ソース・ドレイン領域とを形成する
工程を含む半導体装置の製造方法において、シリサイド
層の形成前にポリシリコン層上に不純物拡散防止層を形
成することを特徴とする半導体装置の製造方法を提供す
る。

【０００９】特にこのような半導体装置の製造方法であ
って、不純物拡散防止層として、厚さ１〜４ｎｍのＳｉ
_３Ｎ_４薄膜又は厚さ１０〜１５０ｎｍの高融点金属窒化
物層を形成し、シリサイド層としてＷシリサイド層を形
成する方法を提供する。

【００１０】

【作用】本発明の方法においては、ゲート電極のポリシ
リコン層に当該ＭＯＳトランジスタのチャネル形等に応
じてｎ形又はｐ形の不純物を導入した後、そのポリシリ
コン層上に不純物拡散防止層を形成し、その不純物拡散
防止層の上にシリサイド層が積層される。したがって、
例えば、ｂｕｌｋシリコン基板にＣＭＯＳを形成する場
合において、図３に示したように、ポリシリコン層５に
不純物（ｎ＋、ｐ＋）を導入し、その後、その半導体装
置の製造工程において熱処理等を行っても、ポリシリコ
ン層５に導入した不純物（ｎ＋、ｐ＋）は不純物拡散防
止層１２のためにシリサイド層７に到達せず、したがっ
て、ｎ形及びｐ形の不純物（ｎ＋、ｐ＋）がシリサイド
層７を通して相互に拡散することが防止される。よっ
て、半導体装置を構成する各ＭＯＳトランジスタは、そ
れらのゲート電極のパターンによらず、それぞれ所期の
しきい値電圧Ｖthを有するようになる。

【００１１】なお、このような本発明の効果は、ｂｕｌ
ｋシリコン基板にＣＭＯＳ形半導体装置を形成する場合
に限られない。例えば、ＳＯＩ基板にＣＭＯＳ形半導体
装置を形成する場合でも同様に得ることができる。

【００１２】

【実施例】以下、本発明の実施例を図面に基づいて具体
的に説明する。なお、各図中、同一符号は同一又は同等
の構成要素を表している。

【００１３】図１及び図２は、本発明の実施例の工程説
明図である。

【００１４】この実施例においては、図４及び図５に示
した従来例と同様に、まず、常法にしたがってｂｕｌｋ
シリコン基板１のＮチャネルＭＯＳトランジスタ形成領
域（Ｎth）及びＰチャネルＭＯＳトランジスタ形成領域
（Ｐth）に、それぞれｐウエル２ｐ及びｎウエル２ｎを
形成し、フィールド酸化膜（ＬＯＣＯＳ）３及びゲート
酸化膜４を形成し（図１（ａ））、ポリシリコン層５
を、例えば、ＣＶＤ法により１００ｎｍ程度堆積させる
（図１（ｂ））。

【００１５】次に、この実施例においては、不純物拡散
防止層１２として、厚さ１〜４ｎｍ、好ましくは２ｎｍ
程度のＳｉ_３Ｎ_４薄膜を形成する（図１（ｃ））。この
ようなＳｉ_３Ｎ_４薄膜は、例えば、ポリシリコン層５を
直接急速熱窒化（ＲＴＮ：Rapid Thermal Nitrization
）することにより形成することができ、この場合の窒
化条件としては、例えば、温度１１００℃、雰囲気Ｎ_２
Ｏガス、常圧、熱処理時間３０秒程度とすることができ
る。このようにして形成されるＳｉ_３Ｎ_４薄膜１２は２
ｎｍ程度と十分に薄いので、この薄膜を導体で挟むと導
体間にトンネル電流を流すことができる。したがって、
ゲート電極のシート抵抗を上昇させることはない。ま
た、Ｓｉ_３Ｎ_４薄膜の不純物拡散防止効果そのものにつ
いては、従来より種々の報告がなされており（例えば、
電子材料シリーズ「ＶＬＳＩの薄膜技術」伊藤他著、丸
善、IEEE TRANSACTIONS ON ELECTRON DEVICES,vol41,N
o.4,p546(1994）等）、この薄膜はポリシリコン層５に
ドープさせる不純物に対して優れた不純物拡散防止効果
を発揮するものである。

【００１６】次に、Ｓｉ_３Ｎ_４薄膜１２を通して、ポリ
シリコン層５のＮチャネルＭＯＳトランジスタ形成領域
にｎ形不純物をイオン注入し、ＰチャネルＭＯＳトラン
ジスタ形成領域にｐ形不純物をイオン注入する（図１
（ｄ））。なお、このような不純物イオンの打ち分け
は、フォトレジストをマスク６として行うことができ
る。また、イオン注入の条件としては、例えば、ｎ形不
純物をイオン注入する場合、Ａｓを２０ｋｅＶで５×１
０¹⁵・ｃｍ^-2程度打ち込む。また、ｐ形不純物をイオン
注入する場合、ＢＦ_２を２０ｋｅＶで５×１０¹⁵・ｃｍ
^-2程度打ち込む。

【００１７】ポリシリコン層５にイオン注入を行った後
は、Ｓｉ_３Ｎ_４薄膜１２上にシリサイド層７としてＷＳ
ｉ_ｘ層を厚さ３０〜３００ｎｍ、好ましくは１００ｎｍ
程度堆積させる（図２（ｅ））。このＷＳｉ_ｘ層の形成
条件としては、例えば、温度３６０℃、圧力２７Ｐａ
（２００ｍＴｏｒｒ）、ガスＳｉＨ_４／ＷＦ_６／Ａｒ＝
１０００／１０／１００ｓｃｃｍとすることができる。

【００１８】次にＷＳｉ_ｘ層７上に所定のパターンのレ
ジスト１３を形成し、エッチングすることによりゲート
電極をパターニングする（図２（ｆ））。このパターニ
ングに際しては、まずＷＳｉ_ｘ層７をエッチングし、次
いで下層のＳｉ_３Ｎ_４薄膜１２をエッチングすることに
なるが、ＷＳｉ_ｘ層７を以下のエッチング条件のステッ
プ１に示すようにバイアスの高い条件でエッチングする
とそのオーバーエッチングによりＷＳｉ_ｘ層７の下層の
Ｓｉ_３Ｎ_４薄膜１２もエッチングすることができるの
で、従来のゲート電極のドライエッチング方法及びその
条件を採用することができる。即ち、エッチング条件と
しては、例えば、ステップ１（ガス：Ｃｌ_２／Ｏ_２＝７
２／８、圧力：４００ｍＰａ、第１のコイル電流：
２７Ａ、第２のコイル電流：６Ａ、ＲＦバイアス：４
０Ｗ、温度：０℃ ）及びステップ２（ガス：ＨＢｒ
／Ｏ_２＝１２０／４、圧力：１０００ｍＰａ、第１
のコイル電流：２７Ａ、第２のコイル電流：６Ａ、Ｒ
Ｆバイアス：２０Ｗ、温度：０℃ ）を順次行う。

【００１９】ゲート電極をパターニングした後は、常法
にしたがってｎ形又はｐ形のソース・ドレイン領域とな
る拡散層８ｎ、８ｐをゲート電極をマスクとして自己整
合的に形成することができるが、この場合、ゲート電極
にＬＤＤ用の側壁スペーサ１４を形成し、側壁スペーサ
１４の形成の前後でドーズ量を変えて不純物をドープす
ることによりＬＤＤ構造を形成することが好ましい（図
２（ｇ））。なお、Ｓｉ_３Ｎ_４薄膜１２を形成しない従
来の半導体装置の製造方法における拡散層の形成工程に
おいては、その構造によっては拡散層の形成時のイオン
注入によりゲート電極に異種イオンがドープされる可能
性があり（例えば、ｎ−ＭＯＳにｐ＋ゲート電極を用い
る薄膜ＳＯＩの場合）、その場合にはゲート電極上にス
トッパーＳｉＯ_２を形成しておく必要があったが、本発
明によればゲート電極内の縦方向の拡散が抑制されるの
で、その場合でもストッパーＳｉＯ_２の形成は不要とな
る。

【００２０】拡散層８ｎ、８ｐを形成した後は、常法に
したがって層間絶縁膜９を堆積し、コンタクトホール１
０を開口し、メタライゼーションによりブランケットタ
ングステン等を充填し、Ａｌ配線１１を形成（図２
（ｈ））し、素子を完成させる。以上の本発明の実施例
を具体的に説明したが、本発明の実施例は上述の態様に
限られることなく種々の態様とすることができる。

【００２１】例えば、上述の実施例においては、シリサ
イド層７として、ＷＳｉ_ｘ層を形成したが、この他シリ
サイドを形成する金属材料としては、Ｔｉ、Ｃｏ、Ｎ
ｉ、Ｐｔ、Ｍｏ、Ｈｆ、Ｚｒ、Ｔａ等を使用することが
できる。

【００２２】また、上述の実施例においては、不純物拡
散防止層としてＳｉ_３Ｎ_４薄膜１２を、ポリシリコン層
５とシリサイド層（ＷＳｉ_ｘ層）６との界面に形成した
が、Ｓｉ_３Ｎ_４薄膜１２がポリシリコン層５の内部に挿
入されるように形成し、ゲート電極が、ＷＳｉ_ｘ層／ポ
リシリコン層／Ｓｉ_３Ｎ_４薄膜／ｎ又はｐドープポリシ
リコン層の積層構造を有するようにしてもよい。この場
合の製造方法としては、ゲート酸化膜上にポリシリコン
層を形成し、その上にＳｉ_３Ｎ_４薄膜を形成し、ポリシ
リコン層をｎ形又はｐ形にドープした後、さらにＳｉ_３
Ｎ_４薄膜上にポリシリコン層を形成し、そのポリシリコ
ン層上にＷＳｉ_ｘ層を形成する。このようにＳｉ_３Ｎ_４
薄膜がポリシリコン層の内部に挿入されるように形成す
ると、Ｓｉ_３Ｎ_４薄膜の形成後、再度ポリシリコン層を
堆積させる工程が必要となるが、ＷＳｉ_ｘ層とポリシリ
コン層とが直接接触し、熱処理によりＷＳｉ_ｘ層中の過
剰のＳｉ成分がＷＳｉ_ｘ層とポリシリコン層との界面に
析出し、そのグレインがＷＳｉ_ｘのグレインよりも大き
く成長するので、ゲート電極のシート抵抗をより低下さ
せることができるので好ましい。

【００２３】また、上述の実施例においては、不純物拡
散防止層としてＳｉ_３Ｎ_４薄膜１２を形成後、そのＳｉ
_３Ｎ_４薄膜１２を通して、ポリシリコン層５にｎ形不純
物及びｐ形不純物をそれぞれイオン注入したが（図１
（ｄ））、ポリシリコン層５にｎ形不純物及びｐ形不純
物をそれぞれイオン注入した後Ｓｉ_３Ｎ_４薄膜１２を形
成してもよい。ただし、Ｓｉ_３Ｎ_４薄膜１２の形成条件
等によりポリシリコン層５単層でのｎ形不純物およびｐ
形不純物の相互拡散が問題となる場合には、Ｓｉ_３Ｎ_４
薄膜１２の形成後にポリシリコン層５に不純物をドープ
することが好ましい。

【００２４】また、上述の実施例においては、不純物拡
散防止層としてＳｉ_３Ｎ_４薄膜１２を、Ｎ_２Ｏガスを用
いてＲＴＮにより形成する例を示したが、Ｎ_２Ｏガスに
代えてＮＨ_３ガスを用いてＲＴＮにより形成することも
できる。また、これらのガスを用いて電気炉でアニール
することによりＳｉ_３Ｎ_４薄膜を成膜することもでき
る。また、ＳｉＨ_２Ｃｌ_２とＮＨ_３との混合ガスを使用
し、温度６００℃程度で成膜速度を低くし、ＣＶＤ法に
より形成することもできる。

【００２５】さらに、不純物拡散防止層としては、Ｔｉ
Ｎ、ＷＮ、ＢＮ等の高融点金属窒化物層等の導電層を形
成することもできる。この場合には、不純物拡散防止層
は加工性の点から許容される限り厚く形成することがで
きるが、例えば高融点金属窒化物層としてＴｉＮ層を形
成する場合、対レジスト選択比の点から厚さ１０〜１５
０ｎｍ、好ましくは２０ｎｍ程度形成することができ
る。

【００２６】高融点金属窒化物層の形成方法としては、
例えば、ＴｉＮ層を形成する場合、ＣＶＤ法において温
度４２０℃、ガスＴｉＣｌ_４／Ｈ_２／Ｎ_２＝２０／２６
／６ｓｃｃｍ、μ波パワー２．８ｋＷ、圧力０．１３Ｐ
ａとすることができる。

【００２７】不純物拡散防止層としてこのような高融点
金属窒化物層を形成した場合も、その後の工程は、不純
物拡散防止層としてＳｉ_３Ｎ_４薄膜を形成した上述の実
施例と同様に、ポリシリコン層５へのドープ、ＷＳｉ_ｘ
層等のシリサイド層７の形成、ゲート電極のパターニン
グ、拡散層８ｎ、８ｐの形成等を順次行うことができ
る。特に、高融点金属窒化物層として厚さ５０ｎｍ以下
程度のＴｉＮ薄膜を形成した場合には、ゲート電極のパ
ターニングの際のエッチング条件も上述の実施例におけ
るエッチング条件と同様とすることができる。また、高
融点金属窒化物層の形成後にポリシリコン層５へのドー
プを行うことなく、ポリシリコン層５へのドープを行っ
た後に高融点金属窒化物層を形成してもよいことも、上
述の不純物拡散防止層としてＳｉ_３Ｎ_４薄膜を形成する
場合と同様である。特に、ＴｉＮ層のように不純物拡散
防止層が温度９００℃以下程度の比較的低い温度で形成
される場合には、ポリシリコン層５へのドープを行った
後に不純物拡散防止層を形成してもよい。

【００２８】また、不純物拡散防止層として高融点金属
窒化物層を形成する場合にも、Ｓｉ_３Ｎ_４薄膜を形成す
る場合と同様に、高融点金属窒化物層をポリシリコン層
とシリサイド層との界面だけでなく、ポリシリコン層の
内部に挿入されるように形成してもよい。

【００２９】

【発明の効果】本発明の方法によれば、ＣＭＯＳ形の半
導体装置を構成するＭＯＳトランジスタのゲート電極を
ポリサイド構造とし、かつそのポリサイド構造のゲート
電極のポリシリコン層に、そのＭＯＳトランジスタのチ
ャネル形に応じてｎ形又はｐ形の不純物を導入した構造
とするにあたり、ポリシリコン層に導入したｎ形及びｐ
形の不純物の相互拡散を抑制することが可能となる。し
たがって、各トランジスタに所期のしきい値電圧Ｖthを
得ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の工程説明図である。

【図２】本発明の実施例の工程説明図である。

【図３】本発明の実施例により形成した不純物拡散防止
層の作用の説明図である。

【図４】従来のポリサイド構造を有するＣＭＯＳ形半導
体装置の製造工程図である。

【図５】従来のポリサイド構造を有するＣＭＯＳ形半導
体装置の製造工程図である。

【図６】従来のポリサイド構造のゲート電極を構成する
ポリシリコン層における不純物の相互拡散の説明図であ
る。

【符号の説明】

１半導体基板２ｐｐウエル２ｎｎウエル３フィールド酸化膜４ゲート酸化膜５ポリシリコン層６マスク７シリサイド層８ｎ、８ｐ拡散層９層間絶縁膜１０コンタクトホール１１Ａｌ配線１２不純物拡散防止層（Ｓｉ_３Ｎ_４薄膜）１３レジスト１４側壁スペーサ

Claims

【特許請求の範囲】

【請求項１】同一基板上にＮチャネルＭＯＳトランジ
スタ及びＰチャネルＭＯＳトランジスタを有する半導体
装置の製造方法であって、ゲート酸化膜を形成した半導
体基板上にポリシリコン層を形成する工程、ポリシリコ
ン層のＮチャネルＭＯＳトランジスタ形成領域及びＰチ
ャネルＭＯＳトランジスタ形成領域にそれぞれ不純物を
導入することによりポリシリコン層にｎ形領域とｐ形領
域とを形成する工程、不純物を導入したポリシリコン層
上にシリサイド層を形成する工程、ゲート酸化膜上に積
層した各層をゲート電極にパターニングする工程、及び
半導体基板のＮチャネルＭＯＳトランジスタ形成領域及
びＰチャネルＭＯＳトランジスタ形成領域にそれぞれ不
純物を導入することによりｎ形ソース・ドレイン領域と
ｐ形ソース・ドレイン領域とを形成する工程を含む半導
体装置の製造方法において、シリサイド層の形成前にポ
リシリコン層上に不純物拡散防止層を形成することを特
徴とする半導体装置の製造方法。
【請求項２】不純物拡散防止層を形成した後、その不
純物拡散防止層を通してポリシリコン層に不純物を導入
し、次いでポリシリコン層上にシリサイド層を形成する
請求項１記載の半導体装置の製造方法。
【請求項３】不純物を導入したポリシリコン層上の不
純物拡散防止層の上にさらにポリシリコン層を形成し、
そのポリシリコン層上にシリサイド層を形成する請求項
１又は２記載の半導体装置の製造方法。
【請求項４】不純物拡散防止層として、厚さ１〜４ｎ
ｍのＳｉ_３Ｎ_４薄膜を形成する請求項１〜３のいずれか
に記載の半導体装置の製造方法。
【請求項５】不純物拡散防止層として、厚さ１０〜１
５０ｎｍの高融点金属窒化物層を形成する請求項１〜３
のいずれかに記載の半導体装置の製造方法。
【請求項６】シリサイド層として、Ｗシリサイド層を
形成する請求項１〜５のいずれかに記載の半導体装置の
製造方法。