JPH0846057A - Ｎｍｏｓトランジスタとｐｍｏｓトランジスタとを有する半導体装置及びその製造方法 - Google Patents
Ｎｍｏｓトランジスタとｐｍｏｓトランジスタとを有する半導体装置及びその製造方法Info
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- JPH0846057A JPH0846057A JP6196098A JP19609894A JPH0846057A JP H0846057 A JPH0846057 A JP H0846057A JP 6196098 A JP6196098 A JP 6196098A JP 19609894 A JP19609894 A JP 19609894A JP H0846057 A JPH0846057 A JP H0846057A
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Abstract
(57)【要約】
【目的】 信頼性の高いゲート構造が得られ、製造不良
も低減でき、しきい値電圧の低電圧化も可能で、工程数
少ないプロセスで達成可能であるＮＭＯＳとＰＭＯＳを
有する半導体装置及びその製造方法を提供する。 【構成】 ＰＭＯＳ又はＮＭＯＳの一方のゲート電極
の不純物含有材料層４ｂは他方のゲート電極の不純物含
有材料層４ａよりも薄く、該薄い膜厚の不純物含有材料
層４ｂは、一方の導電型の不純物が導入された材料層の
上層に他方の導電型の不純物が導入された材料層を積層
した構造の該上層の材料層を除去して形成される。一
方の導電型を有する不純物含有材料層４１を形成し、続
けてこの上層に他方の導電型を有する不純物含有材料層
４２を該一方の導電型の不純物よりも高濃度で形成し、
ＮＭＯＳ又はＰＭＯＳのいずれかの形成領域で上層の導
電型の不純物含有材料層４２を除去し、その後活性化す
る。
も低減でき、しきい値電圧の低電圧化も可能で、工程数
少ないプロセスで達成可能であるＮＭＯＳとＰＭＯＳを
有する半導体装置及びその製造方法を提供する。 【構成】 ＰＭＯＳ又はＮＭＯＳの一方のゲート電極
の不純物含有材料層４ｂは他方のゲート電極の不純物含
有材料層４ａよりも薄く、該薄い膜厚の不純物含有材料
層４ｂは、一方の導電型の不純物が導入された材料層の
上層に他方の導電型の不純物が導入された材料層を積層
した構造の該上層の材料層を除去して形成される。一
方の導電型を有する不純物含有材料層４１を形成し、続
けてこの上層に他方の導電型を有する不純物含有材料層
４２を該一方の導電型の不純物よりも高濃度で形成し、
ＮＭＯＳ又はＰＭＯＳのいずれかの形成領域で上層の導
電型の不純物含有材料層４２を除去し、その後活性化す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＮＭＯＳトランジスタ
とＰＭＯＳトランジスタとを有する半導体装置及びその
製造方法に関する。本発明は、特に、信頼性高い半導体
装置を、工程数少なく得ることができる技術を提供する
ものである。なお、本明細書において、「ＭＯＳ」と
は、一般に導電材−絶縁材−半導体から成る構造のトラ
ンジスタを言い、メタル−オキサイド−半導体に限られ
るものではない。
とＰＭＯＳトランジスタとを有する半導体装置及びその
製造方法に関する。本発明は、特に、信頼性高い半導体
装置を、工程数少なく得ることができる技術を提供する
ものである。なお、本明細書において、「ＭＯＳ」と
は、一般に導電材−絶縁材−半導体から成る構造のトラ
ンジスタを言い、メタル−オキサイド−半導体に限られ
るものではない。
【０００２】
【従来の技術】ＭＯＳ半導体装置の分野ではますます微
細化・集積化が要求されており、例えば超ＬＳＩ−ＭＯ
Ｓデバイスのスケールダウンルールに添った微細化は、
微細化技術の進展だけに律速し、急激な進展をみせてい
る。またトランジスタとしての限界も、０．０４μｍゲ
ートまでは、限界は無いと言われている。しかし、ＭＯ
Ｓデバイスに要求される低電圧動作と高速動作とは、い
わゆるトレードオフの関係にあり、互いに相反する要請
である。また一方、従来に増してしきい値電圧の低電圧
化が求められており、よって性能の良いデュアルゲート
トランジスタ、特にＮＭＯＳトランジスタとＰＭＯＳト
ランジスタとを有する半導体装置及びその製造方法の実
現が求められている。
細化・集積化が要求されており、例えば超ＬＳＩ−ＭＯ
Ｓデバイスのスケールダウンルールに添った微細化は、
微細化技術の進展だけに律速し、急激な進展をみせてい
る。またトランジスタとしての限界も、０．０４μｍゲ
ートまでは、限界は無いと言われている。しかし、ＭＯ
Ｓデバイスに要求される低電圧動作と高速動作とは、い
わゆるトレードオフの関係にあり、互いに相反する要請
である。また一方、従来に増してしきい値電圧の低電圧
化が求められており、よって性能の良いデュアルゲート
トランジスタ、特にＮＭＯＳトランジスタとＰＭＯＳト
ランジスタとを有する半導体装置及びその製造方法の実
現が求められている。
【０００３】しかし、この技術では互いに異なる導電型
のゲート電極を形成しなければならないので、ゲート電
極形成工程が増加し、コストメリットが低減し、特に汎
用ではこの傾向が著しい。更に低濃度ボロンドープ電極
を用いた場合、しきい値電圧のロールオフが発生し、必
ずしも理論設計どおりに作成できない場合が多い。更
に、ボロンの基板に達する異常増速拡散により、信頼性
上も問題で、必ずしも実用的ではなかった。
のゲート電極を形成しなければならないので、ゲート電
極形成工程が増加し、コストメリットが低減し、特に汎
用ではこの傾向が著しい。更に低濃度ボロンドープ電極
を用いた場合、しきい値電圧のロールオフが発生し、必
ずしも理論設計どおりに作成できない場合が多い。更
に、ボロンの基板に達する異常増速拡散により、信頼性
上も問題で、必ずしも実用的ではなかった。
【０００４】従来のデュアルポリサイドゲート電極作成
例を説明すると、次のとおりである。
例を説明すると、次のとおりである。
【０００５】半導体基板に、素子分離を、例えば改良Ｌ
ＯＣＯＳ（ポリシリコンバッファーを敷いて、ＳｉＮマ
スクで選択酸化を行う手法）で形成する。
ＯＣＯＳ（ポリシリコンバッファーを敷いて、ＳｉＮマ
スクで選択酸化を行う手法）で形成する。
【０００６】ゲート酸化を、パイロジェニック酸化によ
り、８５０℃で、１０ｎｍ膜厚となるように行う。この
酸化膜が、ゲート絶縁膜となる。
り、８５０℃で、１０ｎｍ膜厚となるように行う。この
酸化膜が、ゲート絶縁膜となる。
【０００７】続いて、次の（１）〜（５）の工程で、ゲ
ート材を形成する。
ート材を形成する。
【０００８】（１）ポリシリコン形成 例えばＳｉＨ4 ／Ｈｅガス系をトータル流量５００ＳＣ
ＣＭで用い、０．８Ｔｏｒｒ、６２０℃で、１００ｎｍ
厚で形成する。 （２）リンプレデポジション ８５０℃でＰＯＣ１3 を用い６０ｍｉｎで処理後、処理
エッチングを行う（ポリ化するため、これ以後フッ酸処
理ではゲート酸化膜アタックが発生する可能性がある） （３）ｐ+ 層窓明けリソグラフィー これは ラフパターンで形成可である。 （４）Ｂ+ イオン注入 高濃度イオン注入で行う。このため低スループットであ
る。 （５）シリサイド層形成 直前にライトエッチング処理を行い、次いでＬＰＣＶＤ
−ＷＳｉｘを１００ｎｍ形成する。
ＣＭで用い、０．８Ｔｏｒｒ、６２０℃で、１００ｎｍ
厚で形成する。 （２）リンプレデポジション ８５０℃でＰＯＣ１3 を用い６０ｍｉｎで処理後、処理
エッチングを行う（ポリ化するため、これ以後フッ酸処
理ではゲート酸化膜アタックが発生する可能性がある） （３）ｐ+ 層窓明けリソグラフィー これは ラフパターンで形成可である。 （４）Ｂ+ イオン注入 高濃度イオン注入で行う。このため低スループットであ
る。 （５）シリサイド層形成 直前にライトエッチング処理を行い、次いでＬＰＣＶＤ
−ＷＳｉｘを１００ｎｍ形成する。
【０００９】その後ゲートカットリソグラフィーによ
り、ファインパターンを形成する。これをマスクとし
て、続くゲートドライエッチングは、マイクロ波プラズ
マエッチングにより、選択比４０、オーバーエッチング
５０％で行う。
り、ファインパターンを形成する。これをマスクとし
て、続くゲートドライエッチングは、マイクロ波プラズ
マエッチングにより、選択比４０、オーバーエッチング
５０％で行う。
【００１０】またその他の例として、ゲート材を次の
（１）〜（５）の工程で形成する例も提案されている
（ＩＥＤＭ９３，８３１−８３４，Ｔ．Ｅｇｕｃｈｉ，
ｅｔ．ａｌ．，“Ｎｅｗ Ｄｕａｌ Ｇａｔｅ Ｄｏｐ
ｉｎｇ Ｐｒｏｃｅｓｓ ｕｓｉｎｇ Ｉｎ−ｓｉｔｕ
Ｂｏｒｏｎ Ｄｏｐｅｄ−Ｓｉ ｆｏｒ Ｄｅｅｐ
Ｓｕｂ−μｍ ＣＭＯＳ Ｄｅｖｉｃｅ”参照）。
（１）〜（５）の工程で形成する例も提案されている
（ＩＥＤＭ９３，８３１−８３４，Ｔ．Ｅｇｕｃｈｉ，
ｅｔ．ａｌ．，“Ｎｅｗ Ｄｕａｌ Ｇａｔｅ Ｄｏｐ
ｉｎｇ Ｐｒｏｃｅｓｓ ｕｓｉｎｇ Ｉｎ−ｓｉｔｕ
Ｂｏｒｏｎ Ｄｏｐｅｄ−Ｓｉ ｆｏｒ Ｄｅｅｐ
Ｓｕｂ−μｍ ＣＭＯＳ Ｄｅｖｉｃｅ”参照）。
【００１１】 （１）ボロンドープトアモルファスシリコン形成 （２）ＣＶＤ−ＳｉＯ2 形成 （３）ｎ+ 層窓明けリソグラフィー（ラフパターン形
成） （４）リンプレデポジション及び拡散 ＰＯＣｌ3 を、マスク酸化膜をエッチング後、処理する
（ポリ化するためにこれ以後フッ酸処理ではゲート酸化
膜アタックが発生する可能性がある）。 （５）シリサイド層形成 直前にライトエッチング処理し、ＷＳｉｘを１００ｎｍ
形成する。（なお工程数からは、前後処理や検査工程は
省いている。）
成） （４）リンプレデポジション及び拡散 ＰＯＣｌ3 を、マスク酸化膜をエッチング後、処理する
（ポリ化するためにこれ以後フッ酸処理ではゲート酸化
膜アタックが発生する可能性がある）。 （５）シリサイド層形成 直前にライトエッチング処理し、ＷＳｉｘを１００ｎｍ
形成する。（なお工程数からは、前後処理や検査工程は
省いている。）
【００１２】一方、最近の検討によると、ボロンドープ
シリコンで従来よりも高濃度でドーピングすることや、
活性化アニールを制限することで、増速拡散が逆に抑え
られ、よって実用の可能性がでてきた。しかし、ｎ+ の
みの場合と比較するとやはり工程が長くなり、コストメ
リットが低かった。
シリコンで従来よりも高濃度でドーピングすることや、
活性化アニールを制限することで、増速拡散が逆に抑え
られ、よって実用の可能性がでてきた。しかし、ｎ+ の
みの場合と比較するとやはり工程が長くなり、コストメ
リットが低かった。
【００１３】更に、高速化のためにゲート電極厚さを薄
くし低抵抗化する要望も強く、例えばポリシリコンを薄
くし、シリサイドを厚くしたり、シリサイドをチタンシ
リサイドに変えることで低抵抗化を達成する試みがなさ
れているが、ポリシリコンの耐フッ酸性が劣化し易くな
る。一方、従来の仕事関数からずれてもいい場合は、シ
リコンリッチシリサイドを一括形成しても剥がれば生じ
ないことがわかり、耐圧も問題ないことが知られてき
た。しかしこれだけでは、しきい値電圧の低電圧化が達
成できない。
くし低抵抗化する要望も強く、例えばポリシリコンを薄
くし、シリサイドを厚くしたり、シリサイドをチタンシ
リサイドに変えることで低抵抗化を達成する試みがなさ
れているが、ポリシリコンの耐フッ酸性が劣化し易くな
る。一方、従来の仕事関数からずれてもいい場合は、シ
リコンリッチシリサイドを一括形成しても剥がれば生じ
ないことがわかり、耐圧も問題ないことが知られてき
た。しかしこれだけでは、しきい値電圧の低電圧化が達
成できない。
【００１４】
【発明の目的】本発明は、上記事情に鑑み、信頼性の高
いゲート構造が得られ、製造不良も低減でき、しきい値
電圧の低電圧化も可能であって、しかもこれらを工程数
少ないプロセスで達成可能である、ＮＭＯＳトランジス
タとＰＭＯＳトランジスタとを有する半導体装置及びそ
の製造方法を提供することを目的とする。
いゲート構造が得られ、製造不良も低減でき、しきい値
電圧の低電圧化も可能であって、しかもこれらを工程数
少ないプロセスで達成可能である、ＮＭＯＳトランジス
タとＰＭＯＳトランジスタとを有する半導体装置及びそ
の製造方法を提供することを目的とする。
【００１５】
【目的を達成するための手段】本出願の請求項１の発明
は、半導体基板上に、ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタとを有する半導体装置において、一方のト
ランジスタのゲート電極の不純物含有材料層は、他方の
トランジスタのゲート電極の不純物含有材料層よりも薄
い膜厚で形成され、該薄い膜厚の不純物材料層は、一方
の導電型の不純物が導入された材料層の上層に他方の導
電型の不純物が導入された材料層を積層した構造の該上
層の材料層を除去して形成されたものであり、前記他方
のトランジスタのゲート電極の不純物含有材料層は、一
方の導電型の不純物が導入された材料層の上層に他方の
導電型の不純物が該一方の導電型の不純物よりも高濃度
で導入された材料層を積層した構造を活性化することに
よって形成されたものであることを特徴とするＮＭＯＳ
トランジスタとＰＭＯＳトランジスタとを有する半導体
装置であって、これにより上記目的を達成するものであ
る。
は、半導体基板上に、ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタとを有する半導体装置において、一方のト
ランジスタのゲート電極の不純物含有材料層は、他方の
トランジスタのゲート電極の不純物含有材料層よりも薄
い膜厚で形成され、該薄い膜厚の不純物材料層は、一方
の導電型の不純物が導入された材料層の上層に他方の導
電型の不純物が導入された材料層を積層した構造の該上
層の材料層を除去して形成されたものであり、前記他方
のトランジスタのゲート電極の不純物含有材料層は、一
方の導電型の不純物が導入された材料層の上層に他方の
導電型の不純物が該一方の導電型の不純物よりも高濃度
で導入された材料層を積層した構造を活性化することに
よって形成されたものであることを特徴とするＮＭＯＳ
トランジスタとＰＭＯＳトランジスタとを有する半導体
装置であって、これにより上記目的を達成するものであ
る。
【００１６】本出願の請求項２の発明は、基板上にＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとを有する半
導体装置を製造する半導体装置の製造方法において、半
導体基板上にゲート絶縁膜とする絶縁膜を形成後、一方
の導電型を有する不純物含有材料層を形成し、続けてこ
の上層に他方の導電型を有する不純物含有材料層を該一
方の導電型の不純物よりも高濃度で形成し、ＮＭＯＳト
ランジスタまたはＰＭＯＳトランジスタのいずれか一方
の形成領域について前記上層の他方の導電型の不純物含
有材料層を除去し、その後活性化することにより一方の
トランジスタにおいて一方の導電型の不純物含有材料層
をゲート電極材料とし、他方のトランジスタにおいて他
方の不純物含有材料層をゲート電極材料層とすることを
特徴とするＮＭＯＳトランジスタとＰＭＯＳトランジス
タとを有する半導体装置の製造方法であって、これによ
り上記目的を達成するものである。
ＯＳトランジスタとＰＭＯＳトランジスタとを有する半
導体装置を製造する半導体装置の製造方法において、半
導体基板上にゲート絶縁膜とする絶縁膜を形成後、一方
の導電型を有する不純物含有材料層を形成し、続けてこ
の上層に他方の導電型を有する不純物含有材料層を該一
方の導電型の不純物よりも高濃度で形成し、ＮＭＯＳト
ランジスタまたはＰＭＯＳトランジスタのいずれか一方
の形成領域について前記上層の他方の導電型の不純物含
有材料層を除去し、その後活性化することにより一方の
トランジスタにおいて一方の導電型の不純物含有材料層
をゲート電極材料とし、他方のトランジスタにおいて他
方の不純物含有材料層をゲート電極材料層とすることを
特徴とするＮＭＯＳトランジスタとＰＭＯＳトランジス
タとを有する半導体装置の製造方法であって、これによ
り上記目的を達成するものである。
【００１７】本出願の請求項３の発明は、前記上層の他
方の導電型の不純物含有材料層を除去した後、導電材料
を形成し、その後パターニングしてゲート電極を形成す
ることを特徴とする請求項２に記載のＮＭＯＳトランジ
スタとＰＭＯＳトランジスタとを有する半導体装置の製
造方法であって、これにより上記目的を達成するもので
ある。
方の導電型の不純物含有材料層を除去した後、導電材料
を形成し、その後パターニングしてゲート電極を形成す
ることを特徴とする請求項２に記載のＮＭＯＳトランジ
スタとＰＭＯＳトランジスタとを有する半導体装置の製
造方法であって、これにより上記目的を達成するもので
ある。
【００１８】本出願の請求項４の発明は、導電材料がシ
リサイドであることを特徴とする請求項３に記載のＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとを有する半
導体装置の製造方法であって、これにより上記目的を達
成するものである。
リサイドであることを特徴とする請求項３に記載のＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとを有する半
導体装置の製造方法であって、これにより上記目的を達
成するものである。
【００１９】本出願の請求項５の発明は、一方の導電型
を有する不純物含有材料層を形成した後、続けてエッチ
ングストップ用中間層を形成し、続けてこの上層に他方
の導電型を有する不純物含有材料層を形成する構成とし
たことを特徴とする請求項２ないし４のいずれかに記載
のＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有
する半導体装置の製造方法であって、これにより上記目
的を達成するものである。
を有する不純物含有材料層を形成した後、続けてエッチ
ングストップ用中間層を形成し、続けてこの上層に他方
の導電型を有する不純物含有材料層を形成する構成とし
たことを特徴とする請求項２ないし４のいずれかに記載
のＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有
する半導体装置の製造方法であって、これにより上記目
的を達成するものである。
【００２０】本出願の請求項６の発明は、不純物含有材
料層が不純物含有のアモルファスシリコン層であること
を特徴とする請求項２ないし５のいずれかに記載のＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとを有する半
導体装置の製造方法であって、これにより上記目的を達
成するものである。
料層が不純物含有のアモルファスシリコン層であること
を特徴とする請求項２ないし５のいずれかに記載のＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとを有する半
導体装置の製造方法であって、これにより上記目的を達
成するものである。
【００２１】本出願の請求項７の発明は、ゲート絶縁膜
形成後にボロンドープアモルファスシリコンを形成し、
続けて該ボロン濃度より高濃度のリンドープアモルファ
スシリコンを連続形成し、ＰＭＯＳトランジスタ形成領
域を開けたマスクを用いて上層のリンドープアモルファ
スシリコンを除去し、その後活性化アニールすることな
くシリサイドを形成することを特徴とする請求項６に記
載のＮＭＯＳトランジスタとＰＭＯＳトランジスタとを
有する半導体装置の製造方法であって、これにより上記
目的を達成するものである。
形成後にボロンドープアモルファスシリコンを形成し、
続けて該ボロン濃度より高濃度のリンドープアモルファ
スシリコンを連続形成し、ＰＭＯＳトランジスタ形成領
域を開けたマスクを用いて上層のリンドープアモルファ
スシリコンを除去し、その後活性化アニールすることな
くシリサイドを形成することを特徴とする請求項６に記
載のＮＭＯＳトランジスタとＰＭＯＳトランジスタとを
有する半導体装置の製造方法であって、これにより上記
目的を達成するものである。
【００２２】本出願の請求項８の発明は、不純物含有材
料層が不純物含有のシリサイド層であることを特徴とす
る請求項２ないし５のいずれかに記載のＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタとを有する半導体装置の
製造方法であって、これにより上記目的を達成するもの
である。
料層が不純物含有のシリサイド層であることを特徴とす
る請求項２ないし５のいずれかに記載のＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタとを有する半導体装置の
製造方法であって、これにより上記目的を達成するもの
である。
【００２３】本出願の請求項９の発明は、ゲート絶縁膜
形成後にボロンドープシリコンリッチタングステンシリ
サイドを形成し、続けて該ボロン濃度より高濃度のリン
ドープタングステンシリサイドを連続形成し、ＰＭＯＳ
トランジスタ形成領域を開けたマスクを用いて上層のリ
ンドープタングステンシリサイドを除去し、その後活性
化を行うことを特徴とする請求項８に記載のＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとを有する半導体装
置の製造方法であって、これにより上記目的を達成する
ものである。
形成後にボロンドープシリコンリッチタングステンシリ
サイドを形成し、続けて該ボロン濃度より高濃度のリン
ドープタングステンシリサイドを連続形成し、ＰＭＯＳ
トランジスタ形成領域を開けたマスクを用いて上層のリ
ンドープタングステンシリサイドを除去し、その後活性
化を行うことを特徴とする請求項８に記載のＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとを有する半導体装
置の製造方法であって、これにより上記目的を達成する
ものである。
【００２４】本発明は次の態様で好ましく実施すること
ができる。即ち、本発明は、ゲート電極を有する半導体
装置について、Ｐ+ とＮ+ ドーパントを積層した形態で
アモルファスシリコンを形成することで、デュアルゲー
ト電極の形成時間を短縮し、対フッ酸性を保持したまま
続いてシリサイドを形成できるようにした態様で、実施
することができる。
ができる。即ち、本発明は、ゲート電極を有する半導体
装置について、Ｐ+ とＮ+ ドーパントを積層した形態で
アモルファスシリコンを形成することで、デュアルゲー
ト電極の形成時間を短縮し、対フッ酸性を保持したまま
続いてシリサイドを形成できるようにした態様で、実施
することができる。
【００２５】また、ゲート酸化膜等のゲート絶縁膜形成
後にボロンドープアモルファスシリコンを数ｎｍから４
００ｎｍの厚さでボロン濃度５Ｅ１９〜５Ｅ２０ａｔｏ
ｍ／ｃｍ3 で形成し、続けてリンドープアモルファスシ
リコンを数ｎｍから４００ｎｍの厚さでボロン濃度より
高濃度にした例えばリンを６Ｅ１９〜Ｅ２１ａｔｏｍ／
ｃｍ3 として連続形成し、ＰＭＯＳトランジスタ形成領
域を開けたマスクをリソグラフィーで形成し、シリコン
エッチング装置で上層のリンドープアモルファスシリコ
ンを数ｎｍから４００ｎｍの厚さプラスオーバーエッチ
ングで取り除き、その後のプロセスで活性化アニールせ
ずにシリサイド（例えばＷＳｉｘ（ｘはおよそ２．４〜
２．８）をテトラゴラル結晶成長温度（４５０〜７００
℃）でＤＣＳ（ジクロルシラン）と六フッ化タングステ
ン（ＷＦ6 ）の熱分解で数ｎｍから３００ｎｍの厚さ
に）形成し、デュアルゲート電極を一回の成膜で同時に
形成する態様で実施することができる。
後にボロンドープアモルファスシリコンを数ｎｍから４
００ｎｍの厚さでボロン濃度５Ｅ１９〜５Ｅ２０ａｔｏ
ｍ／ｃｍ3 で形成し、続けてリンドープアモルファスシ
リコンを数ｎｍから４００ｎｍの厚さでボロン濃度より
高濃度にした例えばリンを６Ｅ１９〜Ｅ２１ａｔｏｍ／
ｃｍ3 として連続形成し、ＰＭＯＳトランジスタ形成領
域を開けたマスクをリソグラフィーで形成し、シリコン
エッチング装置で上層のリンドープアモルファスシリコ
ンを数ｎｍから４００ｎｍの厚さプラスオーバーエッチ
ングで取り除き、その後のプロセスで活性化アニールせ
ずにシリサイド（例えばＷＳｉｘ（ｘはおよそ２．４〜
２．８）をテトラゴラル結晶成長温度（４５０〜７００
℃）でＤＣＳ（ジクロルシラン）と六フッ化タングステ
ン（ＷＦ6 ）の熱分解で数ｎｍから３００ｎｍの厚さ
に）形成し、デュアルゲート電極を一回の成膜で同時に
形成する態様で実施することができる。
【００２６】この場合、一括形成アモルファスシリコン
形成用のガス系は、従来より用いられているシランやポ
リシランにフォスフィンやリンのホロゲンボランボロン
のハロゲン化合物を用い、通常の熱分解やプラズマ励起
で行い、直接２層で形成することができる。あるいはノ
ンドープ層で挟んだり低酸素濃度ＳＩＰＯＳ等で挟むこ
とで、エッチングストップ構造をとる態様で実施するこ
とができる。
形成用のガス系は、従来より用いられているシランやポ
リシランにフォスフィンやリンのホロゲンボランボロン
のハロゲン化合物を用い、通常の熱分解やプラズマ励起
で行い、直接２層で形成することができる。あるいはノ
ンドープ層で挟んだり低酸素濃度ＳＩＰＯＳ等で挟むこ
とで、エッチングストップ構造をとる態様で実施するこ
とができる。
【００２７】また、本発明は、ゲート酸化膜等のゲート
絶縁膜形成後に、ボロンドープシリコンリッチタングス
テンシリサイドを数ｎｍから４００ｎｍの厚さで、ボロ
ン濃度５Ｅ１９〜５Ｅ２０ａｔｏｍ／ｃｍ3 でＷＳｉｘ
（組成；ｘ〜２．８）を形成し、続けてリンドープタン
グステンシリサイドを数ｎｍから４００の厚さでボロン
濃度より高濃度にリンを６Ｅ１９〜Ｅ２１ａｔｏｍ／ｃ
ｍ3 含有させたＷＳｉｘ（組成；ｘはおよそ２〜２．
８）で連続形成し、次いでＰＭＯＳトランジスタ形成領
域を開けたマスクをリソグラフィーで形成し、シリサイ
ドエッチング装置で上層のリンドープタングステンシリ
サイドを数ｎｍから４００ｎｍの厚さプラスオーバーエ
ッチングで取り除き、その後のプロセスで活性化アニー
ル形成し、これによりデュアルゲート電極を一回の成膜
で同時に形成する態様で実施することができる。
絶縁膜形成後に、ボロンドープシリコンリッチタングス
テンシリサイドを数ｎｍから４００ｎｍの厚さで、ボロ
ン濃度５Ｅ１９〜５Ｅ２０ａｔｏｍ／ｃｍ3 でＷＳｉｘ
（組成；ｘ〜２．８）を形成し、続けてリンドープタン
グステンシリサイドを数ｎｍから４００の厚さでボロン
濃度より高濃度にリンを６Ｅ１９〜Ｅ２１ａｔｏｍ／ｃ
ｍ3 含有させたＷＳｉｘ（組成；ｘはおよそ２〜２．
８）で連続形成し、次いでＰＭＯＳトランジスタ形成領
域を開けたマスクをリソグラフィーで形成し、シリサイ
ドエッチング装置で上層のリンドープタングステンシリ
サイドを数ｎｍから４００ｎｍの厚さプラスオーバーエ
ッチングで取り除き、その後のプロセスで活性化アニー
ル形成し、これによりデュアルゲート電極を一回の成膜
で同時に形成する態様で実施することができる。
【００２８】この場合、シリコンリッチＣＶＤ−ＷＳｉ
ｘ形成は、例えばＷＳｉｘ（ｘはおよそ２．４〜２．
８）をテトラゴラル結晶成長温度（４５０℃〜７００
℃）でＤＣＳ（ジクロルシラン）と六フッ化タングステ
ン（ＷＦ6 ）にドーパントのボロンやフォスフィン等を
添加し熱分解させ、常圧から真空で加熱（４５０℃〜７
００℃）し、残留フッ素の引抜き反応を形成シーケンス
途中で行い、数レイヤーずつフッ素の脱ガスを同一チェ
ンバーで（あるいはマルチチェンバーで）行うように実
施してもよい。
ｘ形成は、例えばＷＳｉｘ（ｘはおよそ２．４〜２．
８）をテトラゴラル結晶成長温度（４５０℃〜７００
℃）でＤＣＳ（ジクロルシラン）と六フッ化タングステ
ン（ＷＦ6 ）にドーパントのボロンやフォスフィン等を
添加し熱分解させ、常圧から真空で加熱（４５０℃〜７
００℃）し、残留フッ素の引抜き反応を形成シーケンス
途中で行い、数レイヤーずつフッ素の脱ガスを同一チェ
ンバーで（あるいはマルチチェンバーで）行うように実
施してもよい。
【００２９】なおシリコンリッチシリサイドは、ＴｉＳ
ｉｘ，ＮｉＳｉｘ，ＰｔＳｉｘでも好適である。また、
形成方法はスパッタ法でも、ＥＣＲＣＶＤ法でも、高密
度プラズマ源（ヘリコンプラズマ等）の使用でもよい。
ｉｘ，ＮｉＳｉｘ，ＰｔＳｉｘでも好適である。また、
形成方法はスパッタ法でも、ＥＣＲＣＶＤ法でも、高密
度プラズマ源（ヘリコンプラズマ等）の使用でもよい。
【００３０】
【作用】本発明のＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタとを有する半導体装置は、一方のトランジスタ
のゲート電極の不純物含有材料層は他方のトランジスタ
のゲート電極の不純物含有材料層よりも薄い膜厚で形成
されたものであるので、ゲート電極の薄膜化による低抵
抗化を実現できる。
ンジスタとを有する半導体装置は、一方のトランジスタ
のゲート電極の不純物含有材料層は他方のトランジスタ
のゲート電極の不純物含有材料層よりも薄い膜厚で形成
されたものであるので、ゲート電極の薄膜化による低抵
抗化を実現できる。
【００３１】本発明のＮＭＯＳトランジスタとＰＭＯＳ
トランジスタとを有する半導体装置の製造方法は、それ
らのゲート電極の形成について、一方の導電型を有する
不純物含有材料層を形成し、続けてこの上層に他方の導
電型を有する不純物含有材料層を該一方の導電型の不純
物よりも高濃度で形成し、ＮＭＯＳトランジスタまたは
ＰＭＯＳトランジスタのいずれか一方の形成領域につい
て前記上層の他方の導電型の不純物含有材料層を除去し
て、双方のゲート電極を形成するので、各ゲート電極形
成用の不純物含有材料層の成膜は、連続した工程で行っ
て、特に一方について上層を除去する構成にしたので、
面倒な成膜工程を１度だけにすることができ、よって工
程を簡便にすることができる。
トランジスタとを有する半導体装置の製造方法は、それ
らのゲート電極の形成について、一方の導電型を有する
不純物含有材料層を形成し、続けてこの上層に他方の導
電型を有する不純物含有材料層を該一方の導電型の不純
物よりも高濃度で形成し、ＮＭＯＳトランジスタまたは
ＰＭＯＳトランジスタのいずれか一方の形成領域につい
て前記上層の他方の導電型の不純物含有材料層を除去し
て、双方のゲート電極を形成するので、各ゲート電極形
成用の不純物含有材料層の成膜は、連続した工程で行っ
て、特に一方について上層を除去する構成にしたので、
面倒な成膜工程を１度だけにすることができ、よって工
程を簡便にすることができる。
【００３２】かつ、上記一方のトランジスタのゲート電
極の薄膜化の効果についても、この製造工程により、耐
エッチング性の問題なくこの構造を得ることが可能とな
る。
極の薄膜化の効果についても、この製造工程により、耐
エッチング性の問題なくこの構造を得ることが可能とな
る。
【００３３】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
に示す実施例により限定を受けるものではない。
て説明する。但し当然のことではあるが、本発明は以下
に示す実施例により限定を受けるものではない。
【００３４】実施例１ この実施例は、本発明を、超ＬＳＩＭＯＳデバイスの形
成に適用したものである。図１に本実施例の半導体装置
を示し、図２ないし図９に本実施例の工程を順に示す。
成に適用したものである。図１に本実施例の半導体装置
を示し、図２ないし図９に本実施例の工程を順に示す。
【００３５】はじめに本実施例の半導体装置の構造につ
いて説明する。本実施例は、図１に示すように、半導体
基板１（ここではＳｉ基板）上に、ＮＭＯＳトランジス
タＩとＰＭＯＳトランジスタＩＩとを有する半導体装置
において、一方のトランジスタ（ここではＰＭＯＳトラ
ンジスタＩＩ）のゲート電極の不純物含有材料層４ｂは
他方のトランジスタ（ここではＮＭＯＳトランジスタ
Ｉ）のゲート電極の不純物含有材料層４ａよりも薄い膜
厚で形成され、該薄い膜厚の不純物含有材料層４ｂは、
一方の導電型の不純物が導入された材料層の上層に他方
の導電型の不純物が導入された材料層を積層した構造の
該上層の材料層を除去して形成されたものであり、かつ
他方のトランジスタのゲート電極の不純物含有材料層４
ａは、一方の導電型の不純物が導入された材料層の上層
に他方の導電型の不純物が該一方の導電型の不純物より
も高濃度で導入された材料層を積層した構造を活性化す
ることによって形成されたものである。なお図１中、符
号８１はＮ型拡散層、８２はＰ型拡散層、９はＬＤＤ形
成用サイドウォールスペーサである。
いて説明する。本実施例は、図１に示すように、半導体
基板１（ここではＳｉ基板）上に、ＮＭＯＳトランジス
タＩとＰＭＯＳトランジスタＩＩとを有する半導体装置
において、一方のトランジスタ（ここではＰＭＯＳトラ
ンジスタＩＩ）のゲート電極の不純物含有材料層４ｂは
他方のトランジスタ（ここではＮＭＯＳトランジスタ
Ｉ）のゲート電極の不純物含有材料層４ａよりも薄い膜
厚で形成され、該薄い膜厚の不純物含有材料層４ｂは、
一方の導電型の不純物が導入された材料層の上層に他方
の導電型の不純物が導入された材料層を積層した構造の
該上層の材料層を除去して形成されたものであり、かつ
他方のトランジスタのゲート電極の不純物含有材料層４
ａは、一方の導電型の不純物が導入された材料層の上層
に他方の導電型の不純物が該一方の導電型の不純物より
も高濃度で導入された材料層を積層した構造を活性化す
ることによって形成されたものである。なお図１中、符
号８１はＮ型拡散層、８２はＰ型拡散層、９はＬＤＤ形
成用サイドウォールスペーサである。
【００３６】次に、図２ないし図９及び図１を参照し
て、本実施例の半導体装置の製造方法について説明す
る。
て、本実施例の半導体装置の製造方法について説明す
る。
【００３７】本実施例においては、半導体基板１上にゲ
ート絶縁膜３とする絶縁膜を形成し（図２、図３）、そ
の後一方の導電型を有する不純物含有材料層４１を形成
し、続けてこの上層に他方の導電型を有する不純物含有
材料層４２を該一方の導電型の不純物よりも高濃度で形
成し（図４）、ＮＭＯＳトランジスタまたはＰＭＯＳト
ランジスタのいずれか一方（ここではＰＭＯＳトランジ
スタ）の形成領域について前記上層の他方の導電型の不
純物含有材料層４２を除去し（図５、図６）、その後活
性化することにより図１に示したような一方のトランジ
スタ（ここではＮＭＯＳトランジスタ）において一方の
導電型の不純物含有材料層４ａをゲート電極材料とし、
他方のトランジスタ（ここではＰＭＯＳトランジスタ）
において他方の不純物含有材料層４２をゲート電極材料
層４ｂとした。
ート絶縁膜３とする絶縁膜を形成し（図２、図３）、そ
の後一方の導電型を有する不純物含有材料層４１を形成
し、続けてこの上層に他方の導電型を有する不純物含有
材料層４２を該一方の導電型の不純物よりも高濃度で形
成し（図４）、ＮＭＯＳトランジスタまたはＰＭＯＳト
ランジスタのいずれか一方（ここではＰＭＯＳトランジ
スタ）の形成領域について前記上層の他方の導電型の不
純物含有材料層４２を除去し（図５、図６）、その後活
性化することにより図１に示したような一方のトランジ
スタ（ここではＮＭＯＳトランジスタ）において一方の
導電型の不純物含有材料層４ａをゲート電極材料とし、
他方のトランジスタ（ここではＰＭＯＳトランジスタ）
において他方の不純物含有材料層４２をゲート電極材料
層４ｂとした。
【００３８】本実施例では更に、上層の他方の導電型の
不純物含有材料層４２の除去の工程を行った後、導電材
料６（ここではシリサイド）を形成し（図７）、その後
パターニングして（図８、図９）ゲート電極を形成する
ようにした。
不純物含有材料層４２の除去の工程を行った後、導電材
料６（ここではシリサイド）を形成し（図７）、その後
パターニングして（図８、図９）ゲート電極を形成する
ようにした。
【００３９】また、本実施例における不純物含有材料層
は、不純物含有のアモルファスシリコン層とした。
は、不純物含有のアモルファスシリコン層とした。
【００４０】本実施例では、ゲート絶縁膜３形成後にボ
ロンドープアモルファスシリコンを形成して材料層４１
とし、続けて該ボロン濃度より高濃度のリンドープアモ
ルファスシリコンを連続形成して材料層４２とした。そ
の後、ＰＭＯＳトランジスタ形成領域を開けたマスク
（図５）を用いて上層のリンドープアモルファスシリコ
ンを除去し（図６）、その後活性化アニールすることな
くシリサイドを形成する（図７）ものとした。
ロンドープアモルファスシリコンを形成して材料層４１
とし、続けて該ボロン濃度より高濃度のリンドープアモ
ルファスシリコンを連続形成して材料層４２とした。そ
の後、ＰＭＯＳトランジスタ形成領域を開けたマスク
（図５）を用いて上層のリンドープアモルファスシリコ
ンを除去し（図６）、その後活性化アニールすることな
くシリサイドを形成する（図７）ものとした。
【００４１】本実施例では、ゲート電極を有する半導体
装置について、ｐ+ とＮ+ ドーバントを積層でアモルフ
ァスシリコンに形成することで、デュアルゲート電極の
形成時間を短縮するようにし、かつ対フッ酸性を保持し
たまま、続いてシリサイドを形成できるようにしたもの
である。
装置について、ｐ+ とＮ+ ドーバントを積層でアモルフ
ァスシリコンに形成することで、デュアルゲート電極の
形成時間を短縮するようにし、かつ対フッ酸性を保持し
たまま、続いてシリサイドを形成できるようにしたもの
である。
【００４２】以下本実施例の工程の詳細について、更に
具体的に説明する。まず半導体基板１であるＳｉ基板
に、素子分離領域２を、例えば改良ＬＯＣＯＳ（ポリシ
リコンバッファーを敷いて、ＳｉＮマスクで選択酸化を
行う手法）で形成し、引き続き、Ｐ，Ｎ各トランジスタ
形成領域にそれぞれのＰ，Ｎウェル１ａ，１ｂを、フォ
トレジストマスクパターン及びイオン注入で形成し、素
子分離を完成させて、図２の構造とする。
具体的に説明する。まず半導体基板１であるＳｉ基板
に、素子分離領域２を、例えば改良ＬＯＣＯＳ（ポリシ
リコンバッファーを敷いて、ＳｉＮマスクで選択酸化を
行う手法）で形成し、引き続き、Ｐ，Ｎ各トランジスタ
形成領域にそれぞれのＰ，Ｎウェル１ａ，１ｂを、フォ
トレジストマスクパターン及びイオン注入で形成し、素
子分離を完成させて、図２の構造とする。
【００４３】次に、ゲート酸化を、パイロジェニック酸
化により、８５０℃で、１０ｎｍ膜厚となるように行
う。この酸化膜が、ゲート絶縁膜３となる（図３）。
化により、８５０℃で、１０ｎｍ膜厚となるように行
う。この酸化膜が、ゲート絶縁膜３となる（図３）。
【００４４】次に、ゲート絶縁膜３（ゲート酸化膜）形
成後に、本実施例ではボロンドープアモルファスシリコ
ンを数ｎｍから４００ｎｍの厚さでボロン濃度Ｅ１９〜
Ｅ２１ａｔｏｍ／ｃｍ2 で連続形成し、これを他方の不
純物含有材料層４２として、図４の構造を得る。
成後に、本実施例ではボロンドープアモルファスシリコ
ンを数ｎｍから４００ｎｍの厚さでボロン濃度Ｅ１９〜
Ｅ２１ａｔｏｍ／ｃｍ2 で連続形成し、これを他方の不
純物含有材料層４２として、図４の構造を得る。
【００４５】次に、図５に示すように、レジストマスク
５をリソグラフィーで形成する。
５をリソグラフィーで形成する。
【００４６】次にシリコンエッチング装置で上層のリン
ドープアモルファスシリコン（材料層４２）を数ｎｍか
ら４００ｎｍの厚さプラスオーバーエッチング（１０％
以下）で取り除き、図６の構造とする。
ドープアモルファスシリコン（材料層４２）を数ｎｍか
ら４００ｎｍの厚さプラスオーバーエッチング（１０％
以下）で取り除き、図６の構造とする。
【００４７】その後のプロセスで活性化アニールせずに
導電材料６としてシリサイド（ここではＷＳｉｘ（ｘは
およそ２．４〜２．８）をテトラゴラル結晶成長温度
（４５０〜７００℃）でＤＣＳ（ジクロルシラン）と六
フッ化タングステン（ＷＦ6 ）の熱分解で数ｎｍから３
００ｎｍの厚さに形成し、図７の構造を得る。よってこ
こでは、デュアルゲート電極の成膜工程については、一
回の成膜で同時に形成できる。
導電材料６としてシリサイド（ここではＷＳｉｘ（ｘは
およそ２．４〜２．８）をテトラゴラル結晶成長温度
（４５０〜７００℃）でＤＣＳ（ジクロルシラン）と六
フッ化タングステン（ＷＦ6 ）の熱分解で数ｎｍから３
００ｎｍの厚さに形成し、図７の構造を得る。よってこ
こでは、デュアルゲート電極の成膜工程については、一
回の成膜で同時に形成できる。
【００４８】本実施例において、一括形成するアモルフ
ァスシリコンの成膜用ガス系は、従来より用いられてい
るシランやポリシランに、フォスフィンやリンのハロゲ
ンジボランボロン等のハロゲン化物を用いることがで
き、これを通常の熱分解やプラズマ励起で行い、かつ本
実施例では直接２層（不純物含有材料層４１，４２）で
形成した。あるいは、ノンドープ層で挟んだり低酸素濃
度ＳＩＰＯＳ等で挟むことで、エッチングストップ構造
をとるようにすることもできる。
ァスシリコンの成膜用ガス系は、従来より用いられてい
るシランやポリシランに、フォスフィンやリンのハロゲ
ンジボランボロン等のハロゲン化物を用いることがで
き、これを通常の熱分解やプラズマ励起で行い、かつ本
実施例では直接２層（不純物含有材料層４１，４２）で
形成した。あるいは、ノンドープ層で挟んだり低酸素濃
度ＳＩＰＯＳ等で挟むことで、エッチングストップ構造
をとるようにすることもできる。
【００４９】本実施例では、成膜に、次のガス系を用い
た。 ガス系 Ｐ−ＤＡＳ；ＳｉＨ4 ／ＰＨ3 ／Ｈｅ＝トータル５００
ｓｃｃｍ３９０／１０／１００ｓｃｃｍ Ｂ−ＤＡＳ；ＳｉＨ4 ／Ｂ2 Ｈ6 ／Ｈｅ＝トータル５０
０ｓｃｃｍ３９０／１０／１００ｓｃｃｍ
た。 ガス系 Ｐ−ＤＡＳ；ＳｉＨ4 ／ＰＨ3 ／Ｈｅ＝トータル５００
ｓｃｃｍ３９０／１０／１００ｓｃｃｍ Ｂ−ＤＡＳ；ＳｉＨ4 ／Ｂ2 Ｈ6 ／Ｈｅ＝トータル５０
０ｓｃｃｍ３９０／１０／１００ｓｃｃｍ
【００５０】なお、ＳｉＨ4 の代わりにＳｉ2 Ｈ6 ，Ｓ
ｉ3 Ｈ8 ・・・等のポリシラン等や有機シラン等を用い
るのでもよい。
ｉ3 Ｈ8 ・・・等のポリシラン等や有機シラン等を用い
るのでもよい。
【００５１】また、ＰＨ3 の代わりにＰＣｌ3 ，ＰＢｒ
3 等のりんを含んだハロゲン系ガスでもよい。
3 等のりんを含んだハロゲン系ガスでもよい。
【００５２】更に、Ｂ2 Ｈ6 の代わりにボロンを含んだ
ＢＣｌ3 ，ＢＢｒ3 等のハロゲン系ガスでもいい。
ＢＣｌ3 ，ＢＢｒ3 等のハロゲン系ガスでもいい。
【００５３】その他の形成条件は下記のとおりとした。 形成温度 ５７０℃〜３００℃ 形成圧力 ０．１〜１００Ｔｏｒｒ 励起種 熱のみでよい。あるいは、プラズマ、マイク
ロ波プラズマ、ヘリコン波プラズマ等を併用できる。連
続成膜構成 枚葉の同一チャンバーでもプロセス安定性
や量産性を上げるためにマルチチャンバーを用いるので
もよい。ここでは同一チャンバーで行った。
ロ波プラズマ、ヘリコン波プラズマ等を併用できる。連
続成膜構成 枚葉の同一チャンバーでもプロセス安定性
や量産性を上げるためにマルチチャンバーを用いるので
もよい。ここでは同一チャンバーで行った。
【００５４】なお、ｐ−ａＳｉ／ｎ−ａＳｉを反対に形
成してもいい。ただしこのときはマスクを反転させ、濃
度に関しても上層が高濃度になるように反転させる。
成してもいい。ただしこのときはマスクを反転させ、濃
度に関しても上層が高濃度になるように反転させる。
【００５５】本実施例では更に具体的には、積層ドープ
トアモルファスシリコン（材料層４１，４２）の形成
は、 ガス系：ＳｉＨ4 ／ＰＨ3 トータル流量５００ｓｃｃｍ 圧力：２Ｔｏｒｒ 温度：５５０℃ 成膜構成：ｐ−ａＳｉ／ｎ−ａＳｉを連続形成 の条件で行った。
トアモルファスシリコン（材料層４１，４２）の形成
は、 ガス系：ＳｉＨ4 ／ＰＨ3 トータル流量５００ｓｃｃｍ 圧力：２Ｔｏｒｒ 温度：５５０℃ 成膜構成：ｐ−ａＳｉ／ｎ−ａＳｉを連続形成 の条件で行った。
【００５６】本実施例において、ｐ+ 層窓明けリソグラ
フィーについては、ラフパターン形成でよい（図５）。
フィーについては、ラフパターン形成でよい（図５）。
【００５７】ｐ+ 窓明けエッチバックは、プラズマ条件
３０ｎｍジャストエッチングで行った。
３０ｎｍジャストエッチングで行った。
【００５８】シリサイド層形成は、直前ライトエッチン
グ処理し、ＬＰＣＶＤで、ＷＳｉｘを１００ｎｍ形成し
た。
グ処理し、ＬＰＣＶＤで、ＷＳｉｘを１００ｎｍ形成し
た。
【００５９】ゲートドライエッチングは、マイクロ波プ
ラズマエッチングで、選択比４０、オーバーエッチング
５０％の条件で行った。
ラズマエッチングで、選択比４０、オーバーエッチング
５０％の条件で行った。
【００６０】本実施例によれば、互いに導電型の電極材
料層をゲート材料とする半導体装置において、２種類の
ドーパントを必要とするゲート電極につき、連続して膜
を成膜し、その後に不要部分のドーパントのみエッチバ
ックを行い通常の工程に戻し、アモルファスシリコンの
まま次の工程に進められるので、前処理等でフッ酸のゲ
ート酸化膜アタックがなく、信頼性の高いゲート酸化膜
を得、さらにパターン形成後の低抵抗化アニール工程に
おいて、剥がれ防止効果もあわせてもたらされ、製造不
良を低減できる。よって、設計どおりの製造ができ、高
い製造歩留りが得られる。
料層をゲート材料とする半導体装置において、２種類の
ドーパントを必要とするゲート電極につき、連続して膜
を成膜し、その後に不要部分のドーパントのみエッチバ
ックを行い通常の工程に戻し、アモルファスシリコンの
まま次の工程に進められるので、前処理等でフッ酸のゲ
ート酸化膜アタックがなく、信頼性の高いゲート酸化膜
を得、さらにパターン形成後の低抵抗化アニール工程に
おいて、剥がれ防止効果もあわせてもたらされ、製造不
良を低減できる。よって、設計どおりの製造ができ、高
い製造歩留りが得られる。
【００６１】更に本実施例によれば、従来のデュアルゲ
ート作成工程よりも、１から２工程削減できる。
ート作成工程よりも、１から２工程削減できる。
【００６２】また本実施例によれば、ＮＭＯＳトランジ
スタとＰＭＯＳトランジスタとからなる相補的な素子に
ついて、このＮＭＯＳトランジスタのゲート材の厚さを
ＰＭＯＳトランジスタのそれと異ならせ、特にＮＭＯＳ
トランジスタのゲート材料をＰＭＯＳトランジスタのそ
れよりも厚くし、厚くした分のｎ+ 濃度が高いようにし
たため、アニールすることで相互拡散しコンペンセイト
し、一方のトランジスタのしきい値電圧に影響を及ぼす
ことなく、他方のトランジスタのしきい値電圧を調節す
ることができる。
スタとＰＭＯＳトランジスタとからなる相補的な素子に
ついて、このＮＭＯＳトランジスタのゲート材の厚さを
ＰＭＯＳトランジスタのそれと異ならせ、特にＮＭＯＳ
トランジスタのゲート材料をＰＭＯＳトランジスタのそ
れよりも厚くし、厚くした分のｎ+ 濃度が高いようにし
たため、アニールすることで相互拡散しコンペンセイト
し、一方のトランジスタのしきい値電圧に影響を及ぼす
ことなく、他方のトランジスタのしきい値電圧を調節す
ることができる。
【００６３】実施例２ 本実施例では、実施例１を一部変更し、不純物含有材料
層４１，４２の両層の間に中間層を形成した。即ちここ
では酸化膜界面へのドーパントの偏析を防止するため、
ノンドープａ−Ｓｉ／ｐ−ａＳｉ／ノンドープａ−Ｓｉ
とした。
層４１，４２の両層の間に中間層を形成した。即ちここ
では酸化膜界面へのドーパントの偏析を防止するため、
ノンドープａ−Ｓｉ／ｐ−ａＳｉ／ノンドープａ−Ｓｉ
とした。
【００６４】あるいは、異なるドーパント界面でエッチ
ングストップのインジケーターとして、ノンドープａ−
Ｓｉ／ｐ−ａＳｉ／ノンドープａ−Ｓｉ／ｎ−ａＳｉノ
ンドープａ−Ｓｉとしもよい。
ングストップのインジケーターとして、ノンドープａ−
Ｓｉ／ｐ−ａＳｉ／ノンドープａ−Ｓｉ／ｎ−ａＳｉノ
ンドープａ−Ｓｉとしもよい。
【００６５】更に酸素や窒素を相互拡散を防止しない程
度に酸素や窒素をドープした層をはさむノンドープａ−
Ｓｉ／ｐ−ａＳｉ／酸素ドープａ−Ｓｉ／ｎ−ａＳｉノ
ンドープａ−Ｓｉとすることができる。
度に酸素や窒素をドープした層をはさむノンドープａ−
Ｓｉ／ｐ−ａＳｉ／酸素ドープａ−Ｓｉ／ｎ−ａＳｉノ
ンドープａ−Ｓｉとすることができる。
【００６６】本実施例では、中間層を形成したことによ
りエッチングストップ作用、その他の効果が得られ、例
えば上層の材料層４１のみのエッチング除去を良好に達
成できる。
りエッチングストップ作用、その他の効果が得られ、例
えば上層の材料層４１のみのエッチング除去を良好に達
成できる。
【００６７】実施例３ この実施例は、ゲート絶縁膜３（ゲート酸化膜）形成後
に、本実施例ではボロンドープシリコンリッチタングス
テンシリサイドを数ｎｍから４００ｎｍの厚さで、ボロ
ン濃度Ｅ１９〜Ｅ２１ａｔｏｍ／ｃｍ2 でＷＳｉｘ（組
成：ｘ〜２．８）を形成し、続けてリンドープタングス
テンシリサイドを数ｎｍから４００ｎｍの厚さで該ボロ
ン濃度より高濃度のリンをＥ１９〜Ｅ２１ａｔｏｍ／ｃ
ｍ2 含み、ＷＳｉｘ（組成；ｘはおよそ２〜２．８）で
ある構成で連続形成し、ＰＭＯＳトランジスタ形成領域
を開けたマスクをリソグラフィーで形成し、シリサイド
エッチング装置で上層のリンドープタングステンシリサ
イドを数ｎｍ〜４００ｎｍの厚さプラスオーバーエッチ
ングで取り除き、その後のプロセスで活性化アニールを
行い、この工程によりデュアルゲート電極を一回の成膜
で同時に形成するようにしたものである。
に、本実施例ではボロンドープシリコンリッチタングス
テンシリサイドを数ｎｍから４００ｎｍの厚さで、ボロ
ン濃度Ｅ１９〜Ｅ２１ａｔｏｍ／ｃｍ2 でＷＳｉｘ（組
成：ｘ〜２．８）を形成し、続けてリンドープタングス
テンシリサイドを数ｎｍから４００ｎｍの厚さで該ボロ
ン濃度より高濃度のリンをＥ１９〜Ｅ２１ａｔｏｍ／ｃ
ｍ2 含み、ＷＳｉｘ（組成；ｘはおよそ２〜２．８）で
ある構成で連続形成し、ＰＭＯＳトランジスタ形成領域
を開けたマスクをリソグラフィーで形成し、シリサイド
エッチング装置で上層のリンドープタングステンシリサ
イドを数ｎｍ〜４００ｎｍの厚さプラスオーバーエッチ
ングで取り除き、その後のプロセスで活性化アニールを
行い、この工程によりデュアルゲート電極を一回の成膜
で同時に形成するようにしたものである。
【００６８】更に具体的には、この実施例でのゲート材
料の成膜は、次のように行った。
料の成膜は、次のように行った。
【００６９】ガス系 Ｉｎ Ｓｉｔｕ Ｐ−Ｄｏｐｅｄ ＷＳｉｘ；ＷＦ6 ／
ＳｉＨ4 ／ＰＨ3 ／Ｈｅ＝トータル１０００ｓｃｃｍ
１０／８８０／１０／１００ｓｃｃｍ Ｉｎ Ｓｉｔｕ Ｂ−Ｄｏｐｅｄ ＷＳｉｘ；ＷＦ6 ／
ＳｉＨ4 ／Ｂ2 Ｈ6 ／Ｈｅ＝トータル１０００ｓｃｃｍ
１０／８８０／１０／１００ｓｃｃｍ
ＳｉＨ4 ／ＰＨ3 ／Ｈｅ＝トータル１０００ｓｃｃｍ
１０／８８０／１０／１００ｓｃｃｍ Ｉｎ Ｓｉｔｕ Ｂ−Ｄｏｐｅｄ ＷＳｉｘ；ＷＦ6 ／
ＳｉＨ4 ／Ｂ2 Ｈ6 ／Ｈｅ＝トータル１０００ｓｃｃｍ
１０／８８０／１０／１００ｓｃｃｍ
【００７０】なお、ＷＦ6 の代わりにＷＣｌ6 を用いる
のでもよい。
のでもよい。
【００７１】また、ＳｉＨ4 の代わりにＳｉＨ2 Ｃｌ等
のハロゲン系シランやＳｉ2 Ｈ6 ，Ｓｉ3 Ｈ8 ・・・等
のポリシラン等や有機シランを用いるのでもよい。
のハロゲン系シランやＳｉ2 Ｈ6 ，Ｓｉ3 Ｈ8 ・・・等
のポリシラン等や有機シランを用いるのでもよい。
【００７２】また、ＰＨ3 の代わりにＰＣｌ3 ，ＰＢｒ
3 等のりんを含んだハロゲン系を用いるのでもよい。
3 等のりんを含んだハロゲン系を用いるのでもよい。
【００７３】更に、Ｂ2 Ｈ6 の代わりにボロンを含んだ
ハロゲン系でもいい。
ハロゲン系でもいい。
【００７４】他の成膜条件は、以下のようにした。 形成温度 ８００℃〜２５０℃ 形成圧力 ０．１〜１００Ｔｏｒｒ 励起種 熱のみでもよく、あるいは、プラズマ、マイ
クロ波プラズマ、ヘリコン波プラズマ等を併用すること
ができる。 連続成膜構成 同一チャンバーでもマルチチャンバーで
もよい。ここではマルチチャンバーを用いて、自動搬送
して行った。
クロ波プラズマ、ヘリコン波プラズマ等を併用すること
ができる。 連続成膜構成 同一チャンバーでもマルチチャンバーで
もよい。ここではマルチチャンバーを用いて、自動搬送
して行った。
【００７５】ｐ−ａＷＳｉｘ／ｎ−ａＷＳｉｘは、反対
に形成してもよい。但しこのときマスクを反転させる。
に形成してもよい。但しこのときマスクを反転させる。
【００７６】実施例２におけると同様に、酸化膜界面へ
のドーパンドの偏析を防止するため、ノンドープａ−Ｓ
ｉ／ｐ−ａＷＳｉｘ／ｎ−ａＷＳｉｘノンドープａ−Ｓ
ｉの層構造としてもよい。
のドーパンドの偏析を防止するため、ノンドープａ−Ｓ
ｉ／ｐ−ａＷＳｉｘ／ｎ−ａＷＳｉｘノンドープａ−Ｓ
ｉの層構造としてもよい。
【００７７】また、異なるドーパント界面でエッチング
ストップインジケーターとしてノンドープａ−Ｓｉ／ｐ
−ａＷＳｉｘ／ノンドープａ−Ｓｉ／ｎ−ａＷＳｉｘノ
ンドープａ−Ｓｉの構造にすることができる。
ストップインジケーターとしてノンドープａ−Ｓｉ／ｐ
−ａＷＳｉｘ／ノンドープａ−Ｓｉ／ｎ−ａＷＳｉｘノ
ンドープａ−Ｓｉの構造にすることができる。
【００７８】本実施例において、シリコンリッチＣＶＤ
−ＷＳｉｘ形成は、例えばＷＳｉｘ（ｘはおよそ２．４
〜２．８）をテトラゴラル結晶成長温度（４５０℃〜７
００℃）でＤＣＳ（ジクロルシラン）と六フッ化タング
ステン（ＷＦ6 ）にドーパントのボロンやフォスフィン
等を添加し熱分解させ、常圧から真空で加熱（４５０℃
〜７００℃）し、残留フッ素の引抜き反応を形成シーケ
ンス途中で行い、数レイヤーずつフッ素の脱ガスを同一
チェンバーで（あるいはマルチチェンバーで）行うよう
に実施してもよい。
−ＷＳｉｘ形成は、例えばＷＳｉｘ（ｘはおよそ２．４
〜２．８）をテトラゴラル結晶成長温度（４５０℃〜７
００℃）でＤＣＳ（ジクロルシラン）と六フッ化タング
ステン（ＷＦ6 ）にドーパントのボロンやフォスフィン
等を添加し熱分解させ、常圧から真空で加熱（４５０℃
〜７００℃）し、残留フッ素の引抜き反応を形成シーケ
ンス途中で行い、数レイヤーずつフッ素の脱ガスを同一
チェンバーで（あるいはマルチチェンバーで）行うよう
に実施してもよい。
【００７９】なおシリコンリッチシリサイドは、ＴｉＳ
ｉｘ，ＮｉＳｉｘ，ＰｔＳｉｘでも好適である。また、
形成方法はスパッタ法でも、ＥＣＲＣＶＤ法でも、高密
度プラズマ源（ヘリコンプラズマ等）の使用でもよい。
ｉｘ，ＮｉＳｉｘ，ＰｔＳｉｘでも好適である。また、
形成方法はスパッタ法でも、ＥＣＲＣＶＤ法でも、高密
度プラズマ源（ヘリコンプラズマ等）の使用でもよい。
【００８０】この実施例では、実施例１と同様の効果を
奏する他、特に、シリコンリッチシリサイドを用いたこ
とにより、シングルゲートと同じ工程数で処理が可能
で、コストメリットが高い。
奏する他、特に、シリコンリッチシリサイドを用いたこ
とにより、シングルゲートと同じ工程数で処理が可能
で、コストメリットが高い。
【００８１】
【発明の効果】上述の如く、本発明に係るＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタとを有する半導体装置
及びその製造方法によれば、信頼性の高いゲート構造が
得られ、製造不良も低減でき、しきい値電圧の低電圧化
も可能であって、しかもこれらを工程数少ないプロセス
で達成可能であるという効果がもたらされる。
ンジスタとＰＭＯＳトランジスタとを有する半導体装置
及びその製造方法によれば、信頼性の高いゲート構造が
得られ、製造不良も低減でき、しきい値電圧の低電圧化
も可能であって、しかもこれらを工程数少ないプロセス
で達成可能であるという効果がもたらされる。
【図１】実施例１の半導体装置の断面図である。
【図２】実施例１の半導体装置の製造工程を順に断面図
で示すものである（１）。
で示すものである（１）。
【図３】実施例１の半導体装置の製造工程を順に断面図
で示すものである（２）。
で示すものである（２）。
【図４】実施例１の半導体装置の製造工程を順に断面図
で示すものである（３）。
で示すものである（３）。
【図５】実施例１の半導体装置の製造工程を順に断面図
で示すものである（４）。
で示すものである（４）。
【図６】実施例１の半導体装置の製造工程を順に断面図
で示すものである（５）。
で示すものである（５）。
【図７】実施例１の半導体装置の製造工程を順に断面図
で示すものである（６）。
で示すものである（６）。
【図８】実施例１の半導体装置の製造工程を順に断面図
で示すものである（７）。
で示すものである（７）。
【図９】実施例１の半導体装置の製造工程を順に断面図
で示すものである（８）。
で示すものである（８）。
１ 半導体基板（Ｓｉ基板） ２ 素子分離領域（ＬＯＣＯＳ） ３ ゲート絶縁膜（ゲート酸化膜） ４１ 一方の不純物含有材料層 ４ａ 一方の不純物含有ゲート材 ４２ 他方の不純物含有材料層 ４ｂ 他方の不純物含有ゲート材 ５，７ レジストマスク ６ 導電材料（シリサイド）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 27/08 ３２１ Ｆ 29/78 ３０１ Ｃ
Claims (9)
- 【請求項１】半導体基板上に、ＮＭＯＳトランジスタと
ＰＭＯＳトランジスタとを有する半導体装置において、 一方のトランジスタのゲート電極の不純物含有材料層は
他方のトランジスタのゲート電極の不純物含有材料層よ
りも薄い膜厚で形成され、 該薄い膜厚の不純物材料層は、一方の導電型の不純物が
導入された材料層の上層に他方の導電型の不純物が導入
された材料層を積層した構造の該上層の材料層を除去し
て形成されたものであり、 前記他方のトランジスタのゲート電極の不純物含有材料
層は、一方の導電型の不純物が導入された材料層の上層
に他方の導電型の不純物が該一方の導電型の不純物より
も高濃度で導入された材料層を積層した構造を活性化す
ることによって形成されたものであることを特徴とする
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有す
る半導体装置。 - 【請求項２】基板上にＮＭＯＳトランジスタとＰＭＯＳ
トランジスタとを有する半導体装置及びその製造方法に
おいて、 半導体基板上にゲート絶縁膜とする絶縁膜を形成後、 一方の導電型を有する不純物含有材料層を形成し、続け
てこの上層に他方の導電型を有する不純物含有材料層を
該一方の導電型の不純物よりも高濃度で形成し、 ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのい
ずれか一方の形成領域について前記上層の他方の導電型
の不純物含有材料層を除去し、 その後活性化することにより一方のトランジスタにおい
て一方の導電型の不純物含有材料層をゲート電極材料と
し、他方のトランジスタにおいて他方の不純物含有材料
層をゲート電極材料層とすることを特徴とするＮＭＯＳ
トランジスタとＰＭＯＳトランジスタとを有する半導体
装置の製造方法。 - 【請求項３】前記上層の他方の導電型の不純物含有材料
層を除去した後、導電材料を形成し、その後パターニン
グしてゲート電極を形成することを特徴とする請求項２
に記載のＮＭＯＳトランジスタとＰＭＯＳトランジスタ
とを有する半導体装置の製造方法。 - 【請求項４】導電材料がシリサイドであることを特徴と
する請求項３に記載のＮＭＯＳトランジスタとＰＭＯＳ
トランジスタとを有する半導体装置の製造方法。 - 【請求項５】一方の導電型を有する不純物含有材料層を
形成した後、続けてエッチングストップ用中間層を形成
し、続けてこの上層に他方の導電型を有する不純物含有
材料層を形成する構成としたことを特徴とする請求項２
ないし４のいずれかに記載のＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタとを有する半導体装置の製造方法。 - 【請求項６】不純物含有材料層が不純物含有のアモルフ
ァスシリコン層であることを特徴とする請求項２ないし
５のいずれかに記載のＮＭＯＳトランジスタとＰＭＯＳ
トランジスタとを有する半導体装置の製造方法。 - 【請求項７】ゲート絶縁膜形成後にボロンドープアモル
ファスシリコンを形成し、続けて該ボロン濃度より高濃
度のリンドープアモルファスシリコンを連続形成し、Ｐ
ＭＯＳトランジスタ形成領域を開けたマスクを用いて上
層のリンドープアモルファスシリコンを除去し、その後
活性化アニールすることなくシリサイドを形成すること
を特徴とする請求項６に記載のＮＭＯＳトランジスタと
ＰＭＯＳトランジスタとを有する半導体装置の製造方
法。 - 【請求項８】不純物含有材料層が不純物含有のシリサイ
ド層であることを特徴とする請求項２ないし５のいずれ
かに記載のＮＭＯＳトランジスタとＰＭＯＳトランジス
タとを有する半導体装置の製造方法。 - 【請求項９】ゲート絶縁膜形成後にボロンドープシリコ
ンリッチタングステンシリサイドを形成し、続けて該ボ
ロン濃度より高濃度のリンドープタングステンシリサイ
ドを連続形成し、ＰＭＯＳトランジスタ形成領域を開け
たマスクを用いて上層のリンドープタングステンシリサ
イドを除去し、その後活性化を行うことを特徴とする請
求項８に記載のＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタとを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19609894A JP3259535B2 (ja) | 1994-07-28 | 1994-07-28 | Ｎｍｏｓトランジスタとｐｍｏｓトランジスタとを有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19609894A JP3259535B2 (ja) | 1994-07-28 | 1994-07-28 | Ｎｍｏｓトランジスタとｐｍｏｓトランジスタとを有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846057A true JPH0846057A (ja) | 1996-02-16 |
| JP3259535B2 JP3259535B2 (ja) | 2002-02-25 |
Family
ID=16352193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19609894A Expired - Fee Related JP3259535B2 (ja) | 1994-07-28 | 1994-07-28 | Ｎｍｏｓトランジスタとｐｍｏｓトランジスタとを有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259535B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020610A (en) * | 1997-05-02 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6049113A (en) * | 1997-06-05 | 2000-04-11 | Nec Corporation | Semiconductor device and semiconductor device manufacturing method |
| US6175136B1 (en) | 1997-03-14 | 2001-01-16 | Nec Corporation | Method of forming CMOS device with improved lightly doped drain structure |
| US6521955B1 (en) | 2000-04-19 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| JP2004260165A (ja) * | 2003-02-27 | 2004-09-16 | Sharp Corp | Ｃｍｏｓに適用する複数の金属ゲートを集積するシステムおよび方法 |
| US7396764B2 (en) | 2005-07-06 | 2008-07-08 | Renesas Technology Corp. | Manufacturing method for forming all regions of the gate electrode silicided |
| JP2008311673A (ja) * | 2000-12-08 | 2008-12-25 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1994
- 1994-07-28 JP JP19609894A patent/JP3259535B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175136B1 (en) | 1997-03-14 | 2001-01-16 | Nec Corporation | Method of forming CMOS device with improved lightly doped drain structure |
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| US6734507B2 (en) | 2000-04-19 | 2004-05-11 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| US6750498B2 (en) | 2000-04-19 | 2004-06-15 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| US6873019B2 (en) | 2000-04-19 | 2005-03-29 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| JP2008311673A (ja) * | 2000-12-08 | 2008-12-25 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2004260165A (ja) * | 2003-02-27 | 2004-09-16 | Sharp Corp | Ｃｍｏｓに適用する複数の金属ゲートを集積するシステムおよび方法 |
| US7396764B2 (en) | 2005-07-06 | 2008-07-08 | Renesas Technology Corp. | Manufacturing method for forming all regions of the gate electrode silicided |
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|---|---|
| JP3259535B2 (ja) | 2002-02-25 |
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