JP3152215B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、スタック型キャパ
シタとＰＮゲート構造を有するＤＲＡＭまたはロジック
混載ＤＲＡＭ等に用いて好適な半導体装置の製造方法に
関するものである。
シタとＰＮゲート構造を有するＤＲＡＭまたはロジック
混載ＤＲＡＭ等に用いて好適な半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】図７は従来のスタック型キャパシタとＰ
Ｎゲート構造を有するロジック混載ＤＲＡＭとしての半
導体記憶装置の構成を示す。
Ｎゲート構造を有するロジック混載ＤＲＡＭとしての半
導体記憶装置の構成を示す。
【０００３】図７において、半導体記憶装置は、メモリ
セル部と周辺回路部・ロジック回路部とから成り、ｐ型
シリコン基板１、Ｎウェル領域２、Ｐウェル領域３、ｎ
- 型拡散層４、ｐ+ 型拡散層５、フィールド酸化膜６、
ｎ+ ゲート電極７、ｐ+ ゲート電極８、ゲート酸化膜
９、ビット線コンタクト１０、ノードコンタクト１１、
ビット線１２、第１の層間絶縁膜１３、第２の層間絶縁
膜１４、容量蓄積電極１５、容量絶縁膜１６等で構成さ
れている。
セル部と周辺回路部・ロジック回路部とから成り、ｐ型
シリコン基板１、Ｎウェル領域２、Ｐウェル領域３、ｎ
- 型拡散層４、ｐ+ 型拡散層５、フィールド酸化膜６、
ｎ+ ゲート電極７、ｐ+ ゲート電極８、ゲート酸化膜
９、ビット線コンタクト１０、ノードコンタクト１１、
ビット線１２、第１の層間絶縁膜１３、第２の層間絶縁
膜１４、容量蓄積電極１５、容量絶縁膜１６等で構成さ
れている。
【０００４】スタック型キャパシタの容量蓄積電極１５
の形成後に容量絶縁膜１６としてＣＶＤ窒化膜を堆積
し、その後、スチーム雰囲気での熱酸化により窒化膜表
面を酸化して酸窒化膜を形成する。その後、窒化膜上に
容量上部電極を形成し、続いてコンタクトホールおよび
アルミ配線を形成して半導体記憶装置が完成する。
の形成後に容量絶縁膜１６としてＣＶＤ窒化膜を堆積
し、その後、スチーム雰囲気での熱酸化により窒化膜表
面を酸化して酸窒化膜を形成する。その後、窒化膜上に
容量上部電極を形成し、続いてコンタクトホールおよび
アルミ配線を形成して半導体記憶装置が完成する。
【０００５】
【発明が解決しようとする課題】上述したスタック型キ
ャパシタとＰＮゲート構造を有するＤＲＡＭまたはロジ
ック混載ＤＲＡＭの容量絶縁膜を形成する工程におい
て、気相成長（ＬＰＣＶＤ）法によるシリコン窒化膜を
形成する際に、７００℃の高温で水素雰囲気に曝される
ために、ＰＭＯＳトランジスタ部のｐ+ ゲート電極８内
にドープされたボロン（Ｂ）が異常に拡散し、ゲート酸
化膜９を突き抜けてしまい、ＰＭＯＳトランジスタのし
きい値電圧（ＶＴ）が低下するという問題があった。
ャパシタとＰＮゲート構造を有するＤＲＡＭまたはロジ
ック混載ＤＲＡＭの容量絶縁膜を形成する工程におい
て、気相成長（ＬＰＣＶＤ）法によるシリコン窒化膜を
形成する際に、７００℃の高温で水素雰囲気に曝される
ために、ＰＭＯＳトランジスタ部のｐ+ ゲート電極８内
にドープされたボロン（Ｂ）が異常に拡散し、ゲート酸
化膜９を突き抜けてしまい、ＰＭＯＳトランジスタのし
きい値電圧（ＶＴ）が低下するという問題があった。
【０００６】上記の問題が生じる理由としては、ＬＰＣ
ＶＤ法によりシリコン窒化膜を形成する場合、３Ｓｉ3
Ｈ4 ＋４ＮＨ3 →Ｓｉ3 Ｎ4 ＋１２Ｈ2 の反応式で表さ
れるように窒化膜形成と同時に大量の水素が発生する。
ＶＤ法によりシリコン窒化膜を形成する場合、３Ｓｉ3
Ｈ4 ＋４ＮＨ3 →Ｓｉ3 Ｎ4 ＋１２Ｈ2 の反応式で表さ
れるように窒化膜形成と同時に大量の水素が発生する。
【０００７】水素雰囲気でのボロンの酸化膜中の拡散係
数は、Ｎ2 ／Ｈ2 （１０％）雰囲気ではＮ2 （１００
％）雰囲気に比べて１桁〜２桁程度大きくなる。そのた
め、ｐ+ ゲートを用いたＰＭＯＳトランジスタでは、ゲ
ート中のボロンがゲート酸化膜をすり抜けて基板表面に
達する。尚、参考文献として、YOSI SHACHAM-DIAMOND e
t al. J. Electronic Materiais vol. 15 NO. 4P. 229
1986がある。
数は、Ｎ2 ／Ｈ2 （１０％）雰囲気ではＮ2 （１００
％）雰囲気に比べて１桁〜２桁程度大きくなる。そのた
め、ｐ+ ゲートを用いたＰＭＯＳトランジスタでは、ゲ
ート中のボロンがゲート酸化膜をすり抜けて基板表面に
達する。尚、参考文献として、YOSI SHACHAM-DIAMOND e
t al. J. Electronic Materiais vol. 15 NO. 4P. 229
1986がある。
【０００８】本発明は、上記の問題を解決するために成
されたもので、容量絶縁膜形成工程時に発生した水素が
ゲート酸化膜を突き抜けてしまうのを防止することを目
的としている。
されたもので、容量絶縁膜形成工程時に発生した水素が
ゲート酸化膜を突き抜けてしまうのを防止することを目
的としている。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１記載の発明は、メモリセル部と周辺回路
部とロジック回路部とを有し、スタック型キャパシタと
ｐ+ ゲート構造のトランジスタを有する半導体装置の製
造方法において、周辺回路部とロジック回路部とに、ス
タック型キャパシタの容量蓄積電極と同一の導電体膜か
らなる水素ブロック層を形成する工程と、容量絶縁膜を
形成する工程と、メモリセル部にのみ選択的にフォトレ
ジスト膜を残置し、該フォトレジスト膜をマスクにして
周辺回路部とロジック回路部に形成された容量絶縁膜お
よび水素ブロック層をエッチング除去する工程と、を備
えたことを特徴とする。
めに、請求項１記載の発明は、メモリセル部と周辺回路
部とロジック回路部とを有し、スタック型キャパシタと
ｐ+ ゲート構造のトランジスタを有する半導体装置の製
造方法において、周辺回路部とロジック回路部とに、ス
タック型キャパシタの容量蓄積電極と同一の導電体膜か
らなる水素ブロック層を形成する工程と、容量絶縁膜を
形成する工程と、メモリセル部にのみ選択的にフォトレ
ジスト膜を残置し、該フォトレジスト膜をマスクにして
周辺回路部とロジック回路部に形成された容量絶縁膜お
よび水素ブロック層をエッチング除去する工程と、を備
えたことを特徴とする。
【００１０】請求項２記載の発明は、メモリセル部と周
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとｐ + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、スタック型キャパシタの容量蓄積電極と同一の導電
体膜である第１の多結晶シリコン膜で水素ブロック層を
形成する工程と、容量絶縁膜を形成する工程と、容量絶
縁膜の上に第２の多結晶シリコン膜を形成する工程と、
メモリセル部に選択的にフォトレジスト膜を残 置し、フ
ォトレジスト膜をマスクにして第２の多結晶シリコン膜
をエッチングしてスタック型キャパシタの容量上部電極
を形成し、さらにフォトレジスト膜をマスクにして周辺
回路部とロジック回路部に形成された容量絶縁膜および
水素ブロック層をエッチング除去する工程と、を備えた
ことを特徴とする。
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとｐ + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、スタック型キャパシタの容量蓄積電極と同一の導電
体膜である第１の多結晶シリコン膜で水素ブロック層を
形成する工程と、容量絶縁膜を形成する工程と、容量絶
縁膜の上に第２の多結晶シリコン膜を形成する工程と、
メモリセル部に選択的にフォトレジスト膜を残 置し、フ
ォトレジスト膜をマスクにして第２の多結晶シリコン膜
をエッチングしてスタック型キャパシタの容量上部電極
を形成し、さらにフォトレジスト膜をマスクにして周辺
回路部とロジック回路部に形成された容量絶縁膜および
水素ブロック層をエッチング除去する工程と、を備えた
ことを特徴とする。
【００１１】請求項３記載の発明は、メモリセル部と周
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとｐ + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を多
結晶シリコン膜で形成する工程と、容量絶縁膜を形成す
る工程と、メモリセル部にのみ選択的にフォトレジスト
膜を残置し、該フォトレジスト膜をマスクにして周辺回
路部とロジック回路部に形成された容量絶縁膜および水
素ブロック層をエッチング除去する工程と、を備えたこ
とを特徴とする。
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとｐ + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を多
結晶シリコン膜で形成する工程と、容量絶縁膜を形成す
る工程と、メモリセル部にのみ選択的にフォトレジスト
膜を残置し、該フォトレジスト膜をマスクにして周辺回
路部とロジック回路部に形成された容量絶縁膜および水
素ブロック層をエッチング除去する工程と、を備えたこ
とを特徴とする。
【００１２】請求項４記載の発明は、メモリセル部と周
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとｐ + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を第
１の多結晶シリコン膜で形成する工程と、容量絶縁膜を
形成する工程と、容量絶縁膜の上に第２の多結晶シリコ
ン膜を形成する工程と、メモリセル部に選択的にフォト
レジスト膜を残置し、該フォトレジスト膜をマスクにし
て第２の多結晶シリコン膜をエッチングしてスタック型
キャパシタの容量上部電極を形成し、さらにフォトレジ
スト膜をマスクにして周辺回路部とロジック回路部に形
成された容量絶縁膜および水素ブロック層をエッチング
除去する工程と、を備えたことを特徴とする。
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとｐ + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を第
１の多結晶シリコン膜で形成する工程と、容量絶縁膜を
形成する工程と、容量絶縁膜の上に第２の多結晶シリコ
ン膜を形成する工程と、メモリセル部に選択的にフォト
レジスト膜を残置し、該フォトレジスト膜をマスクにし
て第２の多結晶シリコン膜をエッチングしてスタック型
キャパシタの容量上部電極を形成し、さらにフォトレジ
スト膜をマスクにして周辺回路部とロジック回路部に形
成された容量絶縁膜および水素ブロック層をエッチング
除去する工程と、を備えたことを特徴とする。
【００１３】請求項５記載の発明は、請求項１から４の
いずれか１項に記載の半導体装置の製造方法において、
コンタクトホールを形成する工程と、メタル配線を形成
する工程と、を備えたことを特徴とする。
いずれか１項に記載の半導体装置の製造方法において、
コンタクトホールを形成する工程と、メタル配線を形成
する工程と、を備えたことを特徴とする。
【００１４】請求項６記載の発明は、メモリセル部と周
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとｐ + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を第
１の多結晶シリコン膜で形成する工程と、容量絶縁膜を
形成する工程と、容量絶縁膜の上に第２の多結晶シリコ
ン膜を形成する工程と、スタック型キャパシタの容量上
部電極を形成する工程と、層間絶縁膜を形成する工程
と、層間絶縁膜上に形成されるメタル配線とトランジス
タのソース拡散層またはドレイン拡散層またはゲート電
極とを接続するためのコンタクトホールを形成する工程
と、メタル配線を形成する工程と、を備え、コンタクト
ホールを形成する工程は、フォトレジストをマスクにし
て層間絶縁膜をエッチング除去する工程と、フォトレジ
ストをマスクにして水素ブロック層をエッチング除去す
る工程とを含むことを特徴とする。
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとｐ + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を第
１の多結晶シリコン膜で形成する工程と、容量絶縁膜を
形成する工程と、容量絶縁膜の上に第２の多結晶シリコ
ン膜を形成する工程と、スタック型キャパシタの容量上
部電極を形成する工程と、層間絶縁膜を形成する工程
と、層間絶縁膜上に形成されるメタル配線とトランジス
タのソース拡散層またはドレイン拡散層またはゲート電
極とを接続するためのコンタクトホールを形成する工程
と、メタル配線を形成する工程と、を備え、コンタクト
ホールを形成する工程は、フォトレジストをマスクにし
て層間絶縁膜をエッチング除去する工程と、フォトレジ
ストをマスクにして水素ブロック層をエッチング除去す
る工程とを含むことを特徴とする。
【００１５】請求項７記載の発明は、請求項１から６の
いずれか１項に記載の半導体装置の製造方法において、
メモリセル部にＤＲＡＭを形成することを特徴とする。
いずれか１項に記載の半導体装置の製造方法において、
メモリセル部にＤＲＡＭを形成することを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
と共に説明する。本発明の実施の形態は、スタック型キ
ャパシタとデュアルゲート（ｐ- ｎゲート) 構造を有す
るＤＲＡＭまたはロジック混載ＤＲＡＭのキャパシタの
容量絶縁膜を形成する工程において、気相成長（ＬＰＣ
ＶＤ）法によるシリコン窒化膜を形成する際に、７００
℃以上の高温水素雰囲気に曝されるために、ＰＭＯＳト
ランジスタ部のｐ+ ゲート電極中のボロン（Ｂ）が異常
に拡散し、ゲート酸化膜を突き抜けてしまうという問題
を解決するものである。
と共に説明する。本発明の実施の形態は、スタック型キ
ャパシタとデュアルゲート（ｐ- ｎゲート) 構造を有す
るＤＲＡＭまたはロジック混載ＤＲＡＭのキャパシタの
容量絶縁膜を形成する工程において、気相成長（ＬＰＣ
ＶＤ）法によるシリコン窒化膜を形成する際に、７００
℃以上の高温水素雰囲気に曝されるために、ＰＭＯＳト
ランジスタ部のｐ+ ゲート電極中のボロン（Ｂ）が異常
に拡散し、ゲート酸化膜を突き抜けてしまうという問題
を解決するものである。
【００１７】上記問題を解決するために、本発明の実施
の形態においては、トランジスタの上方に容量蓄積電極
と同一の導電体膜（多結晶シリコン膜）を設けることに
より、シリコン窒化膜を成長中に発生する水素を多結晶
シリコン膜の結晶粒界のダングリングボンドで吸収さ
せ、ｐ+ ゲート電極部へ到達する水素を遮断するように
している。
の形態においては、トランジスタの上方に容量蓄積電極
と同一の導電体膜（多結晶シリコン膜）を設けることに
より、シリコン窒化膜を成長中に発生する水素を多結晶
シリコン膜の結晶粒界のダングリングボンドで吸収さ
せ、ｐ+ ゲート電極部へ到達する水素を遮断するように
している。
【００１８】図１は本発明の実施の形態による半導体装
置の製造方法における一工程を示す断面図であり、図７
と対応する部分には同一番号が付されている。この工程
においては、トランジスタの上方にスタック型キャパシ
タが設けられたメモリセル部と、容量蓄積電極１５と同
一導電体層からなる水素ブロック層１７が設けられたＤ
ＲＡＭ周辺・ロジック部とを有している。
置の製造方法における一工程を示す断面図であり、図７
と対応する部分には同一番号が付されている。この工程
においては、トランジスタの上方にスタック型キャパシ
タが設けられたメモリセル部と、容量蓄積電極１５と同
一導電体層からなる水素ブロック層１７が設けられたＤ
ＲＡＭ周辺・ロジック部とを有している。
【００１９】ｐ型シリコン基板１上のメモリセル領域に
はトランジスタが形成され、トランジスタを覆う第１の
層間絶縁膜１３上にはトランジスタのｎ- 型拡散層４に
導通するビット線１２が形成されている。
はトランジスタが形成され、トランジスタを覆う第１の
層間絶縁膜１３上にはトランジスタのｎ- 型拡散層４に
導通するビット線１２が形成されている。
【００２０】また、ビット線１２を覆う第２の層間絶縁
膜１４上には、多結晶シリコンからなる容量蓄積電極１
５、酸化窒化膜（ＮＯ）からなる容量絶縁膜１６、容量
絶縁膜１６上に形成されるｎ型多結晶シリコン膜からな
る容量上部電極（不図示）で構成されたスタック型キャ
パシタが形成されている。
膜１４上には、多結晶シリコンからなる容量蓄積電極１
５、酸化窒化膜（ＮＯ）からなる容量絶縁膜１６、容量
絶縁膜１６上に形成されるｎ型多結晶シリコン膜からな
る容量上部電極（不図示）で構成されたスタック型キャ
パシタが形成されている。
【００２１】一方、周辺回路部・ロジック回路部には、
トランジスタ上に第１、第２の層間絶縁膜１３、１４が
形成されている。そして、周辺回路部・ロジック回路部
全体が、容量蓄積電極１５と同一の多結晶シリコン膜か
らなる水素ブロック層１７で覆われている。
トランジスタ上に第１、第２の層間絶縁膜１３、１４が
形成されている。そして、周辺回路部・ロジック回路部
全体が、容量蓄積電極１５と同一の多結晶シリコン膜か
らなる水素ブロック層１７で覆われている。
【００２２】次に上記構成を有する半導体装置の製造方
法の第１〜第４の実施の形態について説明する。まず、
第１の実施の形態を図２（ａ）〜図３（ｅ）と共に説明
する。始めに図２(a) に示すように、ｐ型シリコン基板
１の表面に公知のＬＯＣＯＳ法による膜厚３００ｎｍ程
度のフィールド酸化膜６を形成する。その後、ゲート酸
化膜９を形成した後、膜厚１５０ｎｍ程度のｎ+ 型およ
びｐ+ 型にドープされた多結晶シリコン膜と膜厚１００
ｎｍ程度のタングステン・シリサイド膜からなるゲート
電極７、８をメモリセル部と周辺回路部・ロジック回路
部とに形成する。
法の第１〜第４の実施の形態について説明する。まず、
第１の実施の形態を図２（ａ）〜図３（ｅ）と共に説明
する。始めに図２(a) に示すように、ｐ型シリコン基板
１の表面に公知のＬＯＣＯＳ法による膜厚３００ｎｍ程
度のフィールド酸化膜６を形成する。その後、ゲート酸
化膜９を形成した後、膜厚１５０ｎｍ程度のｎ+ 型およ
びｐ+ 型にドープされた多結晶シリコン膜と膜厚１００
ｎｍ程度のタングステン・シリサイド膜からなるゲート
電極７、８をメモリセル部と周辺回路部・ロジック回路
部とに形成する。
【００２３】ここで、ｎ+ 型の多結晶シリコン膜はＮＭ
ＯＳトランジスタ形成領域に砒素（Ａｓ）のイオン注入
( 条件例：３０ＫｅＶ、５Ｅ１５ｃｍ-2）を行って形成
する。
ＯＳトランジスタ形成領域に砒素（Ａｓ）のイオン注入
( 条件例：３０ＫｅＶ、５Ｅ１５ｃｍ-2）を行って形成
する。
【００２４】一方、ｐ+ 型の多結晶シリコン膜はＰＭＯ
Ｓトランジスタ形成領域にボロン（Ｂ）のイオン注入
（条件例：１０ＫｅＶ、５Ｅ１５ｃｍ-2）またはフッ化
ボロン（ＢＦ2 ）のイオン注入（条件例：３０ＫｅＶ、
５Ｅ１５ｃｍ-2）を行って形成する。
Ｓトランジスタ形成領域にボロン（Ｂ）のイオン注入
（条件例：１０ＫｅＶ、５Ｅ１５ｃｍ-2）またはフッ化
ボロン（ＢＦ2 ）のイオン注入（条件例：３０ＫｅＶ、
５Ｅ１５ｃｍ-2）を行って形成する。
【００２５】続いて、ゲート電極７、８とフォトレジス
トをマスクにしてメモリセル部と周辺回路部・ロジック
回路部のＮＭＯＳトランジスタ領域に２９〜５０Ｋｅ
Ｖ、１〜３×１０13ｃｍ-2程度のリン（Ｐ）または砒素
のイオン注入を行い、ｎ- 型拡散層４を形成する。つい
で、トランジスタの側壁スペーサとなるシリコン酸化膜
を形成する。
トをマスクにしてメモリセル部と周辺回路部・ロジック
回路部のＮＭＯＳトランジスタ領域に２９〜５０Ｋｅ
Ｖ、１〜３×１０13ｃｍ-2程度のリン（Ｐ）または砒素
のイオン注入を行い、ｎ- 型拡散層４を形成する。つい
で、トランジスタの側壁スペーサとなるシリコン酸化膜
を形成する。
【００２６】シリコン酸化膜がＨＴＯ膜からなる場合、
側壁スペーサの形成方法の一例は次のようである。シラ
ン（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）を原料ガスとし
た８００℃程度での減圧気相成長（ＬＰＣＶＤ）法によ
り全面に膜厚１００ｎｍ程度のＨＴＯ膜を形成し、その
後ＨＴＯ膜を反応性イオンエッチングによりエッチバッ
クすることにより側壁スペーサが形成される。
側壁スペーサの形成方法の一例は次のようである。シラ
ン（ＳｉＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）を原料ガスとし
た８００℃程度での減圧気相成長（ＬＰＣＶＤ）法によ
り全面に膜厚１００ｎｍ程度のＨＴＯ膜を形成し、その
後ＨＴＯ膜を反応性イオンエッチングによりエッチバッ
クすることにより側壁スペーサが形成される。
【００２７】次に、周辺回路部・ロジック回路部のトラ
ンジスタのソース・ドレイン拡散層を形成するために、
砒素をＮＭＯＳトランジスタにフッ化ボロン（ＢＦ2 ）
をＰＭＯＳトランジスタにイオン注入する〔図２（ａ)
〕。
ンジスタのソース・ドレイン拡散層を形成するために、
砒素をＮＭＯＳトランジスタにフッ化ボロン（ＢＦ2 ）
をＰＭＯＳトランジスタにイオン注入する〔図２（ａ)
〕。
【００２８】次に、常圧ＣＶＤ法による膜厚１００ｎｍ
程度のシリコン酸化膜とＴＥＯＳ（ＳｉＯＣ2 Ｈ）４ガ
スとホスフィン（ＰＨ3 ）とトリメチルボレイトＢ（Ｏ
ＣＨ3 ３）ガスと酸素（Ｏ2 ）ガスを原料ガスとしたＬ
ＰＣＶＤ法により膜厚７００ｎｍ程度のＢＰＳＧ膜を全
面に形成後、窒素雰囲気中での８００〜９００℃での炉
アニールまたはランプアニールを行い、その後、化学的
機械研磨（ＣＭＰ）法あるいは反応性イオンエッチング
によるエッチバック法により膜厚５００ｎｍ程度の第１
の層間絶縁膜１３を形成する。
程度のシリコン酸化膜とＴＥＯＳ（ＳｉＯＣ2 Ｈ）４ガ
スとホスフィン（ＰＨ3 ）とトリメチルボレイトＢ（Ｏ
ＣＨ3 ３）ガスと酸素（Ｏ2 ）ガスを原料ガスとしたＬ
ＰＣＶＤ法により膜厚７００ｎｍ程度のＢＰＳＧ膜を全
面に形成後、窒素雰囲気中での８００〜９００℃での炉
アニールまたはランプアニールを行い、その後、化学的
機械研磨（ＣＭＰ）法あるいは反応性イオンエッチング
によるエッチバック法により膜厚５００ｎｍ程度の第１
の層間絶縁膜１３を形成する。
【００２９】続いて、フルオロ・カーボン系のエッチン
グガス（ＣＨＦ3 、ＣＦ4 ）を用いた異方性エッチング
により、メモリセル部のｎ- 型拡散層４に達するビット
線コンタクト１０を第１の層間絶縁膜１３に開口し、全
面に膜厚１００ｎｍ程度のリンなどのｎ型不純物をドー
ピングした多結晶シリコン膜と膜厚１００ｎｍ程度のタ
ングステン・シリサイド（ＷＳｉ2 ）膜を順次形成した
後、この２層からなるタングステン・ポリサイド膜をパ
ターンニングすることによりビット線１２を形成する
〔図２（ｂ) 〕。
グガス（ＣＨＦ3 、ＣＦ4 ）を用いた異方性エッチング
により、メモリセル部のｎ- 型拡散層４に達するビット
線コンタクト１０を第１の層間絶縁膜１３に開口し、全
面に膜厚１００ｎｍ程度のリンなどのｎ型不純物をドー
ピングした多結晶シリコン膜と膜厚１００ｎｍ程度のタ
ングステン・シリサイド（ＷＳｉ2 ）膜を順次形成した
後、この２層からなるタングステン・ポリサイド膜をパ
ターンニングすることによりビット線１２を形成する
〔図２（ｂ) 〕。
【００３０】次に、全面に第２の層間絶縁膜１４を形成
する。第２の層間絶縁膜１４は、膜厚１００ｎｍ程度の
常圧ＣＶＤ法によるシリコン酸化膜とＬＰＣＶＤ法によ
る膜厚３００ｎｍ程度のＢＰＳＧ膜から形成されてい
る。また、第２の層間絶縁膜１４の表面は平坦化されて
おり、ｐ型シリコン基板１の表面から第２の層間絶縁膜
１４表面の高さは８００ｎｍ程度である。
する。第２の層間絶縁膜１４は、膜厚１００ｎｍ程度の
常圧ＣＶＤ法によるシリコン酸化膜とＬＰＣＶＤ法によ
る膜厚３００ｎｍ程度のＢＰＳＧ膜から形成されてい
る。また、第２の層間絶縁膜１４の表面は平坦化されて
おり、ｐ型シリコン基板１の表面から第２の層間絶縁膜
１４表面の高さは８００ｎｍ程度である。
【００３１】次に、フォトレジストをマスクにした異方
性エッチングを行うことにより、ｎ- 型拡散層４に達す
るメモリセル部のノードコンタクト１１を形成する。つ
いで、フォトレジストを除去した後、膜厚８００ｎｍ程
度のリンなどのｎ型不純物をドーピングした第１の多結
晶シリコン膜をＬＰＣＶＤ法により堆積する。第１の多
結晶シリコン膜の形成方法を以下に示す。
性エッチングを行うことにより、ｎ- 型拡散層４に達す
るメモリセル部のノードコンタクト１１を形成する。つ
いで、フォトレジストを除去した後、膜厚８００ｎｍ程
度のリンなどのｎ型不純物をドーピングした第１の多結
晶シリコン膜をＬＰＣＶＤ法により堆積する。第１の多
結晶シリコン膜の形成方法を以下に示す。
【００３２】１．モノシランガス（ＳｉＨ4 ）を原料ガ
スに用いた成長温度６００〜６５０℃程度でのＬＰＣＶ
Ｄ法により多結晶シリコン膜を膜厚８００ｎｍ程度堆積
した後、リンなどの不純物を気相拡散法により第１の多
結晶シリコン中に拡散し、ｎ型の多結晶シリコン膜に変
換する。
スに用いた成長温度６００〜６５０℃程度でのＬＰＣＶ
Ｄ法により多結晶シリコン膜を膜厚８００ｎｍ程度堆積
した後、リンなどの不純物を気相拡散法により第１の多
結晶シリコン中に拡散し、ｎ型の多結晶シリコン膜に変
換する。
【００３３】２．モノシランガスとフォスフィン（ＰＨ
3 ）ガスを原料ガスとする成長温度４８０〜５８０℃で
のＬＰＣＶＤ法によりｎ型にドープされた非晶質シリコ
ン膜を堆積後に温度７００〜９００℃程度の窒素
（Ｎ2 ）雰囲気での炉アニールまたはランプアニールを
施すことにより、非晶質シリコン膜を多数の結晶グレイ
ンと結晶粒界を有するｎ型多結晶シリコン膜に変換す
る。
3 ）ガスを原料ガスとする成長温度４８０〜５８０℃で
のＬＰＣＶＤ法によりｎ型にドープされた非晶質シリコ
ン膜を堆積後に温度７００〜９００℃程度の窒素
（Ｎ2 ）雰囲気での炉アニールまたはランプアニールを
施すことにより、非晶質シリコン膜を多数の結晶グレイ
ンと結晶粒界を有するｎ型多結晶シリコン膜に変換す
る。
【００３４】３．上記ＬＰＣＶＤ法による多結晶シリコ
ン膜および非晶質シリコン膜を複数回（２〜１０回）に
分けて成長し、グレインサイズを小さくし、結晶粒界を
多くする。
ン膜および非晶質シリコン膜を複数回（２〜１０回）に
分けて成長し、グレインサイズを小さくし、結晶粒界を
多くする。
【００３５】次に、メモリセル部の容量蓄積電極形成領
域および周辺回路部・ロジック回路部領域の第１の多結
晶シリコン膜表面を覆うようにフォトレジストでマスク
して異方性エッチングすることにより、容量蓄積電極１
５と水素ブロック層１７とを形成する。続いて、フォト
レジストを除去した後、容量蓄積電極表面をアンモニア
雰囲気での８００〜９００℃の急速熱窒化（ＲＴＮ）に
より、膜厚１５Å程度の熱窒化膜を成長後に全面に膜厚
６０ｎｍ程度のシリコン窒化膜（Ｓｉ3 Ｎ4 ）を堆積
し、さらにスチーム雰囲気（Ｈ2 Ｏ2 ）中で８００℃３
０分程度窒化膜表面を酸化することにより、容量絶縁膜
１６を形成する〔図２（ｃ）〕。
域および周辺回路部・ロジック回路部領域の第１の多結
晶シリコン膜表面を覆うようにフォトレジストでマスク
して異方性エッチングすることにより、容量蓄積電極１
５と水素ブロック層１７とを形成する。続いて、フォト
レジストを除去した後、容量蓄積電極表面をアンモニア
雰囲気での８００〜９００℃の急速熱窒化（ＲＴＮ）に
より、膜厚１５Å程度の熱窒化膜を成長後に全面に膜厚
６０ｎｍ程度のシリコン窒化膜（Ｓｉ3 Ｎ4 ）を堆積
し、さらにスチーム雰囲気（Ｈ2 Ｏ2 ）中で８００℃３
０分程度窒化膜表面を酸化することにより、容量絶縁膜
１６を形成する〔図２（ｃ）〕。
【００３６】その後、メモリセル部を覆うように選択的
にフォトレジスト２２を残置し、フォトレジスト２２を
マスクにして周辺回路部・ロジック回路部の容量絶縁膜
１６をフルオロ・カーボン系のエッチングガス（ＣＨＦ
3 、ＣＦ4 ）を用いた異方性エッチングにより除去後、
さらに、塩素（Ｃｌ2 ）と臭化水素（ＨＢｒ）ガスを用
いた反応性イオンエッチングにより水素ブロック層１７
をエッチング除去する〔図３（ｄ）〕。
にフォトレジスト２２を残置し、フォトレジスト２２を
マスクにして周辺回路部・ロジック回路部の容量絶縁膜
１６をフルオロ・カーボン系のエッチングガス（ＣＨＦ
3 、ＣＦ4 ）を用いた異方性エッチングにより除去後、
さらに、塩素（Ｃｌ2 ）と臭化水素（ＨＢｒ）ガスを用
いた反応性イオンエッチングにより水素ブロック層１７
をエッチング除去する〔図３（ｄ）〕。
【００３７】その後、フォトレジスト２２を除去し、リ
ンなどの不純物がドープされたｎ型の第２の多結晶シリ
コン膜からなる容量上部電極１８を形成し、その後公知
の製造方法により第３の層間絶縁膜１９、コンタクトホ
ール２０およびアルミ配線２１を形成して本実施の形態
による半導体装置が完成する〔図３（ｅ）〕。
ンなどの不純物がドープされたｎ型の第２の多結晶シリ
コン膜からなる容量上部電極１８を形成し、その後公知
の製造方法により第３の層間絶縁膜１９、コンタクトホ
ール２０およびアルミ配線２１を形成して本実施の形態
による半導体装置が完成する〔図３（ｅ）〕。
【００３８】本実施の形態によれば、容量絶縁膜の形成
工程のシリコン窒化膜またはその後の窒化膜酸化時にお
いて、水素の発生および下方への拡散によりｐ+ ゲート
中のボロン（Ｂ）の拡散が促進され、ボロンがゲート酸
化膜を突き抜けてシリコン基板表面に達することによる
ＰＭＯＳトランジスタのしきい値電圧（ＶＴ）が低下す
ることを防止することができる。
工程のシリコン窒化膜またはその後の窒化膜酸化時にお
いて、水素の発生および下方への拡散によりｐ+ ゲート
中のボロン（Ｂ）の拡散が促進され、ボロンがゲート酸
化膜を突き抜けてシリコン基板表面に達することによる
ＰＭＯＳトランジスタのしきい値電圧（ＶＴ）が低下す
ることを防止することができる。
【００３９】上記効果が得られる理由は、周辺回路部に
多結晶シリコン膜からなる水素ブロック層１７を設け、
ＬＰＣＶＤ法によるシリコン窒化膜堆積時や窒化膜酸化
時に発生する大量の水素を多結晶シリコン膜中の結晶粒
界などに存在するダングリングボンドにターミネートさ
せることにより、下方のＰＭＯＳトランジスタのゲート
電極部へ到達する水素の量を大幅に減少させることがで
きる。これにより、ＰＭＯＳトランジスタ部のｐ+ ゲー
ト電極中のボロンがゲート酸化膜中を拡散し、基板表面
に達することを防止できるからである。
多結晶シリコン膜からなる水素ブロック層１７を設け、
ＬＰＣＶＤ法によるシリコン窒化膜堆積時や窒化膜酸化
時に発生する大量の水素を多結晶シリコン膜中の結晶粒
界などに存在するダングリングボンドにターミネートさ
せることにより、下方のＰＭＯＳトランジスタのゲート
電極部へ到達する水素の量を大幅に減少させることがで
きる。これにより、ＰＭＯＳトランジスタ部のｐ+ ゲー
ト電極中のボロンがゲート酸化膜中を拡散し、基板表面
に達することを防止できるからである。
【００４０】次に第２の実施の形態を図４（ａ）（ｂ）
と共に説明する。第１の実施の形態と同様にして、ＤＲ
ＡＭの周辺回路部・ロジック回路部に容量蓄積電極１５
と同一の導電体膜からなる水素ブロック層１７を設け、
容量絶縁膜１６となるシリコン窒化膜をＬＰＣＶＤ法に
より堆積後スチーム雰囲気での熱酸化により窒化膜表面
を酸化し、酸窒化膜を形成する〔図４（ａ）〕。
と共に説明する。第１の実施の形態と同様にして、ＤＲ
ＡＭの周辺回路部・ロジック回路部に容量蓄積電極１５
と同一の導電体膜からなる水素ブロック層１７を設け、
容量絶縁膜１６となるシリコン窒化膜をＬＰＣＶＤ法に
より堆積後スチーム雰囲気での熱酸化により窒化膜表面
を酸化し、酸窒化膜を形成する〔図４（ａ）〕。
【００４１】次に、リンなどのｎ+ 型不純物がドーピン
グされた第２の多結晶シリコン膜を堆積後にメモリセル
部に残置されたフォトレジスト２２をマスクにして反応
性イオンエッチングにより容量上部電極１８を形成する
とともに、フォトレジスト２２をマスクにして周辺回路
部・ロジック回路部の容量絶縁膜１６と水素ブロック層
１７とを順次エッチング除去する〔図４（ｂ）〕。
グされた第２の多結晶シリコン膜を堆積後にメモリセル
部に残置されたフォトレジスト２２をマスクにして反応
性イオンエッチングにより容量上部電極１８を形成する
とともに、フォトレジスト２２をマスクにして周辺回路
部・ロジック回路部の容量絶縁膜１６と水素ブロック層
１７とを順次エッチング除去する〔図４（ｂ）〕。
【００４２】続いて、第１の実施の形態と同様にして、
第３の層間絶縁膜、コンタクトホールおよびアルミ配線
を形成して本実施の形態による半導体装置が完成する。
第３の層間絶縁膜、コンタクトホールおよびアルミ配線
を形成して本実施の形態による半導体装置が完成する。
【００４３】本実施の形態によれば、周辺回路部・ロジ
ック回路部に多結晶シリコン膜からなる水素ブロック層
１７を設け、発生した水素を多結晶シリコン膜中の結晶
粒界に存在するダングリングボンドにターミネートさせ
ると共に、多結晶シリコン膜をＤＲＡＭの容量上部電極
１８のエッチング時に同時に除去するようにしたので、
水素ブロック層１７を除去するための追加のリソグラフ
ィー工程を追加することなく、容量絶縁膜形成工程時に
発生した水素がゲート電極に到達する量を大幅に削減で
きる効果が得られる。
ック回路部に多結晶シリコン膜からなる水素ブロック層
１７を設け、発生した水素を多結晶シリコン膜中の結晶
粒界に存在するダングリングボンドにターミネートさせ
ると共に、多結晶シリコン膜をＤＲＡＭの容量上部電極
１８のエッチング時に同時に除去するようにしたので、
水素ブロック層１７を除去するための追加のリソグラフ
ィー工程を追加することなく、容量絶縁膜形成工程時に
発生した水素がゲート電極に到達する量を大幅に削減で
きる効果が得られる。
【００４４】次に第３の実施の形態を図５（ａ）（ｂ）
と共に説明する。第１の実施の形態と同様にして、メモ
リセル部、周辺回路部・ロジック回路部に素子分離とト
ランジスタを形成後、第１の層間絶縁膜１３とメモリセ
ル部のｎ- 型拡散層４に接続されるビット線コンタクト
１０を形成する。
と共に説明する。第１の実施の形態と同様にして、メモ
リセル部、周辺回路部・ロジック回路部に素子分離とト
ランジスタを形成後、第１の層間絶縁膜１３とメモリセ
ル部のｎ- 型拡散層４に接続されるビット線コンタクト
１０を形成する。
【００４５】その後、全面に例えば膜厚３０〜１００ｎ
ｍのチタン（Ｔｉ）膜と膜厚１００〜３００ｎｍの窒化
チタン（ＴｉＮ）膜を順次スパッタ法あるいはＣＶＤ法
を用いて堆積する。次に、メモリセル部のビット線１２
と周辺回路部・ロジック回路部のＴｉＮ／Ｔｉの積層膜
の表面を覆うようにフォトレジスト２２でマスクして異
方性エッチングすることにより、ビット線１２とビット
線と同一の導電体膜からなる水素ブロック層１７を形成
する〔図５（ａ）〕。
ｍのチタン（Ｔｉ）膜と膜厚１００〜３００ｎｍの窒化
チタン（ＴｉＮ）膜を順次スパッタ法あるいはＣＶＤ法
を用いて堆積する。次に、メモリセル部のビット線１２
と周辺回路部・ロジック回路部のＴｉＮ／Ｔｉの積層膜
の表面を覆うようにフォトレジスト２２でマスクして異
方性エッチングすることにより、ビット線１２とビット
線と同一の導電体膜からなる水素ブロック層１７を形成
する〔図５（ａ）〕。
【００４６】ここで、ビット線１２および水素ブロック
層１７を構成する導電体膜としては、ＴｉＮ／Ｔｉの積
層構造膜以外に膜厚１００ｎｍ程度のリンなどのｎ型不
純物をドーピングした多結晶シリコン膜と膜厚１００ｎ
ｍ程度のタングステン・シリサイド（ＷＳｉ2 ）膜の積
層構造膜やＴｉＮ／Ｔｉの積層構造膜上にさらにタング
ステン（Ｗ）を堆積した構造でも構わない。
層１７を構成する導電体膜としては、ＴｉＮ／Ｔｉの積
層構造膜以外に膜厚１００ｎｍ程度のリンなどのｎ型不
純物をドーピングした多結晶シリコン膜と膜厚１００ｎ
ｍ程度のタングステン・シリサイド（ＷＳｉ2 ）膜の積
層構造膜やＴｉＮ／Ｔｉの積層構造膜上にさらにタング
ステン（Ｗ）を堆積した構造でも構わない。
【００４７】その後、全面に第２の層間絶縁膜１４を形
成する。第２の層間絶縁膜１４は、膜厚１００ｎｍ程度
の常圧ＣＶＤ法によるシリコン酸化膜とＬＰＣＶＤ法に
よる膜厚３００ｎｍ程度のＢＰＳＧ膜から形成されてい
る。また、第２の層間絶縁膜１４の表面は平坦化されて
おり、ｐ型シリコン基板１の表面から第２の層間絶縁膜
１４表面の高さは８００ｎｍ程度である。
成する。第２の層間絶縁膜１４は、膜厚１００ｎｍ程度
の常圧ＣＶＤ法によるシリコン酸化膜とＬＰＣＶＤ法に
よる膜厚３００ｎｍ程度のＢＰＳＧ膜から形成されてい
る。また、第２の層間絶縁膜１４の表面は平坦化されて
おり、ｐ型シリコン基板１の表面から第２の層間絶縁膜
１４表面の高さは８００ｎｍ程度である。
【００４８】次に、フォトレジスト２２をマスクにした
異方性エッチングを行うことにより、ｎ- 型拡散層４に
達するメモリセル部のノードコンタクト１１を形成す
る。ついで、フォトレジスト２２を除去した後、膜厚８
００ｎｍ程度のリンなどのｎ型不純物をドーピングした
第１の多結晶シリコン膜をＬＰＣＶＤ法により堆積す
る。
異方性エッチングを行うことにより、ｎ- 型拡散層４に
達するメモリセル部のノードコンタクト１１を形成す
る。ついで、フォトレジスト２２を除去した後、膜厚８
００ｎｍ程度のリンなどのｎ型不純物をドーピングした
第１の多結晶シリコン膜をＬＰＣＶＤ法により堆積す
る。
【００４９】次に、メモリセル部の容量蓄積電極形成予
定領域の第１の多結晶シリコン膜表面を覆うようにフォ
トレジスト２２でマスクして異方性エッチングすること
により、容量蓄積電極１５を形成する。続いて、フォト
レジストを除去した後、容量蓄積電極表面をアンモニア
雰囲気での８００〜９００℃の急速熱窒化（ＲＴＮ）に
より、膜厚１５Å程度の熱窒化膜を成長後に全面に膜厚
６０ｎｍ程度のシリコン窒化膜を堆積し、さらにスチー
ム雰囲気中で８００℃３０分程度シリコン窒化膜表面を
酸化することにより、容量絶縁膜１６を形成する。
定領域の第１の多結晶シリコン膜表面を覆うようにフォ
トレジスト２２でマスクして異方性エッチングすること
により、容量蓄積電極１５を形成する。続いて、フォト
レジストを除去した後、容量蓄積電極表面をアンモニア
雰囲気での８００〜９００℃の急速熱窒化（ＲＴＮ）に
より、膜厚１５Å程度の熱窒化膜を成長後に全面に膜厚
６０ｎｍ程度のシリコン窒化膜を堆積し、さらにスチー
ム雰囲気中で８００℃３０分程度シリコン窒化膜表面を
酸化することにより、容量絶縁膜１６を形成する。
【００５０】その後、ＬＰＣＶＤ法によりｎ型の第２の
多結晶シリコン膜を堆積し、メモリセル部の容量上部電
極形成予定領域の第２の多結晶シリコン膜表面を覆うよ
うにフォトレジスト２２でマスクして第２の多結晶シリ
コン膜を異方性エッチングすることにより容量上部電極
１８を形成する。
多結晶シリコン膜を堆積し、メモリセル部の容量上部電
極形成予定領域の第２の多結晶シリコン膜表面を覆うよ
うにフォトレジスト２２でマスクして第２の多結晶シリ
コン膜を異方性エッチングすることにより容量上部電極
１８を形成する。
【００５１】続いて、フォトレジスト２２をマスクにし
て周辺回路部・ロジック回路部の第２の多結晶シリコン
膜の下にあった容量絶縁膜１６と第２の層間絶縁膜１４
とをフルオロ・カーボン系のエッチングガスを用いた異
方性エッチングにより除去する〔図５（ｂ）〕。
て周辺回路部・ロジック回路部の第２の多結晶シリコン
膜の下にあった容量絶縁膜１６と第２の層間絶縁膜１４
とをフルオロ・カーボン系のエッチングガスを用いた異
方性エッチングにより除去する〔図５（ｂ）〕。
【００５２】引き続きビット線１２と同一の導電体層か
らなる水素ブロック層１７を塩素系のエッチングガスを
用いた異方性エッチングにより除去する。その後、公知
の製造方法により第３の層間絶縁膜、コンタクトホール
およびアルミ配線を形成して本実施の形態による半導体
装置が完成する。
らなる水素ブロック層１７を塩素系のエッチングガスを
用いた異方性エッチングにより除去する。その後、公知
の製造方法により第３の層間絶縁膜、コンタクトホール
およびアルミ配線を形成して本実施の形態による半導体
装置が完成する。
【００５３】本実施の形態によれば、周辺回路部・ロジ
ック回路部にビット線と同一の導電体膜からなる水素ブ
ロック層１７を設け、キャパシタ形成工程で発生した水
素を通過させにくい高融点金属膜で遮断し、水素ブロッ
ク層１７を容量上部電極１８のエッチング時に同時に除
去するようにしたので、水素ブロック層１７を除去する
ための追加のリソグラフィー工程を追加することなく、
容量絶縁膜形成工程時に発生した水素がゲート電極に到
達することを防止することができる。
ック回路部にビット線と同一の導電体膜からなる水素ブ
ロック層１７を設け、キャパシタ形成工程で発生した水
素を通過させにくい高融点金属膜で遮断し、水素ブロッ
ク層１７を容量上部電極１８のエッチング時に同時に除
去するようにしたので、水素ブロック層１７を除去する
ための追加のリソグラフィー工程を追加することなく、
容量絶縁膜形成工程時に発生した水素がゲート電極に到
達することを防止することができる。
【００５４】次に第４の実施の形態を図６（ａ）（ｂ）
と共に説明する。第３の実施の形態と同様にして、メモ
リセル部および周辺回路部・ロジック回路部に素子分離
とトランジスタを形成後、第１の層間絶縁膜１３とメモ
リセル部のｎ- 型拡散層４に接続されるビット線コンタ
クトホールを形成後、ビット線および水素ブロック層１
７を形成する。
と共に説明する。第３の実施の形態と同様にして、メモ
リセル部および周辺回路部・ロジック回路部に素子分離
とトランジスタを形成後、第１の層間絶縁膜１３とメモ
リセル部のｎ- 型拡散層４に接続されるビット線コンタ
クトホールを形成後、ビット線および水素ブロック層１
７を形成する。
【００５５】その後、第３の実施の形態と同様にして、
第２の層間絶縁膜１４、ノードコンタクト１１、容量蓄
積電極１５を形成後、容量蓄積電極１５の表面をアンモ
ニア雰囲気での８００〜９００℃の急速熱窒化（ＲＴ
Ｎ）により、膜厚１５Å程度の熱窒化膜を成長後に全面
に膜厚６０ｎｍ程度のシリコン窒化膜を堆積し、さらに
スチーム雰囲気中で８００℃３０分程度シリコン窒化膜
表面を酸化することにより、容量絶縁膜１６を形成する
〔図６（ａ）〕。
第２の層間絶縁膜１４、ノードコンタクト１１、容量蓄
積電極１５を形成後、容量蓄積電極１５の表面をアンモ
ニア雰囲気での８００〜９００℃の急速熱窒化（ＲＴ
Ｎ）により、膜厚１５Å程度の熱窒化膜を成長後に全面
に膜厚６０ｎｍ程度のシリコン窒化膜を堆積し、さらに
スチーム雰囲気中で８００℃３０分程度シリコン窒化膜
表面を酸化することにより、容量絶縁膜１６を形成する
〔図６（ａ）〕。
【００５６】その後、容量上部電極１８、および第３の
層間絶縁膜１９を順次形成していく。この段階では、周
辺回路部・ロジック回路部には水素ブロック層１７が残
存している。
層間絶縁膜１９を順次形成していく。この段階では、周
辺回路部・ロジック回路部には水素ブロック層１７が残
存している。
【００５７】次に、第３の層間絶縁膜１９上に形成する
アルミ配線と下層のソース・ドレイン拡散層やゲート電
極とを接続するためのコンタクトホールを形成するため
に、まずフォトレジストをマスクにして第３の層間絶縁
膜１９と第２の層間絶縁膜１４とをフルオロ・カーボン
系のエッチングガスを用いた異方性エッチングにより除
去した後、露出したビット線と同一の導電体膜の水素ブ
ロック層１７を塩素系のエッチングガスを用いた異方性
エッチングにより除去する。
アルミ配線と下層のソース・ドレイン拡散層やゲート電
極とを接続するためのコンタクトホールを形成するため
に、まずフォトレジストをマスクにして第３の層間絶縁
膜１９と第２の層間絶縁膜１４とをフルオロ・カーボン
系のエッチングガスを用いた異方性エッチングにより除
去した後、露出したビット線と同一の導電体膜の水素ブ
ロック層１７を塩素系のエッチングガスを用いた異方性
エッチングにより除去する。
【００５８】続いて、第１の層間絶縁膜１３をエッチン
グガスを用いてエッチングして、ソース・ドレイン拡散
層とゲート電極の表面を露出させる。その後、コンタク
トホール内でのアルミ配線と水素ブロック層との電気的
短絡（ショート）を防止するためにＬＰＣＶＤ法やプラ
ズマＣＶＤ（Ｐ−ＣＶＤ）法によるシリコン酸化膜やシ
リコン窒化膜を堆積させた後、反応性イオンエッチング
によるエッチバックにより側壁スペーサをコンタクトホ
ール内に形成する。その後公知の方法によりアルミ配線
を形成して本発明の半導体装置が完成する〔図６
（ｂ）〕。
グガスを用いてエッチングして、ソース・ドレイン拡散
層とゲート電極の表面を露出させる。その後、コンタク
トホール内でのアルミ配線と水素ブロック層との電気的
短絡（ショート）を防止するためにＬＰＣＶＤ法やプラ
ズマＣＶＤ（Ｐ−ＣＶＤ）法によるシリコン酸化膜やシ
リコン窒化膜を堆積させた後、反応性イオンエッチング
によるエッチバックにより側壁スペーサをコンタクトホ
ール内に形成する。その後公知の方法によりアルミ配線
を形成して本発明の半導体装置が完成する〔図６
（ｂ）〕。
【００５９】本実施の形態によれば、周辺回路部・ロジ
ック回路部にビット線と同一の導電体膜からなる水素ブ
ロック層１７を設け、キャパシタ形成工程で発生した水
素を通過させにくい高融点金属膜で遮断し、水素ブロッ
ク層１７をアルミ配線と下層の導電体層を接続するコン
タクトホールのエッチング時に同時に除去するようにし
たので、水素ブロック層１７を除去するための追加のリ
ソグラフィー工程を追加することなく、容量絶縁膜形成
工程時に発生した水素がゲート電極に到達することを防
止することができる。
ック回路部にビット線と同一の導電体膜からなる水素ブ
ロック層１７を設け、キャパシタ形成工程で発生した水
素を通過させにくい高融点金属膜で遮断し、水素ブロッ
ク層１７をアルミ配線と下層の導電体層を接続するコン
タクトホールのエッチング時に同時に除去するようにし
たので、水素ブロック層１７を除去するための追加のリ
ソグラフィー工程を追加することなく、容量絶縁膜形成
工程時に発生した水素がゲート電極に到達することを防
止することができる。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
スタックキャパシタとｐ+ ゲート構造のトランジスタを
有する半導体装置の製造方法において、容量蓄積電極ま
たはビット線と同一の導電体膜からなる水素ブロック層
をメモリセルの周辺回路部とロジック回路部とに形成し
た後、メモリセル形成部にのみ選択的にフォトレジスト
を残置し、フォトレジストをマスクとして水素ブロック
層をエッチング除去するようにしたことにより、容量絶
縁膜の形成工程のシリコン窒化膜またはその後の窒化膜
酸化時において、水素の発生および下方への拡散により
ｐ+ ゲート中のボロンの拡散が促進され、ボロンがゲー
ト酸化膜を突き抜けてシリコン基板表面に達することに
よるＰＭＯＳトランジスタのしきい値電圧（ＶＴ）が低
下することを防止することができる。
スタックキャパシタとｐ+ ゲート構造のトランジスタを
有する半導体装置の製造方法において、容量蓄積電極ま
たはビット線と同一の導電体膜からなる水素ブロック層
をメモリセルの周辺回路部とロジック回路部とに形成し
た後、メモリセル形成部にのみ選択的にフォトレジスト
を残置し、フォトレジストをマスクとして水素ブロック
層をエッチング除去するようにしたことにより、容量絶
縁膜の形成工程のシリコン窒化膜またはその後の窒化膜
酸化時において、水素の発生および下方への拡散により
ｐ+ ゲート中のボロンの拡散が促進され、ボロンがゲー
ト酸化膜を突き抜けてシリコン基板表面に達することに
よるＰＭＯＳトランジスタのしきい値電圧（ＶＴ）が低
下することを防止することができる。
【００６１】また、水素ブロック層を多結晶シリコン膜
で形成することにより、発生した水素を多結晶シリコン
膜中の結晶粒界に存在するダングリングボンドにターミ
ネートさせると共に、多結晶シリコン膜を容量上部電極
のエッチング時に同時に除去するようにすることによ
り、水素ブロック層を除去するための追加のリソグラフ
ィー工程を追加することなく、容量絶縁膜形成工程時に
発生した水素がゲート電極に到達する量を大幅に削減で
きる。
で形成することにより、発生した水素を多結晶シリコン
膜中の結晶粒界に存在するダングリングボンドにターミ
ネートさせると共に、多結晶シリコン膜を容量上部電極
のエッチング時に同時に除去するようにすることによ
り、水素ブロック層を除去するための追加のリソグラフ
ィー工程を追加することなく、容量絶縁膜形成工程時に
発生した水素がゲート電極に到達する量を大幅に削減で
きる。
【００６２】また、水素ブロック層をキャパシタ形成工
程で発生した水素を通過させにくい高融点金属膜で形成
し、水素ブロック層を容量上部電極のエッチング時、あ
るいはアルミ配線と下層の導電体層を接続するコンタク
トホールのエッチング時に同時に除去するようにするこ
とにより、水素ブロック層を除去するための追加のリソ
グラフィー工程を追加することなく、容量絶縁膜形成工
程時に発生した水素がゲート電極に到達することを防止
することができる。
程で発生した水素を通過させにくい高融点金属膜で形成
し、水素ブロック層を容量上部電極のエッチング時、あ
るいはアルミ配線と下層の導電体層を接続するコンタク
トホールのエッチング時に同時に除去するようにするこ
とにより、水素ブロック層を除去するための追加のリソ
グラフィー工程を追加することなく、容量絶縁膜形成工
程時に発生した水素がゲート電極に到達することを防止
することができる。
【図１】本発明の実施の形態による半導体装置の製造方
法の一工程における半導体装置を示す断面図である。
法の一工程における半導体装置を示す断面図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法の工程を示す断面図である。
製造方法の工程を示す断面図である。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法の工程の続きを示す断面図である。
製造方法の工程の続きを示す断面図である。
【図４】本発明の第２の実施の形態による半導体装置の
製造方法の工程を示す断面図である。
製造方法の工程を示す断面図である。
【図５】本発明の第３の実施の形態による半導体装置の
製造方法の工程を示す断面図である。
製造方法の工程を示す断面図である。
【図６】本発明の第４の実施の形態による半導体装置の
製造方法の工程を示す断面図である。
製造方法の工程を示す断面図である。
【図７】従来のスタック型キャパシタとＰＮゲート構造
を有するロジック混載ＤＲＡＭとしての半導体記憶装置
の構成を示す断面図である。
を有するロジック混載ＤＲＡＭとしての半導体記憶装置
の構成を示す断面図である。
１ ｐ型シリコン基板 ４ ｎ- 型拡散層 ７ ｎ+ ゲート電極 ８ ｐ+ ゲート電極 ９ ゲート酸化膜 １０ ビット線コンタクト １１ ノードコンタクト １２ ビット線 １３ 第１の層間絶縁膜 １４ 第２の層間絶縁膜 １５ 容量蓄積電極 １６ 容量絶縁膜 １７ 水素ブロック層 １８ 容量上部電極 １９ 第３の層間絶縁膜 ２０ コンタクトホール ２１ アルミ配線 ２２ フォトレジスト
Claims (7)
- 【請求項１】 メモリセル部と周辺回路部とロジック回
路部とを有し、スタック型キャパシタとｐ+ ゲート構造
のトランジスタを有する半導体装置の製造方法におい
て、 前記周辺回路部と前記ロジック回路部とに、前記スタッ
ク型キャパシタの容量蓄積電極と同一の導電体膜からな
る水素ブロック層を形成する工程と、容量絶縁膜を形成する工程と、 前記メモリセル部にのみ選択的にフォトレジスト膜を残
置し、該フォトレジスト膜をマスクにして前記周辺回路
部と前記ロジック回路部に形成された前記容量絶縁膜お
よび前記水素ブロック層をエッチング除去する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 メモリセル部と周辺回路部とロジック回
路部とを有し、スタック型キャパシタとｐ + ゲート構造
のトランジスタを有する半導体装置の製造方法におい
て、 前記周辺回路部と前記ロジック回路部とに、前記スタッ
ク型キャパシタの容量蓄積電極と同一の導電体膜である
第１の多結晶シリコン膜で水素ブロック層を形成する工
程と、 容量絶縁膜を形成する工程と、 前記容量絶縁膜の上に第２の多結晶シリコン膜を形成す
る工程と、 前記メモリセル部に選択的にフォトレジスト膜を残置
し、前記フォトレジスト膜をマスクにして前記第２の多
結晶シリコン膜をエッチングして前記スタック型キャパ
シタの容量上部電極を形成し、さらに前記フォトレジス
ト膜をマスクにして前記周辺回路部と前記ロジック回路
部に形成された前記容量絶縁膜および前記水素ブロック
層をエッチング除去する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】 メモリセル部と周辺回路部とロジック回
路部とを有し、スタック型キャパシタとｐ + ゲート構造
のトランジスタを有する半導体装置の製造方 法におい
て、 前記周辺回路部と前記ロジック回路部とに、ビット線と
同一の導電体膜で水素ブロック層を形成する工程と、 前記スタック型キャパシタの容量蓄積電極を多結晶シリ
コン膜で形成する工程と、 容量絶縁膜を形成する工程と、 前記メモリセル部にのみ選択的にフォトレジスト膜を残
置し、該フォトレジスト膜をマスクにして前記周辺回路
部と前記ロジック回路部に形成された前記容量絶縁膜お
よび前記水素ブロック層をエッチング除去する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項４】 メモリセル部と周辺回路部とロジック回
路部とを有し、スタック型キャパシタとｐ + ゲート構造
のトランジスタを有する半導体装置の製造方法におい
て、 前記周辺回路部と前記ロジック回路部とに、ビット線と
同一の導電体膜で水素ブロック層を形成する工程と、 前記スタック型キャパシタの容量蓄積電極を第１の多結
晶シリコン膜で形成する工程と、 容量絶縁膜を形成する工程と、 前記容量絶縁膜の上に第２の多結晶シリコン膜を形成す
る工程と、 前記メモリセル部に選択的にフォトレジスト膜を残置
し、該フォトレジスト膜をマスクにして前記第２の多結
晶シリコン膜をエッチングして前記スタック型キャパシ
タの容量上部電極を形成し、さらに前記フォトレジスト
膜をマスクにして前記周辺回路部と前記ロジック回路部
に形成された前記容量絶縁膜および前記水素ブロック層
をエッチング除去する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１から４のいずれか１項に記載の
半導体装置の製造方法において、 コンタクトホールを形成 する工程と、メタル配線を形成する工程 と、を備えたことを特徴とする半導体装置の製造方法。 - 【請求項６】 メモリセル部と周辺回路部とロジック回
路部とを有し、スタック型キャパシタとｐ + ゲート構造
のトランジスタを有する半導体装置の製造方法におい
て、 前記周辺回路部と前記ロジック回路部とに、ビット線と
同一の導電体膜で水素ブロック層を形成する工程と、 前記スタック型キャパシタの容量蓄積電極を第１の多結
晶シリコン膜で形成する工程と、 容量絶縁膜を形成する工程と、 前記容量絶縁膜の上に第２の多結晶シリコン膜を形成す
る工程と、 前記スタック型キャパシタの容量上部電極を形成する工
程と、 層間絶縁膜を形成する工程と、 前記層間絶縁膜上に形成されるメタル配線とトランジス
タのソース拡散層またはドレイン拡散層またはゲート電
極とを接続するためのコンタクトホールを形成する工程
と、 前記メタル配線を形成する工程と、を備え、 前記コンタクトホールを形成する工程は、 前記フォトレジストをマスクにして前記層間絶縁膜をエ
ッチング除去する工程と、 前記フォトレジストをマスクにして前記水素ブロック層
をエッチング除去する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項７】 請求項１から６のいずれか１項に記載の
半導体装置の製造方法において、 前記メモリセル部にＤＲＡＭを形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25230698A JP3152215B2 (ja) | 1998-09-07 | 1998-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25230698A JP3152215B2 (ja) | 1998-09-07 | 1998-09-07 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000082803A JP2000082803A (ja) | 2000-03-21 |
| JP3152215B2 true JP3152215B2 (ja) | 2001-04-03 |
Family
ID=17235426
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25230698A Expired - Fee Related JP3152215B2 (ja) | 1998-09-07 | 1998-09-07 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP3152215B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1079849C (zh) * | 1991-11-13 | 2002-02-27 | 纳幕尔杜邦公司 | 聚酰胺的复丝纱线 |
| US11462556B2 (en) | 2018-08-27 | 2022-10-04 | Kioxia Corporation | Semiconductor memory device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882571B1 (en) * | 2000-12-19 | 2005-04-19 | Xilinx, Inc. | Low voltage non-volatile memory cell |
| JP4509992B2 (ja) * | 2002-11-13 | 2010-07-21 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2014045168A (ja) | 2012-07-30 | 2014-03-13 | Tokyo Electron Ltd | 不純物拡散方法 |
| JP2016058601A (ja) | 2014-09-11 | 2016-04-21 | 株式会社東芝 | 半導体装置 |
-
1998
- 1998-09-07 JP JP25230698A patent/JP3152215B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1079849C (zh) * | 1991-11-13 | 2002-02-27 | 纳幕尔杜邦公司 | 聚酰胺的复丝纱线 |
| US11462556B2 (en) | 2018-08-27 | 2022-10-04 | Kioxia Corporation | Semiconductor memory device |
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|---|---|
| JP2000082803A (ja) | 2000-03-21 |
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