JP3152215B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Semiconductor Memories (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、スタック型キャパ
シタとPNゲート構造を有するDRAMまたはロジック
混載DRAM等に用いて好適な半導体装置の製造方法に
関するものである。
シタとPNゲート構造を有するDRAMまたはロジック
混載DRAM等に用いて好適な半導体装置の製造方法に
関するものである。
【0002】
【従来の技術】図7は従来のスタック型キャパシタとP
Nゲート構造を有するロジック混載DRAMとしての半
導体記憶装置の構成を示す。
Nゲート構造を有するロジック混載DRAMとしての半
導体記憶装置の構成を示す。
【0003】図7において、半導体記憶装置は、メモリ
セル部と周辺回路部・ロジック回路部とから成り、p型
シリコン基板1、Nウェル領域2、Pウェル領域3、n
- 型拡散層4、p+ 型拡散層5、フィールド酸化膜6、
n+ ゲート電極7、p+ ゲート電極8、ゲート酸化膜
9、ビット線コンタクト10、ノードコンタクト11、
ビット線12、第1の層間絶縁膜13、第2の層間絶縁
膜14、容量蓄積電極15、容量絶縁膜16等で構成さ
れている。
セル部と周辺回路部・ロジック回路部とから成り、p型
シリコン基板1、Nウェル領域2、Pウェル領域3、n
- 型拡散層4、p+ 型拡散層5、フィールド酸化膜6、
n+ ゲート電極7、p+ ゲート電極8、ゲート酸化膜
9、ビット線コンタクト10、ノードコンタクト11、
ビット線12、第1の層間絶縁膜13、第2の層間絶縁
膜14、容量蓄積電極15、容量絶縁膜16等で構成さ
れている。
【0004】スタック型キャパシタの容量蓄積電極15
の形成後に容量絶縁膜16としてCVD窒化膜を堆積
し、その後、スチーム雰囲気での熱酸化により窒化膜表
面を酸化して酸窒化膜を形成する。その後、窒化膜上に
容量上部電極を形成し、続いてコンタクトホールおよび
アルミ配線を形成して半導体記憶装置が完成する。
の形成後に容量絶縁膜16としてCVD窒化膜を堆積
し、その後、スチーム雰囲気での熱酸化により窒化膜表
面を酸化して酸窒化膜を形成する。その後、窒化膜上に
容量上部電極を形成し、続いてコンタクトホールおよび
アルミ配線を形成して半導体記憶装置が完成する。
【0005】
【発明が解決しようとする課題】上述したスタック型キ
ャパシタとPNゲート構造を有するDRAMまたはロジ
ック混載DRAMの容量絶縁膜を形成する工程におい
て、気相成長(LPCVD)法によるシリコン窒化膜を
形成する際に、700℃の高温で水素雰囲気に曝される
ために、PMOSトランジスタ部のp+ ゲート電極8内
にドープされたボロン(B)が異常に拡散し、ゲート酸
化膜9を突き抜けてしまい、PMOSトランジスタのし
きい値電圧(VT)が低下するという問題があった。
ャパシタとPNゲート構造を有するDRAMまたはロジ
ック混載DRAMの容量絶縁膜を形成する工程におい
て、気相成長(LPCVD)法によるシリコン窒化膜を
形成する際に、700℃の高温で水素雰囲気に曝される
ために、PMOSトランジスタ部のp+ ゲート電極8内
にドープされたボロン(B)が異常に拡散し、ゲート酸
化膜9を突き抜けてしまい、PMOSトランジスタのし
きい値電圧(VT)が低下するという問題があった。
【0006】上記の問題が生じる理由としては、LPC
VD法によりシリコン窒化膜を形成する場合、3Si3
H4 +4NH3 →Si3 N4 +12H2 の反応式で表さ
れるように窒化膜形成と同時に大量の水素が発生する。
VD法によりシリコン窒化膜を形成する場合、3Si3
H4 +4NH3 →Si3 N4 +12H2 の反応式で表さ
れるように窒化膜形成と同時に大量の水素が発生する。
【0007】水素雰囲気でのボロンの酸化膜中の拡散係
数は、N2 /H2 (10%)雰囲気ではN2 (100
%)雰囲気に比べて1桁〜2桁程度大きくなる。そのた
め、p+ ゲートを用いたPMOSトランジスタでは、ゲ
ート中のボロンがゲート酸化膜をすり抜けて基板表面に
達する。尚、参考文献として、YOSI SHACHAM-DIAMOND e
t al. J. Electronic Materiais vol. 15 NO. 4P. 229
1986がある。
数は、N2 /H2 (10%)雰囲気ではN2 (100
%)雰囲気に比べて1桁〜2桁程度大きくなる。そのた
め、p+ ゲートを用いたPMOSトランジスタでは、ゲ
ート中のボロンがゲート酸化膜をすり抜けて基板表面に
達する。尚、参考文献として、YOSI SHACHAM-DIAMOND e
t al. J. Electronic Materiais vol. 15 NO. 4P. 229
1986がある。
【0008】本発明は、上記の問題を解決するために成
されたもので、容量絶縁膜形成工程時に発生した水素が
ゲート酸化膜を突き抜けてしまうのを防止することを目
的としている。
されたもので、容量絶縁膜形成工程時に発生した水素が
ゲート酸化膜を突き抜けてしまうのを防止することを目
的としている。
【0009】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項1記載の発明は、メモリセル部と周辺回路
部とロジック回路部とを有し、スタック型キャパシタと
p+ ゲート構造のトランジスタを有する半導体装置の製
造方法において、周辺回路部とロジック回路部とに、ス
タック型キャパシタの容量蓄積電極と同一の導電体膜か
らなる水素ブロック層を形成する工程と、容量絶縁膜を
形成する工程と、メモリセル部にのみ選択的にフォトレ
ジスト膜を残置し、該フォトレジスト膜をマスクにして
周辺回路部とロジック回路部に形成された容量絶縁膜お
よび水素ブロック層をエッチング除去する工程と、を備
えたことを特徴とする。
めに、請求項1記載の発明は、メモリセル部と周辺回路
部とロジック回路部とを有し、スタック型キャパシタと
p+ ゲート構造のトランジスタを有する半導体装置の製
造方法において、周辺回路部とロジック回路部とに、ス
タック型キャパシタの容量蓄積電極と同一の導電体膜か
らなる水素ブロック層を形成する工程と、容量絶縁膜を
形成する工程と、メモリセル部にのみ選択的にフォトレ
ジスト膜を残置し、該フォトレジスト膜をマスクにして
周辺回路部とロジック回路部に形成された容量絶縁膜お
よび水素ブロック層をエッチング除去する工程と、を備
えたことを特徴とする。
【0010】請求項2記載の発明は、メモリセル部と周
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとp + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、スタック型キャパシタの容量蓄積電極と同一の導電
体膜である第1の多結晶シリコン膜で水素ブロック層を
形成する工程と、容量絶縁膜を形成する工程と、容量絶
縁膜の上に第2の多結晶シリコン膜を形成する工程と、
メモリセル部に選択的にフォトレジスト膜を残 置し、フ
ォトレジスト膜をマスクにして第2の多結晶シリコン膜
をエッチングしてスタック型キャパシタの容量上部電極
を形成し、さらにフォトレジスト膜をマスクにして周辺
回路部とロジック回路部に形成された容量絶縁膜および
水素ブロック層をエッチング除去する工程と、を備えた
ことを特徴とする。
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとp + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、スタック型キャパシタの容量蓄積電極と同一の導電
体膜である第1の多結晶シリコン膜で水素ブロック層を
形成する工程と、容量絶縁膜を形成する工程と、容量絶
縁膜の上に第2の多結晶シリコン膜を形成する工程と、
メモリセル部に選択的にフォトレジスト膜を残 置し、フ
ォトレジスト膜をマスクにして第2の多結晶シリコン膜
をエッチングしてスタック型キャパシタの容量上部電極
を形成し、さらにフォトレジスト膜をマスクにして周辺
回路部とロジック回路部に形成された容量絶縁膜および
水素ブロック層をエッチング除去する工程と、を備えた
ことを特徴とする。
【0011】請求項3記載の発明は、メモリセル部と周
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとp + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を多
結晶シリコン膜で形成する工程と、容量絶縁膜を形成す
る工程と、メモリセル部にのみ選択的にフォトレジスト
膜を残置し、該フォトレジスト膜をマスクにして周辺回
路部とロジック回路部に形成された容量絶縁膜および水
素ブロック層をエッチング除去する工程と、を備えたこ
とを特徴とする。
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとp + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を多
結晶シリコン膜で形成する工程と、容量絶縁膜を形成す
る工程と、メモリセル部にのみ選択的にフォトレジスト
膜を残置し、該フォトレジスト膜をマスクにして周辺回
路部とロジック回路部に形成された容量絶縁膜および水
素ブロック層をエッチング除去する工程と、を備えたこ
とを特徴とする。
【0012】請求項4記載の発明は、メモリセル部と周
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとp + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を第
1の多結晶シリコン膜で形成する工程と、容量絶縁膜を
形成する工程と、容量絶縁膜の上に第2の多結晶シリコ
ン膜を形成する工程と、メモリセル部に選択的にフォト
レジスト膜を残置し、該フォトレジスト膜をマスクにし
て第2の多結晶シリコン膜をエッチングしてスタック型
キャパシタの容量上部電極を形成し、さらにフォトレジ
スト膜をマスクにして周辺回路部とロジック回路部に形
成された容量絶縁膜および水素ブロック層をエッチング
除去する工程と、を備えたことを特徴とする。
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとp + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を第
1の多結晶シリコン膜で形成する工程と、容量絶縁膜を
形成する工程と、容量絶縁膜の上に第2の多結晶シリコ
ン膜を形成する工程と、メモリセル部に選択的にフォト
レジスト膜を残置し、該フォトレジスト膜をマスクにし
て第2の多結晶シリコン膜をエッチングしてスタック型
キャパシタの容量上部電極を形成し、さらにフォトレジ
スト膜をマスクにして周辺回路部とロジック回路部に形
成された容量絶縁膜および水素ブロック層をエッチング
除去する工程と、を備えたことを特徴とする。
【0013】請求項5記載の発明は、請求項1から4の
いずれか1項に記載の半導体装置の製造方法において、
コンタクトホールを形成する工程と、メタル配線を形成
する工程と、を備えたことを特徴とする。
いずれか1項に記載の半導体装置の製造方法において、
コンタクトホールを形成する工程と、メタル配線を形成
する工程と、を備えたことを特徴とする。
【0014】請求項6記載の発明は、メモリセル部と周
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとp + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を第
1の多結晶シリコン膜で形成する工程と、容量絶縁膜を
形成する工程と、容量絶縁膜の上に第2の多結晶シリコ
ン膜を形成する工程と、スタック型キャパシタの容量上
部電極を形成する工程と、層間絶縁膜を形成する工程
と、層間絶縁膜上に形成されるメタル配線とトランジス
タのソース拡散層またはドレイン拡散層またはゲート電
極とを接続するためのコンタクトホールを形成する工程
と、メタル配線を形成する工程と、を備え、コンタクト
ホールを形成する工程は、フォトレジストをマスクにし
て層間絶縁膜をエッチング除去する工程と、フォトレジ
ストをマスクにして水素ブロック層をエッチング除去す
る工程とを含むことを特徴とする。
辺回路部とロジック回路部とを有し、スタック型キャパ
シタとp + ゲート構造のトランジスタを有する半導体装
置の製造方法において、周辺回路部とロジック回路部と
に、ビット線と同一の導電体膜で水素ブロック層を形成
する工程と、スタック型キャパシタの容量蓄積電極を第
1の多結晶シリコン膜で形成する工程と、容量絶縁膜を
形成する工程と、容量絶縁膜の上に第2の多結晶シリコ
ン膜を形成する工程と、スタック型キャパシタの容量上
部電極を形成する工程と、層間絶縁膜を形成する工程
と、層間絶縁膜上に形成されるメタル配線とトランジス
タのソース拡散層またはドレイン拡散層またはゲート電
極とを接続するためのコンタクトホールを形成する工程
と、メタル配線を形成する工程と、を備え、コンタクト
ホールを形成する工程は、フォトレジストをマスクにし
て層間絶縁膜をエッチング除去する工程と、フォトレジ
ストをマスクにして水素ブロック層をエッチング除去す
る工程とを含むことを特徴とする。
【0015】請求項7記載の発明は、請求項1から6の
いずれか1項に記載の半導体装置の製造方法において、
メモリセル部にDRAMを形成することを特徴とする。
いずれか1項に記載の半導体装置の製造方法において、
メモリセル部にDRAMを形成することを特徴とする。
【0016】
【発明の実施の形態】以下、本発明の実施の形態を図面
と共に説明する。本発明の実施の形態は、スタック型キ
ャパシタとデュアルゲート(p- nゲート) 構造を有す
るDRAMまたはロジック混載DRAMのキャパシタの
容量絶縁膜を形成する工程において、気相成長(LPC
VD)法によるシリコン窒化膜を形成する際に、700
℃以上の高温水素雰囲気に曝されるために、PMOSト
ランジスタ部のp+ ゲート電極中のボロン(B)が異常
に拡散し、ゲート酸化膜を突き抜けてしまうという問題
を解決するものである。
と共に説明する。本発明の実施の形態は、スタック型キ
ャパシタとデュアルゲート(p- nゲート) 構造を有す
るDRAMまたはロジック混載DRAMのキャパシタの
容量絶縁膜を形成する工程において、気相成長(LPC
VD)法によるシリコン窒化膜を形成する際に、700
℃以上の高温水素雰囲気に曝されるために、PMOSト
ランジスタ部のp+ ゲート電極中のボロン(B)が異常
に拡散し、ゲート酸化膜を突き抜けてしまうという問題
を解決するものである。
【0017】上記問題を解決するために、本発明の実施
の形態においては、トランジスタの上方に容量蓄積電極
と同一の導電体膜(多結晶シリコン膜)を設けることに
より、シリコン窒化膜を成長中に発生する水素を多結晶
シリコン膜の結晶粒界のダングリングボンドで吸収さ
せ、p+ ゲート電極部へ到達する水素を遮断するように
している。
の形態においては、トランジスタの上方に容量蓄積電極
と同一の導電体膜(多結晶シリコン膜)を設けることに
より、シリコン窒化膜を成長中に発生する水素を多結晶
シリコン膜の結晶粒界のダングリングボンドで吸収さ
せ、p+ ゲート電極部へ到達する水素を遮断するように
している。
【0018】図1は本発明の実施の形態による半導体装
置の製造方法における一工程を示す断面図であり、図7
と対応する部分には同一番号が付されている。この工程
においては、トランジスタの上方にスタック型キャパシ
タが設けられたメモリセル部と、容量蓄積電極15と同
一導電体層からなる水素ブロック層17が設けられたD
RAM周辺・ロジック部とを有している。
置の製造方法における一工程を示す断面図であり、図7
と対応する部分には同一番号が付されている。この工程
においては、トランジスタの上方にスタック型キャパシ
タが設けられたメモリセル部と、容量蓄積電極15と同
一導電体層からなる水素ブロック層17が設けられたD
RAM周辺・ロジック部とを有している。
【0019】p型シリコン基板1上のメモリセル領域に
はトランジスタが形成され、トランジスタを覆う第1の
層間絶縁膜13上にはトランジスタのn- 型拡散層4に
導通するビット線12が形成されている。
はトランジスタが形成され、トランジスタを覆う第1の
層間絶縁膜13上にはトランジスタのn- 型拡散層4に
導通するビット線12が形成されている。
【0020】また、ビット線12を覆う第2の層間絶縁
膜14上には、多結晶シリコンからなる容量蓄積電極1
5、酸化窒化膜(NO)からなる容量絶縁膜16、容量
絶縁膜16上に形成されるn型多結晶シリコン膜からな
る容量上部電極(不図示)で構成されたスタック型キャ
パシタが形成されている。
膜14上には、多結晶シリコンからなる容量蓄積電極1
5、酸化窒化膜(NO)からなる容量絶縁膜16、容量
絶縁膜16上に形成されるn型多結晶シリコン膜からな
る容量上部電極(不図示)で構成されたスタック型キャ
パシタが形成されている。
【0021】一方、周辺回路部・ロジック回路部には、
トランジスタ上に第1、第2の層間絶縁膜13、14が
形成されている。そして、周辺回路部・ロジック回路部
全体が、容量蓄積電極15と同一の多結晶シリコン膜か
らなる水素ブロック層17で覆われている。
トランジスタ上に第1、第2の層間絶縁膜13、14が
形成されている。そして、周辺回路部・ロジック回路部
全体が、容量蓄積電極15と同一の多結晶シリコン膜か
らなる水素ブロック層17で覆われている。
【0022】次に上記構成を有する半導体装置の製造方
法の第1〜第4の実施の形態について説明する。まず、
第1の実施の形態を図2(a)〜図3(e)と共に説明
する。始めに図2(a) に示すように、p型シリコン基板
1の表面に公知のLOCOS法による膜厚300nm程
度のフィールド酸化膜6を形成する。その後、ゲート酸
化膜9を形成した後、膜厚150nm程度のn+ 型およ
びp+ 型にドープされた多結晶シリコン膜と膜厚100
nm程度のタングステン・シリサイド膜からなるゲート
電極7、8をメモリセル部と周辺回路部・ロジック回路
部とに形成する。
法の第1〜第4の実施の形態について説明する。まず、
第1の実施の形態を図2(a)〜図3(e)と共に説明
する。始めに図2(a) に示すように、p型シリコン基板
1の表面に公知のLOCOS法による膜厚300nm程
度のフィールド酸化膜6を形成する。その後、ゲート酸
化膜9を形成した後、膜厚150nm程度のn+ 型およ
びp+ 型にドープされた多結晶シリコン膜と膜厚100
nm程度のタングステン・シリサイド膜からなるゲート
電極7、8をメモリセル部と周辺回路部・ロジック回路
部とに形成する。
【0023】ここで、n+ 型の多結晶シリコン膜はNM
OSトランジスタ形成領域に砒素(As)のイオン注入
( 条件例:30KeV、5E15cm-2)を行って形成
する。
OSトランジスタ形成領域に砒素(As)のイオン注入
( 条件例:30KeV、5E15cm-2)を行って形成
する。
【0024】一方、p+ 型の多結晶シリコン膜はPMO
Sトランジスタ形成領域にボロン(B)のイオン注入
(条件例:10KeV、5E15cm-2)またはフッ化
ボロン(BF2 )のイオン注入(条件例:30KeV、
5E15cm-2)を行って形成する。
Sトランジスタ形成領域にボロン(B)のイオン注入
(条件例:10KeV、5E15cm-2)またはフッ化
ボロン(BF2 )のイオン注入(条件例:30KeV、
5E15cm-2)を行って形成する。
【0025】続いて、ゲート電極7、8とフォトレジス
トをマスクにしてメモリセル部と周辺回路部・ロジック
回路部のNMOSトランジスタ領域に29〜50Ke
V、1〜3×1013cm-2程度のリン(P)または砒素
のイオン注入を行い、n- 型拡散層4を形成する。つい
で、トランジスタの側壁スペーサとなるシリコン酸化膜
を形成する。
トをマスクにしてメモリセル部と周辺回路部・ロジック
回路部のNMOSトランジスタ領域に29〜50Ke
V、1〜3×1013cm-2程度のリン(P)または砒素
のイオン注入を行い、n- 型拡散層4を形成する。つい
で、トランジスタの側壁スペーサとなるシリコン酸化膜
を形成する。
【0026】シリコン酸化膜がHTO膜からなる場合、
側壁スペーサの形成方法の一例は次のようである。シラ
ン(SiH4 )と亜酸化窒素(N2 O)を原料ガスとし
た800℃程度での減圧気相成長(LPCVD)法によ
り全面に膜厚100nm程度のHTO膜を形成し、その
後HTO膜を反応性イオンエッチングによりエッチバッ
クすることにより側壁スペーサが形成される。
側壁スペーサの形成方法の一例は次のようである。シラ
ン(SiH4 )と亜酸化窒素(N2 O)を原料ガスとし
た800℃程度での減圧気相成長(LPCVD)法によ
り全面に膜厚100nm程度のHTO膜を形成し、その
後HTO膜を反応性イオンエッチングによりエッチバッ
クすることにより側壁スペーサが形成される。
【0027】次に、周辺回路部・ロジック回路部のトラ
ンジスタのソース・ドレイン拡散層を形成するために、
砒素をNMOSトランジスタにフッ化ボロン(BF2 )
をPMOSトランジスタにイオン注入する〔図2(a)
〕。
ンジスタのソース・ドレイン拡散層を形成するために、
砒素をNMOSトランジスタにフッ化ボロン(BF2 )
をPMOSトランジスタにイオン注入する〔図2(a)
〕。
【0028】次に、常圧CVD法による膜厚100nm
程度のシリコン酸化膜とTEOS(SiOC2 H)4ガ
スとホスフィン(PH3 )とトリメチルボレイトB(O
CH3 3)ガスと酸素(O2 )ガスを原料ガスとしたL
PCVD法により膜厚700nm程度のBPSG膜を全
面に形成後、窒素雰囲気中での800〜900℃での炉
アニールまたはランプアニールを行い、その後、化学的
機械研磨(CMP)法あるいは反応性イオンエッチング
によるエッチバック法により膜厚500nm程度の第1
の層間絶縁膜13を形成する。
程度のシリコン酸化膜とTEOS(SiOC2 H)4ガ
スとホスフィン(PH3 )とトリメチルボレイトB(O
CH3 3)ガスと酸素(O2 )ガスを原料ガスとしたL
PCVD法により膜厚700nm程度のBPSG膜を全
面に形成後、窒素雰囲気中での800〜900℃での炉
アニールまたはランプアニールを行い、その後、化学的
機械研磨(CMP)法あるいは反応性イオンエッチング
によるエッチバック法により膜厚500nm程度の第1
の層間絶縁膜13を形成する。
【0029】続いて、フルオロ・カーボン系のエッチン
グガス(CHF3 、CF4 )を用いた異方性エッチング
により、メモリセル部のn- 型拡散層4に達するビット
線コンタクト10を第1の層間絶縁膜13に開口し、全
面に膜厚100nm程度のリンなどのn型不純物をドー
ピングした多結晶シリコン膜と膜厚100nm程度のタ
ングステン・シリサイド(WSi2 )膜を順次形成した
後、この2層からなるタングステン・ポリサイド膜をパ
ターンニングすることによりビット線12を形成する
〔図2(b) 〕。
グガス(CHF3 、CF4 )を用いた異方性エッチング
により、メモリセル部のn- 型拡散層4に達するビット
線コンタクト10を第1の層間絶縁膜13に開口し、全
面に膜厚100nm程度のリンなどのn型不純物をドー
ピングした多結晶シリコン膜と膜厚100nm程度のタ
ングステン・シリサイド(WSi2 )膜を順次形成した
後、この2層からなるタングステン・ポリサイド膜をパ
ターンニングすることによりビット線12を形成する
〔図2(b) 〕。
【0030】次に、全面に第2の層間絶縁膜14を形成
する。第2の層間絶縁膜14は、膜厚100nm程度の
常圧CVD法によるシリコン酸化膜とLPCVD法によ
る膜厚300nm程度のBPSG膜から形成されてい
る。また、第2の層間絶縁膜14の表面は平坦化されて
おり、p型シリコン基板1の表面から第2の層間絶縁膜
14表面の高さは800nm程度である。
する。第2の層間絶縁膜14は、膜厚100nm程度の
常圧CVD法によるシリコン酸化膜とLPCVD法によ
る膜厚300nm程度のBPSG膜から形成されてい
る。また、第2の層間絶縁膜14の表面は平坦化されて
おり、p型シリコン基板1の表面から第2の層間絶縁膜
14表面の高さは800nm程度である。
【0031】次に、フォトレジストをマスクにした異方
性エッチングを行うことにより、n- 型拡散層4に達す
るメモリセル部のノードコンタクト11を形成する。つ
いで、フォトレジストを除去した後、膜厚800nm程
度のリンなどのn型不純物をドーピングした第1の多結
晶シリコン膜をLPCVD法により堆積する。第1の多
結晶シリコン膜の形成方法を以下に示す。
性エッチングを行うことにより、n- 型拡散層4に達す
るメモリセル部のノードコンタクト11を形成する。つ
いで、フォトレジストを除去した後、膜厚800nm程
度のリンなどのn型不純物をドーピングした第1の多結
晶シリコン膜をLPCVD法により堆積する。第1の多
結晶シリコン膜の形成方法を以下に示す。
【0032】1.モノシランガス(SiH4 )を原料ガ
スに用いた成長温度600〜650℃程度でのLPCV
D法により多結晶シリコン膜を膜厚800nm程度堆積
した後、リンなどの不純物を気相拡散法により第1の多
結晶シリコン中に拡散し、n型の多結晶シリコン膜に変
換する。
スに用いた成長温度600〜650℃程度でのLPCV
D法により多結晶シリコン膜を膜厚800nm程度堆積
した後、リンなどの不純物を気相拡散法により第1の多
結晶シリコン中に拡散し、n型の多結晶シリコン膜に変
換する。
【0033】2.モノシランガスとフォスフィン(PH
3 )ガスを原料ガスとする成長温度480〜580℃で
のLPCVD法によりn型にドープされた非晶質シリコ
ン膜を堆積後に温度700〜900℃程度の窒素
(N2 )雰囲気での炉アニールまたはランプアニールを
施すことにより、非晶質シリコン膜を多数の結晶グレイ
ンと結晶粒界を有するn型多結晶シリコン膜に変換す
る。
3 )ガスを原料ガスとする成長温度480〜580℃で
のLPCVD法によりn型にドープされた非晶質シリコ
ン膜を堆積後に温度700〜900℃程度の窒素
(N2 )雰囲気での炉アニールまたはランプアニールを
施すことにより、非晶質シリコン膜を多数の結晶グレイ
ンと結晶粒界を有するn型多結晶シリコン膜に変換す
る。
【0034】3.上記LPCVD法による多結晶シリコ
ン膜および非晶質シリコン膜を複数回(2〜10回)に
分けて成長し、グレインサイズを小さくし、結晶粒界を
多くする。
ン膜および非晶質シリコン膜を複数回(2〜10回)に
分けて成長し、グレインサイズを小さくし、結晶粒界を
多くする。
【0035】次に、メモリセル部の容量蓄積電極形成領
域および周辺回路部・ロジック回路部領域の第1の多結
晶シリコン膜表面を覆うようにフォトレジストでマスク
して異方性エッチングすることにより、容量蓄積電極1
5と水素ブロック層17とを形成する。続いて、フォト
レジストを除去した後、容量蓄積電極表面をアンモニア
雰囲気での800〜900℃の急速熱窒化(RTN)に
より、膜厚15Å程度の熱窒化膜を成長後に全面に膜厚
60nm程度のシリコン窒化膜(Si3 N4 )を堆積
し、さらにスチーム雰囲気(H2 O2 )中で800℃3
0分程度窒化膜表面を酸化することにより、容量絶縁膜
16を形成する〔図2(c)〕。
域および周辺回路部・ロジック回路部領域の第1の多結
晶シリコン膜表面を覆うようにフォトレジストでマスク
して異方性エッチングすることにより、容量蓄積電極1
5と水素ブロック層17とを形成する。続いて、フォト
レジストを除去した後、容量蓄積電極表面をアンモニア
雰囲気での800〜900℃の急速熱窒化(RTN)に
より、膜厚15Å程度の熱窒化膜を成長後に全面に膜厚
60nm程度のシリコン窒化膜(Si3 N4 )を堆積
し、さらにスチーム雰囲気(H2 O2 )中で800℃3
0分程度窒化膜表面を酸化することにより、容量絶縁膜
16を形成する〔図2(c)〕。
【0036】その後、メモリセル部を覆うように選択的
にフォトレジスト22を残置し、フォトレジスト22を
マスクにして周辺回路部・ロジック回路部の容量絶縁膜
16をフルオロ・カーボン系のエッチングガス(CHF
3 、CF4 )を用いた異方性エッチングにより除去後、
さらに、塩素(Cl2 )と臭化水素(HBr)ガスを用
いた反応性イオンエッチングにより水素ブロック層17
をエッチング除去する〔図3(d)〕。
にフォトレジスト22を残置し、フォトレジスト22を
マスクにして周辺回路部・ロジック回路部の容量絶縁膜
16をフルオロ・カーボン系のエッチングガス(CHF
3 、CF4 )を用いた異方性エッチングにより除去後、
さらに、塩素(Cl2 )と臭化水素(HBr)ガスを用
いた反応性イオンエッチングにより水素ブロック層17
をエッチング除去する〔図3(d)〕。
【0037】その後、フォトレジスト22を除去し、リ
ンなどの不純物がドープされたn型の第2の多結晶シリ
コン膜からなる容量上部電極18を形成し、その後公知
の製造方法により第3の層間絶縁膜19、コンタクトホ
ール20およびアルミ配線21を形成して本実施の形態
による半導体装置が完成する〔図3(e)〕。
ンなどの不純物がドープされたn型の第2の多結晶シリ
コン膜からなる容量上部電極18を形成し、その後公知
の製造方法により第3の層間絶縁膜19、コンタクトホ
ール20およびアルミ配線21を形成して本実施の形態
による半導体装置が完成する〔図3(e)〕。
【0038】本実施の形態によれば、容量絶縁膜の形成
工程のシリコン窒化膜またはその後の窒化膜酸化時にお
いて、水素の発生および下方への拡散によりp+ ゲート
中のボロン(B)の拡散が促進され、ボロンがゲート酸
化膜を突き抜けてシリコン基板表面に達することによる
PMOSトランジスタのしきい値電圧(VT)が低下す
ることを防止することができる。
工程のシリコン窒化膜またはその後の窒化膜酸化時にお
いて、水素の発生および下方への拡散によりp+ ゲート
中のボロン(B)の拡散が促進され、ボロンがゲート酸
化膜を突き抜けてシリコン基板表面に達することによる
PMOSトランジスタのしきい値電圧(VT)が低下す
ることを防止することができる。
【0039】上記効果が得られる理由は、周辺回路部に
多結晶シリコン膜からなる水素ブロック層17を設け、
LPCVD法によるシリコン窒化膜堆積時や窒化膜酸化
時に発生する大量の水素を多結晶シリコン膜中の結晶粒
界などに存在するダングリングボンドにターミネートさ
せることにより、下方のPMOSトランジスタのゲート
電極部へ到達する水素の量を大幅に減少させることがで
きる。これにより、PMOSトランジスタ部のp+ ゲー
ト電極中のボロンがゲート酸化膜中を拡散し、基板表面
に達することを防止できるからである。
多結晶シリコン膜からなる水素ブロック層17を設け、
LPCVD法によるシリコン窒化膜堆積時や窒化膜酸化
時に発生する大量の水素を多結晶シリコン膜中の結晶粒
界などに存在するダングリングボンドにターミネートさ
せることにより、下方のPMOSトランジスタのゲート
電極部へ到達する水素の量を大幅に減少させることがで
きる。これにより、PMOSトランジスタ部のp+ ゲー
ト電極中のボロンがゲート酸化膜中を拡散し、基板表面
に達することを防止できるからである。
【0040】次に第2の実施の形態を図4(a)(b)
と共に説明する。第1の実施の形態と同様にして、DR
AMの周辺回路部・ロジック回路部に容量蓄積電極15
と同一の導電体膜からなる水素ブロック層17を設け、
容量絶縁膜16となるシリコン窒化膜をLPCVD法に
より堆積後スチーム雰囲気での熱酸化により窒化膜表面
を酸化し、酸窒化膜を形成する〔図4(a)〕。
と共に説明する。第1の実施の形態と同様にして、DR
AMの周辺回路部・ロジック回路部に容量蓄積電極15
と同一の導電体膜からなる水素ブロック層17を設け、
容量絶縁膜16となるシリコン窒化膜をLPCVD法に
より堆積後スチーム雰囲気での熱酸化により窒化膜表面
を酸化し、酸窒化膜を形成する〔図4(a)〕。
【0041】次に、リンなどのn+ 型不純物がドーピン
グされた第2の多結晶シリコン膜を堆積後にメモリセル
部に残置されたフォトレジスト22をマスクにして反応
性イオンエッチングにより容量上部電極18を形成する
とともに、フォトレジスト22をマスクにして周辺回路
部・ロジック回路部の容量絶縁膜16と水素ブロック層
17とを順次エッチング除去する〔図4(b)〕。
グされた第2の多結晶シリコン膜を堆積後にメモリセル
部に残置されたフォトレジスト22をマスクにして反応
性イオンエッチングにより容量上部電極18を形成する
とともに、フォトレジスト22をマスクにして周辺回路
部・ロジック回路部の容量絶縁膜16と水素ブロック層
17とを順次エッチング除去する〔図4(b)〕。
【0042】続いて、第1の実施の形態と同様にして、
第3の層間絶縁膜、コンタクトホールおよびアルミ配線
を形成して本実施の形態による半導体装置が完成する。
第3の層間絶縁膜、コンタクトホールおよびアルミ配線
を形成して本実施の形態による半導体装置が完成する。
【0043】本実施の形態によれば、周辺回路部・ロジ
ック回路部に多結晶シリコン膜からなる水素ブロック層
17を設け、発生した水素を多結晶シリコン膜中の結晶
粒界に存在するダングリングボンドにターミネートさせ
ると共に、多結晶シリコン膜をDRAMの容量上部電極
18のエッチング時に同時に除去するようにしたので、
水素ブロック層17を除去するための追加のリソグラフ
ィー工程を追加することなく、容量絶縁膜形成工程時に
発生した水素がゲート電極に到達する量を大幅に削減で
きる効果が得られる。
ック回路部に多結晶シリコン膜からなる水素ブロック層
17を設け、発生した水素を多結晶シリコン膜中の結晶
粒界に存在するダングリングボンドにターミネートさせ
ると共に、多結晶シリコン膜をDRAMの容量上部電極
18のエッチング時に同時に除去するようにしたので、
水素ブロック層17を除去するための追加のリソグラフ
ィー工程を追加することなく、容量絶縁膜形成工程時に
発生した水素がゲート電極に到達する量を大幅に削減で
きる効果が得られる。
【0044】次に第3の実施の形態を図5(a)(b)
と共に説明する。第1の実施の形態と同様にして、メモ
リセル部、周辺回路部・ロジック回路部に素子分離とト
ランジスタを形成後、第1の層間絶縁膜13とメモリセ
ル部のn- 型拡散層4に接続されるビット線コンタクト
10を形成する。
と共に説明する。第1の実施の形態と同様にして、メモ
リセル部、周辺回路部・ロジック回路部に素子分離とト
ランジスタを形成後、第1の層間絶縁膜13とメモリセ
ル部のn- 型拡散層4に接続されるビット線コンタクト
10を形成する。
【0045】その後、全面に例えば膜厚30〜100n
mのチタン(Ti)膜と膜厚100〜300nmの窒化
チタン(TiN)膜を順次スパッタ法あるいはCVD法
を用いて堆積する。次に、メモリセル部のビット線12
と周辺回路部・ロジック回路部のTiN/Tiの積層膜
の表面を覆うようにフォトレジスト22でマスクして異
方性エッチングすることにより、ビット線12とビット
線と同一の導電体膜からなる水素ブロック層17を形成
する〔図5(a)〕。
mのチタン(Ti)膜と膜厚100〜300nmの窒化
チタン(TiN)膜を順次スパッタ法あるいはCVD法
を用いて堆積する。次に、メモリセル部のビット線12
と周辺回路部・ロジック回路部のTiN/Tiの積層膜
の表面を覆うようにフォトレジスト22でマスクして異
方性エッチングすることにより、ビット線12とビット
線と同一の導電体膜からなる水素ブロック層17を形成
する〔図5(a)〕。
【0046】ここで、ビット線12および水素ブロック
層17を構成する導電体膜としては、TiN/Tiの積
層構造膜以外に膜厚100nm程度のリンなどのn型不
純物をドーピングした多結晶シリコン膜と膜厚100n
m程度のタングステン・シリサイド(WSi2 )膜の積
層構造膜やTiN/Tiの積層構造膜上にさらにタング
ステン(W)を堆積した構造でも構わない。
層17を構成する導電体膜としては、TiN/Tiの積
層構造膜以外に膜厚100nm程度のリンなどのn型不
純物をドーピングした多結晶シリコン膜と膜厚100n
m程度のタングステン・シリサイド(WSi2 )膜の積
層構造膜やTiN/Tiの積層構造膜上にさらにタング
ステン(W)を堆積した構造でも構わない。
【0047】その後、全面に第2の層間絶縁膜14を形
成する。第2の層間絶縁膜14は、膜厚100nm程度
の常圧CVD法によるシリコン酸化膜とLPCVD法に
よる膜厚300nm程度のBPSG膜から形成されてい
る。また、第2の層間絶縁膜14の表面は平坦化されて
おり、p型シリコン基板1の表面から第2の層間絶縁膜
14表面の高さは800nm程度である。
成する。第2の層間絶縁膜14は、膜厚100nm程度
の常圧CVD法によるシリコン酸化膜とLPCVD法に
よる膜厚300nm程度のBPSG膜から形成されてい
る。また、第2の層間絶縁膜14の表面は平坦化されて
おり、p型シリコン基板1の表面から第2の層間絶縁膜
14表面の高さは800nm程度である。
【0048】次に、フォトレジスト22をマスクにした
異方性エッチングを行うことにより、n- 型拡散層4に
達するメモリセル部のノードコンタクト11を形成す
る。ついで、フォトレジスト22を除去した後、膜厚8
00nm程度のリンなどのn型不純物をドーピングした
第1の多結晶シリコン膜をLPCVD法により堆積す
る。
異方性エッチングを行うことにより、n- 型拡散層4に
達するメモリセル部のノードコンタクト11を形成す
る。ついで、フォトレジスト22を除去した後、膜厚8
00nm程度のリンなどのn型不純物をドーピングした
第1の多結晶シリコン膜をLPCVD法により堆積す
る。
【0049】次に、メモリセル部の容量蓄積電極形成予
定領域の第1の多結晶シリコン膜表面を覆うようにフォ
トレジスト22でマスクして異方性エッチングすること
により、容量蓄積電極15を形成する。続いて、フォト
レジストを除去した後、容量蓄積電極表面をアンモニア
雰囲気での800〜900℃の急速熱窒化(RTN)に
より、膜厚15Å程度の熱窒化膜を成長後に全面に膜厚
60nm程度のシリコン窒化膜を堆積し、さらにスチー
ム雰囲気中で800℃30分程度シリコン窒化膜表面を
酸化することにより、容量絶縁膜16を形成する。
定領域の第1の多結晶シリコン膜表面を覆うようにフォ
トレジスト22でマスクして異方性エッチングすること
により、容量蓄積電極15を形成する。続いて、フォト
レジストを除去した後、容量蓄積電極表面をアンモニア
雰囲気での800〜900℃の急速熱窒化(RTN)に
より、膜厚15Å程度の熱窒化膜を成長後に全面に膜厚
60nm程度のシリコン窒化膜を堆積し、さらにスチー
ム雰囲気中で800℃30分程度シリコン窒化膜表面を
酸化することにより、容量絶縁膜16を形成する。
【0050】その後、LPCVD法によりn型の第2の
多結晶シリコン膜を堆積し、メモリセル部の容量上部電
極形成予定領域の第2の多結晶シリコン膜表面を覆うよ
うにフォトレジスト22でマスクして第2の多結晶シリ
コン膜を異方性エッチングすることにより容量上部電極
18を形成する。
多結晶シリコン膜を堆積し、メモリセル部の容量上部電
極形成予定領域の第2の多結晶シリコン膜表面を覆うよ
うにフォトレジスト22でマスクして第2の多結晶シリ
コン膜を異方性エッチングすることにより容量上部電極
18を形成する。
【0051】続いて、フォトレジスト22をマスクにし
て周辺回路部・ロジック回路部の第2の多結晶シリコン
膜の下にあった容量絶縁膜16と第2の層間絶縁膜14
とをフルオロ・カーボン系のエッチングガスを用いた異
方性エッチングにより除去する〔図5(b)〕。
て周辺回路部・ロジック回路部の第2の多結晶シリコン
膜の下にあった容量絶縁膜16と第2の層間絶縁膜14
とをフルオロ・カーボン系のエッチングガスを用いた異
方性エッチングにより除去する〔図5(b)〕。
【0052】引き続きビット線12と同一の導電体層か
らなる水素ブロック層17を塩素系のエッチングガスを
用いた異方性エッチングにより除去する。その後、公知
の製造方法により第3の層間絶縁膜、コンタクトホール
およびアルミ配線を形成して本実施の形態による半導体
装置が完成する。
らなる水素ブロック層17を塩素系のエッチングガスを
用いた異方性エッチングにより除去する。その後、公知
の製造方法により第3の層間絶縁膜、コンタクトホール
およびアルミ配線を形成して本実施の形態による半導体
装置が完成する。
【0053】本実施の形態によれば、周辺回路部・ロジ
ック回路部にビット線と同一の導電体膜からなる水素ブ
ロック層17を設け、キャパシタ形成工程で発生した水
素を通過させにくい高融点金属膜で遮断し、水素ブロッ
ク層17を容量上部電極18のエッチング時に同時に除
去するようにしたので、水素ブロック層17を除去する
ための追加のリソグラフィー工程を追加することなく、
容量絶縁膜形成工程時に発生した水素がゲート電極に到
達することを防止することができる。
ック回路部にビット線と同一の導電体膜からなる水素ブ
ロック層17を設け、キャパシタ形成工程で発生した水
素を通過させにくい高融点金属膜で遮断し、水素ブロッ
ク層17を容量上部電極18のエッチング時に同時に除
去するようにしたので、水素ブロック層17を除去する
ための追加のリソグラフィー工程を追加することなく、
容量絶縁膜形成工程時に発生した水素がゲート電極に到
達することを防止することができる。
【0054】次に第4の実施の形態を図6(a)(b)
と共に説明する。第3の実施の形態と同様にして、メモ
リセル部および周辺回路部・ロジック回路部に素子分離
とトランジスタを形成後、第1の層間絶縁膜13とメモ
リセル部のn- 型拡散層4に接続されるビット線コンタ
クトホールを形成後、ビット線および水素ブロック層1
7を形成する。
と共に説明する。第3の実施の形態と同様にして、メモ
リセル部および周辺回路部・ロジック回路部に素子分離
とトランジスタを形成後、第1の層間絶縁膜13とメモ
リセル部のn- 型拡散層4に接続されるビット線コンタ
クトホールを形成後、ビット線および水素ブロック層1
7を形成する。
【0055】その後、第3の実施の形態と同様にして、
第2の層間絶縁膜14、ノードコンタクト11、容量蓄
積電極15を形成後、容量蓄積電極15の表面をアンモ
ニア雰囲気での800〜900℃の急速熱窒化(RT
N)により、膜厚15Å程度の熱窒化膜を成長後に全面
に膜厚60nm程度のシリコン窒化膜を堆積し、さらに
スチーム雰囲気中で800℃30分程度シリコン窒化膜
表面を酸化することにより、容量絶縁膜16を形成する
〔図6(a)〕。
第2の層間絶縁膜14、ノードコンタクト11、容量蓄
積電極15を形成後、容量蓄積電極15の表面をアンモ
ニア雰囲気での800〜900℃の急速熱窒化(RT
N)により、膜厚15Å程度の熱窒化膜を成長後に全面
に膜厚60nm程度のシリコン窒化膜を堆積し、さらに
スチーム雰囲気中で800℃30分程度シリコン窒化膜
表面を酸化することにより、容量絶縁膜16を形成する
〔図6(a)〕。
【0056】その後、容量上部電極18、および第3の
層間絶縁膜19を順次形成していく。この段階では、周
辺回路部・ロジック回路部には水素ブロック層17が残
存している。
層間絶縁膜19を順次形成していく。この段階では、周
辺回路部・ロジック回路部には水素ブロック層17が残
存している。
【0057】次に、第3の層間絶縁膜19上に形成する
アルミ配線と下層のソース・ドレイン拡散層やゲート電
極とを接続するためのコンタクトホールを形成するため
に、まずフォトレジストをマスクにして第3の層間絶縁
膜19と第2の層間絶縁膜14とをフルオロ・カーボン
系のエッチングガスを用いた異方性エッチングにより除
去した後、露出したビット線と同一の導電体膜の水素ブ
ロック層17を塩素系のエッチングガスを用いた異方性
エッチングにより除去する。
アルミ配線と下層のソース・ドレイン拡散層やゲート電
極とを接続するためのコンタクトホールを形成するため
に、まずフォトレジストをマスクにして第3の層間絶縁
膜19と第2の層間絶縁膜14とをフルオロ・カーボン
系のエッチングガスを用いた異方性エッチングにより除
去した後、露出したビット線と同一の導電体膜の水素ブ
ロック層17を塩素系のエッチングガスを用いた異方性
エッチングにより除去する。
【0058】続いて、第1の層間絶縁膜13をエッチン
グガスを用いてエッチングして、ソース・ドレイン拡散
層とゲート電極の表面を露出させる。その後、コンタク
トホール内でのアルミ配線と水素ブロック層との電気的
短絡(ショート)を防止するためにLPCVD法やプラ
ズマCVD(P−CVD)法によるシリコン酸化膜やシ
リコン窒化膜を堆積させた後、反応性イオンエッチング
によるエッチバックにより側壁スペーサをコンタクトホ
ール内に形成する。その後公知の方法によりアルミ配線
を形成して本発明の半導体装置が完成する〔図6
(b)〕。
グガスを用いてエッチングして、ソース・ドレイン拡散
層とゲート電極の表面を露出させる。その後、コンタク
トホール内でのアルミ配線と水素ブロック層との電気的
短絡(ショート)を防止するためにLPCVD法やプラ
ズマCVD(P−CVD)法によるシリコン酸化膜やシ
リコン窒化膜を堆積させた後、反応性イオンエッチング
によるエッチバックにより側壁スペーサをコンタクトホ
ール内に形成する。その後公知の方法によりアルミ配線
を形成して本発明の半導体装置が完成する〔図6
(b)〕。
【0059】本実施の形態によれば、周辺回路部・ロジ
ック回路部にビット線と同一の導電体膜からなる水素ブ
ロック層17を設け、キャパシタ形成工程で発生した水
素を通過させにくい高融点金属膜で遮断し、水素ブロッ
ク層17をアルミ配線と下層の導電体層を接続するコン
タクトホールのエッチング時に同時に除去するようにし
たので、水素ブロック層17を除去するための追加のリ
ソグラフィー工程を追加することなく、容量絶縁膜形成
工程時に発生した水素がゲート電極に到達することを防
止することができる。
ック回路部にビット線と同一の導電体膜からなる水素ブ
ロック層17を設け、キャパシタ形成工程で発生した水
素を通過させにくい高融点金属膜で遮断し、水素ブロッ
ク層17をアルミ配線と下層の導電体層を接続するコン
タクトホールのエッチング時に同時に除去するようにし
たので、水素ブロック層17を除去するための追加のリ
ソグラフィー工程を追加することなく、容量絶縁膜形成
工程時に発生した水素がゲート電極に到達することを防
止することができる。
【0060】
【発明の効果】以上説明したように、本発明によれば、
スタックキャパシタとp+ ゲート構造のトランジスタを
有する半導体装置の製造方法において、容量蓄積電極ま
たはビット線と同一の導電体膜からなる水素ブロック層
をメモリセルの周辺回路部とロジック回路部とに形成し
た後、メモリセル形成部にのみ選択的にフォトレジスト
を残置し、フォトレジストをマスクとして水素ブロック
層をエッチング除去するようにしたことにより、容量絶
縁膜の形成工程のシリコン窒化膜またはその後の窒化膜
酸化時において、水素の発生および下方への拡散により
p+ ゲート中のボロンの拡散が促進され、ボロンがゲー
ト酸化膜を突き抜けてシリコン基板表面に達することに
よるPMOSトランジスタのしきい値電圧(VT)が低
下することを防止することができる。
スタックキャパシタとp+ ゲート構造のトランジスタを
有する半導体装置の製造方法において、容量蓄積電極ま
たはビット線と同一の導電体膜からなる水素ブロック層
をメモリセルの周辺回路部とロジック回路部とに形成し
た後、メモリセル形成部にのみ選択的にフォトレジスト
を残置し、フォトレジストをマスクとして水素ブロック
層をエッチング除去するようにしたことにより、容量絶
縁膜の形成工程のシリコン窒化膜またはその後の窒化膜
酸化時において、水素の発生および下方への拡散により
p+ ゲート中のボロンの拡散が促進され、ボロンがゲー
ト酸化膜を突き抜けてシリコン基板表面に達することに
よるPMOSトランジスタのしきい値電圧(VT)が低
下することを防止することができる。
【0061】また、水素ブロック層を多結晶シリコン膜
で形成することにより、発生した水素を多結晶シリコン
膜中の結晶粒界に存在するダングリングボンドにターミ
ネートさせると共に、多結晶シリコン膜を容量上部電極
のエッチング時に同時に除去するようにすることによ
り、水素ブロック層を除去するための追加のリソグラフ
ィー工程を追加することなく、容量絶縁膜形成工程時に
発生した水素がゲート電極に到達する量を大幅に削減で
きる。
で形成することにより、発生した水素を多結晶シリコン
膜中の結晶粒界に存在するダングリングボンドにターミ
ネートさせると共に、多結晶シリコン膜を容量上部電極
のエッチング時に同時に除去するようにすることによ
り、水素ブロック層を除去するための追加のリソグラフ
ィー工程を追加することなく、容量絶縁膜形成工程時に
発生した水素がゲート電極に到達する量を大幅に削減で
きる。
【0062】また、水素ブロック層をキャパシタ形成工
程で発生した水素を通過させにくい高融点金属膜で形成
し、水素ブロック層を容量上部電極のエッチング時、あ
るいはアルミ配線と下層の導電体層を接続するコンタク
トホールのエッチング時に同時に除去するようにするこ
とにより、水素ブロック層を除去するための追加のリソ
グラフィー工程を追加することなく、容量絶縁膜形成工
程時に発生した水素がゲート電極に到達することを防止
することができる。
程で発生した水素を通過させにくい高融点金属膜で形成
し、水素ブロック層を容量上部電極のエッチング時、あ
るいはアルミ配線と下層の導電体層を接続するコンタク
トホールのエッチング時に同時に除去するようにするこ
とにより、水素ブロック層を除去するための追加のリソ
グラフィー工程を追加することなく、容量絶縁膜形成工
程時に発生した水素がゲート電極に到達することを防止
することができる。
【図1】本発明の実施の形態による半導体装置の製造方
法の一工程における半導体装置を示す断面図である。
法の一工程における半導体装置を示す断面図である。
【図2】本発明の第1の実施の形態による半導体装置の
製造方法の工程を示す断面図である。
製造方法の工程を示す断面図である。
【図3】本発明の第1の実施の形態による半導体装置の
製造方法の工程の続きを示す断面図である。
製造方法の工程の続きを示す断面図である。
【図4】本発明の第2の実施の形態による半導体装置の
製造方法の工程を示す断面図である。
製造方法の工程を示す断面図である。
【図5】本発明の第3の実施の形態による半導体装置の
製造方法の工程を示す断面図である。
製造方法の工程を示す断面図である。
【図6】本発明の第4の実施の形態による半導体装置の
製造方法の工程を示す断面図である。
製造方法の工程を示す断面図である。
【図7】従来のスタック型キャパシタとPNゲート構造
を有するロジック混載DRAMとしての半導体記憶装置
の構成を示す断面図である。
を有するロジック混載DRAMとしての半導体記憶装置
の構成を示す断面図である。
1 p型シリコン基板 4 n- 型拡散層 7 n+ ゲート電極 8 p+ ゲート電極 9 ゲート酸化膜 10 ビット線コンタクト 11 ノードコンタクト 12 ビット線 13 第1の層間絶縁膜 14 第2の層間絶縁膜 15 容量蓄積電極 16 容量絶縁膜 17 水素ブロック層 18 容量上部電極 19 第3の層間絶縁膜 20 コンタクトホール 21 アルミ配線 22 フォトレジスト
Claims (7)
- 【請求項1】 メモリセル部と周辺回路部とロジック回
路部とを有し、スタック型キャパシタとp+ ゲート構造
のトランジスタを有する半導体装置の製造方法におい
て、 前記周辺回路部と前記ロジック回路部とに、前記スタッ
ク型キャパシタの容量蓄積電極と同一の導電体膜からな
る水素ブロック層を形成する工程と、容量絶縁膜を形成する工程と、 前記メモリセル部にのみ選択的にフォトレジスト膜を残
置し、該フォトレジスト膜をマスクにして前記周辺回路
部と前記ロジック回路部に形成された前記容量絶縁膜お
よび前記水素ブロック層をエッチング除去する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項2】 メモリセル部と周辺回路部とロジック回
路部とを有し、スタック型キャパシタとp + ゲート構造
のトランジスタを有する半導体装置の製造方法におい
て、 前記周辺回路部と前記ロジック回路部とに、前記スタッ
ク型キャパシタの容量蓄積電極と同一の導電体膜である
第1の多結晶シリコン膜で水素ブロック層を形成する工
程と、 容量絶縁膜を形成する工程と、 前記容量絶縁膜の上に第2の多結晶シリコン膜を形成す
る工程と、 前記メモリセル部に選択的にフォトレジスト膜を残置
し、前記フォトレジスト膜をマスクにして前記第2の多
結晶シリコン膜をエッチングして前記スタック型キャパ
シタの容量上部電極を形成し、さらに前記フォトレジス
ト膜をマスクにして前記周辺回路部と前記ロジック回路
部に形成された前記容量絶縁膜および前記水素ブロック
層をエッチング除去する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項3】 メモリセル部と周辺回路部とロジック回
路部とを有し、スタック型キャパシタとp + ゲート構造
のトランジスタを有する半導体装置の製造方 法におい
て、 前記周辺回路部と前記ロジック回路部とに、ビット線と
同一の導電体膜で水素ブロック層を形成する工程と、 前記スタック型キャパシタの容量蓄積電極を多結晶シリ
コン膜で形成する工程と、 容量絶縁膜を形成する工程と、 前記メモリセル部にのみ選択的にフォトレジスト膜を残
置し、該フォトレジスト膜をマスクにして前記周辺回路
部と前記ロジック回路部に形成された前記容量絶縁膜お
よび前記水素ブロック層をエッチング除去する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項4】 メモリセル部と周辺回路部とロジック回
路部とを有し、スタック型キャパシタとp + ゲート構造
のトランジスタを有する半導体装置の製造方法におい
て、 前記周辺回路部と前記ロジック回路部とに、ビット線と
同一の導電体膜で水素ブロック層を形成する工程と、 前記スタック型キャパシタの容量蓄積電極を第1の多結
晶シリコン膜で形成する工程と、 容量絶縁膜を形成する工程と、 前記容量絶縁膜の上に第2の多結晶シリコン膜を形成す
る工程と、 前記メモリセル部に選択的にフォトレジスト膜を残置
し、該フォトレジスト膜をマスクにして前記第2の多結
晶シリコン膜をエッチングして前記スタック型キャパシ
タの容量上部電極を形成し、さらに前記フォトレジスト
膜をマスクにして前記周辺回路部と前記ロジック回路部
に形成された前記容量絶縁膜および前記水素ブロック層
をエッチング除去する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項5】 請求項1から4のいずれか1項に記載の
半導体装置の製造方法において、 コンタクトホールを形成 する工程と、メタル配線を形成する工程 と、を備えたことを特徴とする半導体装置の製造方法。 - 【請求項6】 メモリセル部と周辺回路部とロジック回
路部とを有し、スタック型キャパシタとp + ゲート構造
のトランジスタを有する半導体装置の製造方法におい
て、 前記周辺回路部と前記ロジック回路部とに、ビット線と
同一の導電体膜で水素ブロック層を形成する工程と、 前記スタック型キャパシタの容量蓄積電極を第1の多結
晶シリコン膜で形成する工程と、 容量絶縁膜を形成する工程と、 前記容量絶縁膜の上に第2の多結晶シリコン膜を形成す
る工程と、 前記スタック型キャパシタの容量上部電極を形成する工
程と、 層間絶縁膜を形成する工程と、 前記層間絶縁膜上に形成されるメタル配線とトランジス
タのソース拡散層またはドレイン拡散層またはゲート電
極とを接続するためのコンタクトホールを形成する工程
と、 前記メタル配線を形成する工程と、を備え、 前記コンタクトホールを形成する工程は、 前記フォトレジストをマスクにして前記層間絶縁膜をエ
ッチング除去する工程と、 前記フォトレジストをマスクにして前記水素ブロック層
をエッチング除去する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項7】 請求項1から6のいずれか1項に記載の
半導体装置の製造方法において、 前記メモリセル部にDRAMを形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25230698A JP3152215B2 (ja) | 1998-09-07 | 1998-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25230698A JP3152215B2 (ja) | 1998-09-07 | 1998-09-07 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000082803A JP2000082803A (ja) | 2000-03-21 |
JP3152215B2 true JP3152215B2 (ja) | 2001-04-03 |
Family
ID=17235426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25230698A Expired - Fee Related JP3152215B2 (ja) | 1998-09-07 | 1998-09-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3152215B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1079849C (zh) * | 1991-11-13 | 2002-02-27 | 纳幕尔杜邦公司 | 聚酰胺的复丝纱线 |
US11462556B2 (en) | 2018-08-27 | 2022-10-04 | Kioxia Corporation | Semiconductor memory device |
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---|---|---|---|---|
US6882571B1 (en) * | 2000-12-19 | 2005-04-19 | Xilinx, Inc. | Low voltage non-volatile memory cell |
JP4509992B2 (ja) * | 2002-11-13 | 2010-07-21 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JP2014045168A (ja) | 2012-07-30 | 2014-03-13 | Tokyo Electron Ltd | 不純物拡散方法 |
JP2016058601A (ja) | 2014-09-11 | 2016-04-21 | 株式会社東芝 | 半導体装置 |
-
1998
- 1998-09-07 JP JP25230698A patent/JP3152215B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1079849C (zh) * | 1991-11-13 | 2002-02-27 | 纳幕尔杜邦公司 | 聚酰胺的复丝纱线 |
US11462556B2 (en) | 2018-08-27 | 2022-10-04 | Kioxia Corporation | Semiconductor memory device |
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---|---|
JP2000082803A (ja) | 2000-03-21 |
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