JP3156590B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 claims description 49
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 38
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 36
- 239000010410 layer Substances 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 24
- 238000009792 diffusion process Methods 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 229910021529 ammonia Inorganic materials 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 239000007864 aqueous solution Substances 0.000 claims description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000005121 nitriding Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 claims description 2
- 150000003609 titanium compounds Chemical class 0.000 claims 4
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 2
- 239000000126 substance Substances 0.000 claims 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 30
- 229910052698 phosphorus Inorganic materials 0.000 description 30
- 239000011574 phosphorus Substances 0.000 description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 239000007789 gas Substances 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- 238000000059 patterning Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 229910021341 titanium silicide Inorganic materials 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000010292 electrical insulation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- -1 6 and heating Chemical compound 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- VJDVOZLYDLHLSM-UHFFFAOYSA-N diethylazanide;titanium(4+) Chemical compound [Ti+4].CC[N-]CC.CC[N-]CC.CC[N-]CC.CC[N-]CC VJDVOZLYDLHLSM-UHFFFAOYSA-N 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- MNWRORMXBIWXCI-UHFFFAOYSA-N tetrakis(dimethylamido)titanium Chemical compound CN(C)[Ti](N(C)C)(N(C)C)N(C)C MNWRORMXBIWXCI-UHFFFAOYSA-N 0.000 description 1
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はスタックト構造の容
量部を有する半導体装置に関し、特に容量部の微細化と
大容量化を図った半導体装置とその製造方法に関する。
量部を有する半導体装置に関し、特に容量部の微細化と
大容量化を図った半導体装置とその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体装置では、スタック
トキャパシタ、トレンチキャパシタ等からなる容量部を
設ける必要がある。このうちスタックトキャパシタは、
通常以下のように形成される。すなわち、半導体基板に
設けられている絶縁膜上にポリシリコン膜を成長させた
後、リン等の不純物をポリシリコン膜中に導入し、さら
にフォトレジスト膜を用いたプラズマエッチング技術等
にてこのポリシリコン膜のパターニングを行い、下部電
極を形成する。次に、この下部電極上に容量絶縁膜を形
成し、さらにこの容量絶縁膜上に前記した下部電極の形
成方法と同様の方法を用いて上部電極を形成する。
トキャパシタ、トレンチキャパシタ等からなる容量部を
設ける必要がある。このうちスタックトキャパシタは、
通常以下のように形成される。すなわち、半導体基板に
設けられている絶縁膜上にポリシリコン膜を成長させた
後、リン等の不純物をポリシリコン膜中に導入し、さら
にフォトレジスト膜を用いたプラズマエッチング技術等
にてこのポリシリコン膜のパターニングを行い、下部電
極を形成する。次に、この下部電極上に容量絶縁膜を形
成し、さらにこの容量絶縁膜上に前記した下部電極の形
成方法と同様の方法を用いて上部電極を形成する。
【０００３】しかし、このような製造方法によるスタッ
クトキャパシタでは、その容量値は下部電極と上部電極
との対向面積によって制限を受ける。このため、６４Ｍ
ビットＤＲＡＭの様にデバイスの微細化が進むと、容量
部における上下の各電極の専有面積もそれに伴って微小
化されるようになり、前記したように単にポリシリコン
膜で電極を形成するのみでは必要な容量を確保すること
が困難になってきている。そこで、容量部の専有面積を
増加させることなく実効的に電極面積を増加させる手段
として下部電極の表面に凹凸を設ける手法が提案されて
いる。
クトキャパシタでは、その容量値は下部電極と上部電極
との対向面積によって制限を受ける。このため、６４Ｍ
ビットＤＲＡＭの様にデバイスの微細化が進むと、容量
部における上下の各電極の専有面積もそれに伴って微小
化されるようになり、前記したように単にポリシリコン
膜で電極を形成するのみでは必要な容量を確保すること
が困難になってきている。そこで、容量部の専有面積を
増加させることなく実効的に電極面積を増加させる手段
として下部電極の表面に凹凸を設ける手法が提案されて
いる。
【０００４】例えば、特開平５−３０４２７３号公報に
は、非晶質シリコン膜で構成される下部電極の表面に凹
凸を形成することで、その平面面積に比較して下部電極
の表面積を増加させる、いわゆるＨＳＧ（Ｈｅｍｉ−Ｓ
ｐｈｅｒｅ−Ｇｒａｉｎ）技術が開示されている。図９
に、この従来技術を用いて容量部を形成する場合の工程
断面図を示す。先ず、図９（ａ）のように、シリコン基
板２１上に、シリコン酸化膜２２を形成し、通常のリソ
グラフィ技術及びドライエッチング技術を用いて、コン
タクトホール２３を形成する。次いで、図９（ｂ）のよ
うに、ＣＶＤ（化学的気相成長）法を用いてリン（Ｐ）
ドープの非晶質シリコン膜２４を膜厚２００〜５００ｎ
ｍに成長させる。この場合の成長条件として、例えば、
反応ガスＳｉ2 Ｈ6 又はＳｉＨ4 とＰＨ3 、圧力０．１
〜２Ｔｏｒｒ、成長温度６００〜５００℃がある。そし
て、通常のリソグラフィ技術及びドライエッチング技術
を用いて、下部電極の形にパターニングを行う。
は、非晶質シリコン膜で構成される下部電極の表面に凹
凸を形成することで、その平面面積に比較して下部電極
の表面積を増加させる、いわゆるＨＳＧ（Ｈｅｍｉ−Ｓ
ｐｈｅｒｅ−Ｇｒａｉｎ）技術が開示されている。図９
に、この従来技術を用いて容量部を形成する場合の工程
断面図を示す。先ず、図９（ａ）のように、シリコン基
板２１上に、シリコン酸化膜２２を形成し、通常のリソ
グラフィ技術及びドライエッチング技術を用いて、コン
タクトホール２３を形成する。次いで、図９（ｂ）のよ
うに、ＣＶＤ（化学的気相成長）法を用いてリン（Ｐ）
ドープの非晶質シリコン膜２４を膜厚２００〜５００ｎ
ｍに成長させる。この場合の成長条件として、例えば、
反応ガスＳｉ2 Ｈ6 又はＳｉＨ4 とＰＨ3 、圧力０．１
〜２Ｔｏｒｒ、成長温度６００〜５００℃がある。そし
て、通常のリソグラフィ技術及びドライエッチング技術
を用いて、下部電極の形にパターニングを行う。
【０００５】しかる後、図９（ｃ）のように、Ｓｉ2 Ｈ
6 等のシリコン（Ｓｉ）を含むガスを流し加熱すること
で、非晶質シリコン表面に球状のシリコングレインを成
長して凹凸を形成し、通常のポリシリコンに比較して約
２倍以上の表面積の下部電極２５を形成する。この時の
条件として、温度５４０〜６５０℃で圧力１０-3Ｔｏｒ
ｒ以下で、Ｓｉ2 Ｈ6 ガスを２０〜３０ｓｃｃｍで１〜
２分流し、その後１〜１０分間加熱すればよい。そし
て、図９（ｄ）のように、前記下部電極２５の表面上に
酸化シリコン膜及び窒化シリコン膜からなる容量絶縁膜
２６を成膜した後、通常の方法でポリシリコン膜を成膜
し、リン等の不純物を導入した後、通常のリソグラフィ
技術及びドライエッチング技術を用いて、上部電極２７
のパターニングを行う。
6 等のシリコン（Ｓｉ）を含むガスを流し加熱すること
で、非晶質シリコン表面に球状のシリコングレインを成
長して凹凸を形成し、通常のポリシリコンに比較して約
２倍以上の表面積の下部電極２５を形成する。この時の
条件として、温度５４０〜６５０℃で圧力１０-3Ｔｏｒ
ｒ以下で、Ｓｉ2 Ｈ6 ガスを２０〜３０ｓｃｃｍで１〜
２分流し、その後１〜１０分間加熱すればよい。そし
て、図９（ｄ）のように、前記下部電極２５の表面上に
酸化シリコン膜及び窒化シリコン膜からなる容量絶縁膜
２６を成膜した後、通常の方法でポリシリコン膜を成膜
し、リン等の不純物を導入した後、通常のリソグラフィ
技術及びドライエッチング技術を用いて、上部電極２７
のパターニングを行う。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来の技術では、下部電極２５の表面をＨＳＧ化する事で
下部電極表面積を増加させているが、ＨＳＧ化処理中に
シリコン原子が動くためＨＳＧ化を行った後の下部電極
表面上にあるシリコングレイン中には不純物であるリン
（Ｐ）はほとんど含まれない。その後の熱処理でもシリ
コングレイン形状がくびれているため、リンが拡散しに
くい性質がある。そのため、容量部を形成後、容量膜の
Ｃ−Ｖ特性で下部電極側で空乏層がのび、実効的な容量
値が低下するという問題が生じる。この問題に対して
は、ＨＳＧ化前の下部電極、つまりリンドープ非晶質シ
リコン中のリン濃度を高くすることが考えられる。実効
的な容量値の低下を防止するために必要なＰ濃度は１０
20ａｔｏｍ／ｃｍ3 以上である。しかし、このような高
いＰ濃度の下部電極を用いると、ＨＳＧ化処理後の熱処
理工程で下部電極２５中からリンがシリコン基板２１中
の拡散層に拡散して、トランジスタ特性の劣化や隣接素
子との電気的絶縁性が保たれないという問題が生じるこ
とになる。実効的な容量値が減少しないで、トランジス
タ特性の劣化が無くかつ隣接素子との電気絶縁性が保た
れるリン濃度は非常に狭い範囲であり、実用的ではな
い。
来の技術では、下部電極２５の表面をＨＳＧ化する事で
下部電極表面積を増加させているが、ＨＳＧ化処理中に
シリコン原子が動くためＨＳＧ化を行った後の下部電極
表面上にあるシリコングレイン中には不純物であるリン
（Ｐ）はほとんど含まれない。その後の熱処理でもシリ
コングレイン形状がくびれているため、リンが拡散しに
くい性質がある。そのため、容量部を形成後、容量膜の
Ｃ−Ｖ特性で下部電極側で空乏層がのび、実効的な容量
値が低下するという問題が生じる。この問題に対して
は、ＨＳＧ化前の下部電極、つまりリンドープ非晶質シ
リコン中のリン濃度を高くすることが考えられる。実効
的な容量値の低下を防止するために必要なＰ濃度は１０
20ａｔｏｍ／ｃｍ3 以上である。しかし、このような高
いＰ濃度の下部電極を用いると、ＨＳＧ化処理後の熱処
理工程で下部電極２５中からリンがシリコン基板２１中
の拡散層に拡散して、トランジスタ特性の劣化や隣接素
子との電気的絶縁性が保たれないという問題が生じるこ
とになる。実効的な容量値が減少しないで、トランジス
タ特性の劣化が無くかつ隣接素子との電気絶縁性が保た
れるリン濃度は非常に狭い範囲であり、実用的ではな
い。
【０００７】
【発明の目的】本発明の目的は高容量値をもちかつ実効
的な容量値が減少しないで、トランジスタ特性の劣化が
無くかつ隣接素子との電気絶縁性が保たれる容量部を持
つ半導体装置とその製造方法を実現することを目的とす
る。
的な容量値が減少しないで、トランジスタ特性の劣化が
無くかつ隣接素子との電気絶縁性が保たれる容量部を持
つ半導体装置とその製造方法を実現することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明は、半導体基板に
拡散層が形成され、前記拡散層の上に不純物の透過を阻
止するバリア膜が形成され、前記半導体基板の表面に形
成された絶縁膜に開口されたコンタクトホールを通して
前記バリア膜上に、不純物がドープされた非晶質シリコ
ン、又は不純物がドープされた多結晶シリコンと不純物
がドープされた非晶質シリコンとが設けられた下部電極
が前記絶縁膜上に延在して形成され、前記下部電極の表
面に容量絶縁膜が形成され、前記容量絶縁膜上に上部電
極が形成され、前記下部電極と前記容量絶縁膜と前記上
部電極とで容量部が構成され、前記下部電極の表面には
ＨＳＧ化されたシリコングレインからなる凹凸が形成さ
れている。
拡散層が形成され、前記拡散層の上に不純物の透過を阻
止するバリア膜が形成され、前記半導体基板の表面に形
成された絶縁膜に開口されたコンタクトホールを通して
前記バリア膜上に、不純物がドープされた非晶質シリコ
ン、又は不純物がドープされた多結晶シリコンと不純物
がドープされた非晶質シリコンとが設けられた下部電極
が前記絶縁膜上に延在して形成され、前記下部電極の表
面に容量絶縁膜が形成され、前記容量絶縁膜上に上部電
極が形成され、前記下部電極と前記容量絶縁膜と前記上
部電極とで容量部が構成され、前記下部電極の表面には
ＨＳＧ化されたシリコングレインからなる凹凸が形成さ
れている。
【０００９】本発明の製造方法は、半導体基板上に形成
された層間膜に前記半導体基板に形成された拡散層に達
するコンタクトホールを開口する工程と、少なくとも前
記コンタクトホール内の前記拡散層上にバリア膜として
の窒化チタン膜を形成する工程と、前記コンタクトホー
ルを含む前記層間膜上に不純物をドープした非晶質シリ
コン又は不純物をドープした多結晶シリコンと不純物を
ドープした非晶質シリコンからなる下部電極を形成する
工程と、前記下部電極の表面にＨＳＧ化によりシリコン
グレインの凹凸を形成する工程と、前記下部電極の表面
に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上
部電極を形成する工程とを含むことを特徴とする。
された層間膜に前記半導体基板に形成された拡散層に達
するコンタクトホールを開口する工程と、少なくとも前
記コンタクトホール内の前記拡散層上にバリア膜として
の窒化チタン膜を形成する工程と、前記コンタクトホー
ルを含む前記層間膜上に不純物をドープした非晶質シリ
コン又は不純物をドープした多結晶シリコンと不純物を
ドープした非晶質シリコンからなる下部電極を形成する
工程と、前記下部電極の表面にＨＳＧ化によりシリコン
グレインの凹凸を形成する工程と、前記下部電極の表面
に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上
部電極を形成する工程とを含むことを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１および図２は本発明の第１の実
施形態における半導体装置を製造工程順に示す断面図で
ある。先ず、図１（ａ）に示すように、シリコン基板上
１に酸化シリコン膜２を形成して通常のフォトリソグラ
フィ技術及びドライエッチング技術を用いて層間膜の酸
化シリコン膜２にコンタクトホール３を形成する。その
後、図１（ｂ）に示すように５〜５０ｎｍのチタン（Ｔ
ｉ）膜４をスパッタあるいはＣＶＤ法で形成する。次
に、図１（ｃ）に示すように窒素、アンモニア又はその
混合ガス雰囲気中で、５００〜７００℃で熱処理を行
う。拡散層上のチタン膜は主としてチタンシリサイド膜
５になり、層間膜の酸化シリコン膜上のチタン膜は窒化
チタン膜６になる。そして、図１（ｄ）に示すように、
室温から１００℃ぐらいのアンモニアと過酸化水素を含
む水溶液中に浸し窒化チタン膜６を選択的に除去する。
また、アンモニアと過酸化水素を含む水溶液の代わり
に、６０℃から１００℃ぐらいの硫酸と過酸化水素を含
む水溶液を用いても良い。この時、チタンシリサイド膜
５表面に形成される薄膜の窒化チタン膜は除去される
が、チタンシリサイド膜５はエッチングされることなく
コンタクトホール３内に残存する。
参照して説明する。図１および図２は本発明の第１の実
施形態における半導体装置を製造工程順に示す断面図で
ある。先ず、図１（ａ）に示すように、シリコン基板上
１に酸化シリコン膜２を形成して通常のフォトリソグラ
フィ技術及びドライエッチング技術を用いて層間膜の酸
化シリコン膜２にコンタクトホール３を形成する。その
後、図１（ｂ）に示すように５〜５０ｎｍのチタン（Ｔ
ｉ）膜４をスパッタあるいはＣＶＤ法で形成する。次
に、図１（ｃ）に示すように窒素、アンモニア又はその
混合ガス雰囲気中で、５００〜７００℃で熱処理を行
う。拡散層上のチタン膜は主としてチタンシリサイド膜
５になり、層間膜の酸化シリコン膜上のチタン膜は窒化
チタン膜６になる。そして、図１（ｄ）に示すように、
室温から１００℃ぐらいのアンモニアと過酸化水素を含
む水溶液中に浸し窒化チタン膜６を選択的に除去する。
また、アンモニアと過酸化水素を含む水溶液の代わり
に、６０℃から１００℃ぐらいの硫酸と過酸化水素を含
む水溶液を用いても良い。この時、チタンシリサイド膜
５表面に形成される薄膜の窒化チタン膜は除去される
が、チタンシリサイド膜５はエッチングされることなく
コンタクトホール３内に残存する。
【００１１】次いで、図２（ａ）に示すように、窒素、
アンモニア又はその混合ガス雰囲気中で、７００〜１０
００℃で熱処理を行い、チタンシリサイド膜５を窒化処
理する。窒化処理により、チタンシリサイド膜５の表面
又はチタンシリサイド膜全体が主として窒化チタン膜７
になるがシリコンも含まれる。図２（ｂ）のように、Ｃ
ＶＤ法を用いてリン（Ｐ）ドープの非晶質シリコン膜８
を膜厚２００〜５００ｎｍに成長させる。この場合の成
長条件として、例えば、反応ガスＳｉ2 Ｈ6 又はＳｉＨ
4 とＰＨ3 、圧力０．１〜２Ｔｏｒｒ、成長温度６００
〜５００℃があり、非晶質シリコン膜中のリン濃度は１
から５×１０20ａｔｏｍ／ｃｍ3 である。さらに、通常
のフォトリソグラフィ技術及びドライエッチング技術を
用いて非晶質シリコン膜８をパターン形成し、下部電極
８を形成する。
アンモニア又はその混合ガス雰囲気中で、７００〜１０
００℃で熱処理を行い、チタンシリサイド膜５を窒化処
理する。窒化処理により、チタンシリサイド膜５の表面
又はチタンシリサイド膜全体が主として窒化チタン膜７
になるがシリコンも含まれる。図２（ｂ）のように、Ｃ
ＶＤ法を用いてリン（Ｐ）ドープの非晶質シリコン膜８
を膜厚２００〜５００ｎｍに成長させる。この場合の成
長条件として、例えば、反応ガスＳｉ2 Ｈ6 又はＳｉＨ
4 とＰＨ3 、圧力０．１〜２Ｔｏｒｒ、成長温度６００
〜５００℃があり、非晶質シリコン膜中のリン濃度は１
から５×１０20ａｔｏｍ／ｃｍ3 である。さらに、通常
のフォトリソグラフィ技術及びドライエッチング技術を
用いて非晶質シリコン膜８をパターン形成し、下部電極
８を形成する。
【００１２】次に、図２（ｃ）に示すように、従来技術
と同様にして非晶質シリコン膜形成後、ＨＳＧ化して表
面を凹凸にして下部電極の表面積を増加させる。例え
ば、この時の条件として、温度５４０〜６５０℃で圧力
１０-3Ｔｏｒｒ以下で、Ｓｉ2Ｈ6 ガスを２０〜３０ｓ
ｃｃｍで１〜２分流し、その後１〜１０分間加熱すれば
よい。これにより、表面に球状のシリコングレインが成
長されて表面に凹凸が形成され、通常のポリシリコンに
比較して、約２倍の表面積の下部電極９が形成できる。
と同様にして非晶質シリコン膜形成後、ＨＳＧ化して表
面を凹凸にして下部電極の表面積を増加させる。例え
ば、この時の条件として、温度５４０〜６５０℃で圧力
１０-3Ｔｏｒｒ以下で、Ｓｉ2Ｈ6 ガスを２０〜３０ｓ
ｃｃｍで１〜２分流し、その後１〜１０分間加熱すれば
よい。これにより、表面に球状のシリコングレインが成
長されて表面に凹凸が形成され、通常のポリシリコンに
比較して、約２倍の表面積の下部電極９が形成できる。
【００１３】そして、図２（ｄ）のように、ＳｉＨ2 Ｃ
ｌ2 ガス及びＮＨ3 ガスを用いて、通常のＬＰＣＶＤ法
で窒化シリコン膜を５〜１０ｎｍ形成し、さらに、窒化
シリコン膜を酸化性雰囲気中で熱処理を行って窒化シリ
コン膜表面に酸化シリコン膜を形成し、窒化シリコン
膜、窒化シリコン膜及び酸化シリコン膜からなる容量絶
縁膜１０を形成する。続いて、通常のＬＰＣＶＤ法でポ
リシリコン膜を１００〜３００ｎｍ成膜する。そして、
イオン注入法や熱拡散法でリン等の不純物をポリシリコ
ン膜中に導入し、通常のフォトリソグラフィ技術及びド
ライエッチング技術を用いてポリシリコン膜をパターン
形成し、上部電極１１を形成する。これにより、下部電
極、容量絶縁膜、上部電極からなる容量部が形成され
る。
ｌ2 ガス及びＮＨ3 ガスを用いて、通常のＬＰＣＶＤ法
で窒化シリコン膜を５〜１０ｎｍ形成し、さらに、窒化
シリコン膜を酸化性雰囲気中で熱処理を行って窒化シリ
コン膜表面に酸化シリコン膜を形成し、窒化シリコン
膜、窒化シリコン膜及び酸化シリコン膜からなる容量絶
縁膜１０を形成する。続いて、通常のＬＰＣＶＤ法でポ
リシリコン膜を１００〜３００ｎｍ成膜する。そして、
イオン注入法や熱拡散法でリン等の不純物をポリシリコ
ン膜中に導入し、通常のフォトリソグラフィ技術及びド
ライエッチング技術を用いてポリシリコン膜をパターン
形成し、上部電極１１を形成する。これにより、下部電
極、容量絶縁膜、上部電極からなる容量部が形成され
る。
【００１４】この構成の容量部を備える半導体装置にお
いては、下部電極９とシリコン基板１との界面に窒化チ
タン膜７が存在されているため、容量部を形成した後に
熱処理を行っても窒化チタン膜７がバリヤ膜となって下
部電極中のリンがシリコン基板１ないし図外の拡散層に
拡散するのを防止する。例えば、図３に示すように、膜
厚が厚いフィールド酸化膜２Ａ上に電極１３を有し、か
つこのフィールド酸化膜２Ａの両側のシリコン基板１に
拡散層１４を有し、一方の拡散層１４上に窒化チタン膜
７を介してリンをドープしたポリシリコン１２を形成し
て寄生トランジスタを構成し、この寄生トランジスタの
しきい値Ｖｔｈと拡散層間の距離Ｄとの関係を検討し
た。例えば、寄生トランジスタ形成後に９００℃，３０
分間の熱処理を行うと、図４に示すように距離Ｄが０．
６ｕｍ以下になっても、しきい値電圧Ｖｔｈの低下は観
測されない。つまり、距離Ｄが小さくなっても素子間の
分離が完全であることがわかる。なお、図４における従
来例は、図３の寄生トランジスタにおいてバリヤ膜の窒
化チタン膜７が存在しない場合を示し、距離Ｄが０．６
μｍ以下になると、しきい値電圧Ｖｔｈは低下し、素子
間分離が不完全となる。因みに、本実施形態の場合は、
素子間分離が従来例の様に不完全になる可能性はなく、
下部電極用の非晶質シリコン中のリン濃度を１０20ａｔ
ｏｍ／ｃｍ3 以上にできる。
いては、下部電極９とシリコン基板１との界面に窒化チ
タン膜７が存在されているため、容量部を形成した後に
熱処理を行っても窒化チタン膜７がバリヤ膜となって下
部電極中のリンがシリコン基板１ないし図外の拡散層に
拡散するのを防止する。例えば、図３に示すように、膜
厚が厚いフィールド酸化膜２Ａ上に電極１３を有し、か
つこのフィールド酸化膜２Ａの両側のシリコン基板１に
拡散層１４を有し、一方の拡散層１４上に窒化チタン膜
７を介してリンをドープしたポリシリコン１２を形成し
て寄生トランジスタを構成し、この寄生トランジスタの
しきい値Ｖｔｈと拡散層間の距離Ｄとの関係を検討し
た。例えば、寄生トランジスタ形成後に９００℃，３０
分間の熱処理を行うと、図４に示すように距離Ｄが０．
６ｕｍ以下になっても、しきい値電圧Ｖｔｈの低下は観
測されない。つまり、距離Ｄが小さくなっても素子間の
分離が完全であることがわかる。なお、図４における従
来例は、図３の寄生トランジスタにおいてバリヤ膜の窒
化チタン膜７が存在しない場合を示し、距離Ｄが０．６
μｍ以下になると、しきい値電圧Ｖｔｈは低下し、素子
間分離が不完全となる。因みに、本実施形態の場合は、
素子間分離が従来例の様に不完全になる可能性はなく、
下部電極用の非晶質シリコン中のリン濃度を１０20ａｔ
ｏｍ／ｃｍ3 以上にできる。
【００１５】そして、図５に容量部のＣ−Ｖ特性を示す
ように、本実施形態では、下部電極用の非晶質シリコン
中のリン濃度を１０20ａｔｏｍ／ｃｍ3 以上にできるこ
とから、従来のように素子間分離を確保するためにリン
濃度が約７×１０19ａｔｏｍ／ｃｍ3 に制限されている
場合に比較し、ＨＳＧ化することで観察された空乏層の
拡がりを防止でき、実効的な容量値の低下を抑えること
ができることは明らかである。これにより、ＨＳＧ化を
行った下部電極を用いて単位平面面積当たりの容量増加
が達成でき、デバイスの微細化に対応できる。
ように、本実施形態では、下部電極用の非晶質シリコン
中のリン濃度を１０20ａｔｏｍ／ｃｍ3 以上にできるこ
とから、従来のように素子間分離を確保するためにリン
濃度が約７×１０19ａｔｏｍ／ｃｍ3 に制限されている
場合に比較し、ＨＳＧ化することで観察された空乏層の
拡がりを防止でき、実効的な容量値の低下を抑えること
ができることは明らかである。これにより、ＨＳＧ化を
行った下部電極を用いて単位平面面積当たりの容量増加
が達成でき、デバイスの微細化に対応できる。
【００１６】次に、本発明の第２の実施形態を図６を用
いて説明する。先ず、図６（ａ）に示すように、シリコ
ン基板上１に酸化シリコン膜２を形成して通常のフォト
リソグラフィ技術及びドライエッチング技術を用いて層
間膜の酸化シリコン膜２にコンタクトホール３を形成す
る。その後、図６（ｂ）のように、１００〜６００ｎｍ
の窒化チタン（ＴｉＮ）膜６ＡをＣＶＤ法で形成する。
例えば、枚葉式ＬＰ−ＣＶＤ装置を用いてテトラキスジ
メチルアミノチタニウム（Ｔｅｔｒａｋｉｓ−ｄｉｍｅ
ｔｈｙｌａｍｉｎｏ−ｔｉｔａｎｉｕｍ：ＴＤＭＡＴ
（Ｔｉ｛Ｎ（ＣＨ3 ）2 ｝4 ）やテトラキスジエチルア
ミノチタニウム（Ｔｅｔｒａｋｉｓ−ｄｉｅｔｈｙｌａ
ｍｉｎｏ−ｔｉｔａｎｉｕｍ：ＴＤＥＡＴ（Ｔｉ｛Ｎ
（Ｃ2 Ｈ5 ）2 ｝4 ）等の有機系原料を熱分解（４００
〜５００℃）してＴｉＮ膜を成長する。また、四塩化チ
タン（ＴｉＣｌ4 ）とアンモニア（ＮＨ3 ）から平行平
板型のプラズマＣＶＤ装置を用いて、５００から７００
℃でＴｉＮ膜を成長する。次に、図６（ｃ）に示すよう
に、ＳＦ6 ガスを用いて窒化チタンをエッチングバック
して層間膜上の窒化チタンを除去しコンタク内だけに窒
化チタンを残し、窒化チタンプラグ１５を形成する。な
お、必要に応じて、ランプアニーラ等を用い窒素又はア
ンモニア雰囲気中で６００から９００℃で熱処理を行い
窒化チタンを緻密化しても良い。
いて説明する。先ず、図６（ａ）に示すように、シリコ
ン基板上１に酸化シリコン膜２を形成して通常のフォト
リソグラフィ技術及びドライエッチング技術を用いて層
間膜の酸化シリコン膜２にコンタクトホール３を形成す
る。その後、図６（ｂ）のように、１００〜６００ｎｍ
の窒化チタン（ＴｉＮ）膜６ＡをＣＶＤ法で形成する。
例えば、枚葉式ＬＰ−ＣＶＤ装置を用いてテトラキスジ
メチルアミノチタニウム（Ｔｅｔｒａｋｉｓ−ｄｉｍｅ
ｔｈｙｌａｍｉｎｏ−ｔｉｔａｎｉｕｍ：ＴＤＭＡＴ
（Ｔｉ｛Ｎ（ＣＨ3 ）2 ｝4 ）やテトラキスジエチルア
ミノチタニウム（Ｔｅｔｒａｋｉｓ−ｄｉｅｔｈｙｌａ
ｍｉｎｏ−ｔｉｔａｎｉｕｍ：ＴＤＥＡＴ（Ｔｉ｛Ｎ
（Ｃ2 Ｈ5 ）2 ｝4 ）等の有機系原料を熱分解（４００
〜５００℃）してＴｉＮ膜を成長する。また、四塩化チ
タン（ＴｉＣｌ4 ）とアンモニア（ＮＨ3 ）から平行平
板型のプラズマＣＶＤ装置を用いて、５００から７００
℃でＴｉＮ膜を成長する。次に、図６（ｃ）に示すよう
に、ＳＦ6 ガスを用いて窒化チタンをエッチングバック
して層間膜上の窒化チタンを除去しコンタク内だけに窒
化チタンを残し、窒化チタンプラグ１５を形成する。な
お、必要に応じて、ランプアニーラ等を用い窒素又はア
ンモニア雰囲気中で６００から９００℃で熱処理を行い
窒化チタンを緻密化しても良い。
【００１７】そして、図６（ｄ）のように、第１の実施
形態と同様にＬＰ−ＣＶＤ法を用いてリンドープの非晶
質シリコン膜を膜厚２００〜５００ｎｍに成長させる。
通常のフォトリソグラフィ技術及びドライエッチング技
術を用いて下部電極の形状にパターニングする。さら
に、ＨＳＧ化により非晶質シリコン膜の表面を凹凸にし
て下部電極表面積を増加させる。例えば、この時の条件
として、温度５４０〜６５０℃で圧力１０-3Ｔｏｒｒ以
下で、Ｓｉ2 Ｈ6 ガスを２０〜３０ｓｃｃｍで１〜２分
流し、その後１〜１０分間加熱すればよい。通常のポリ
シリコンに比較して、約２倍の表面積の下部電極９が形
成できる。続いて、そして、第１の実施形態と同様にＳ
ｉＨ2 Ｃｌ2 ガス及びＮＨ3 ガスを用いて、通常のＬＰ
ＣＶＤ法で窒化シリコン膜を５〜１０ｎｍ形成する。さ
らに、窒化シリコン膜を酸化性雰囲気中で熱処理を行っ
て窒化シリコン膜の表面に酸化シリコン膜を形成し、窒
化シリコン膜、窒化シリコン膜及び酸化シリコン膜から
なる容量絶縁膜１０を形成する。次に、通常のＬＰＣＶ
Ｄ法でポリシリコン膜を１００〜３００ｎｍ成膜する。
そして、イオン注入法や熱拡散法でリン等の不純物をポ
リシリコン膜中に導入する。そして、通常のフォトリソ
グラフィ技術及びドライエッチング技術を用いて、上部
電極１１の形にパターニングし、容量部を形成する。
形態と同様にＬＰ−ＣＶＤ法を用いてリンドープの非晶
質シリコン膜を膜厚２００〜５００ｎｍに成長させる。
通常のフォトリソグラフィ技術及びドライエッチング技
術を用いて下部電極の形状にパターニングする。さら
に、ＨＳＧ化により非晶質シリコン膜の表面を凹凸にし
て下部電極表面積を増加させる。例えば、この時の条件
として、温度５４０〜６５０℃で圧力１０-3Ｔｏｒｒ以
下で、Ｓｉ2 Ｈ6 ガスを２０〜３０ｓｃｃｍで１〜２分
流し、その後１〜１０分間加熱すればよい。通常のポリ
シリコンに比較して、約２倍の表面積の下部電極９が形
成できる。続いて、そして、第１の実施形態と同様にＳ
ｉＨ2 Ｃｌ2 ガス及びＮＨ3 ガスを用いて、通常のＬＰ
ＣＶＤ法で窒化シリコン膜を５〜１０ｎｍ形成する。さ
らに、窒化シリコン膜を酸化性雰囲気中で熱処理を行っ
て窒化シリコン膜の表面に酸化シリコン膜を形成し、窒
化シリコン膜、窒化シリコン膜及び酸化シリコン膜から
なる容量絶縁膜１０を形成する。次に、通常のＬＰＣＶ
Ｄ法でポリシリコン膜を１００〜３００ｎｍ成膜する。
そして、イオン注入法や熱拡散法でリン等の不純物をポ
リシリコン膜中に導入する。そして、通常のフォトリソ
グラフィ技術及びドライエッチング技術を用いて、上部
電極１１の形にパターニングし、容量部を形成する。
【００１８】この第２の実施形態の半導体装置において
も、下部電極９とシリコン基板１との界面に窒化チタン
プラグ１５が存在されているため、容量部を形成した後
に熱処理を行っても窒化チタンプラグ１５がバリヤ膜と
なって下部電極中のリンがシリコン基板１ないし拡散層
に拡散するのを防止する。これにより、下部電極用の非
晶質シリコン中のリン濃度を１０20ａｔｏｍ／ｃｍ3 以
上にできる。また、これにより、ＨＳＧ化することで観
察された空乏層の拡がりを防止でき、実効的な容量値の
低下を抑えることができ、単位平面面積当たりの容量増
加が達成でき、デバイスの微細化に対応できる。また、
この実施形態では、窒化チタンの成膜およびエッチング
バック工程でバリヤ膜となる窒化チタンプラグ１５が形
成できるため、第１の実施形態に比較して工程数が少な
くできるという効果もある。
も、下部電極９とシリコン基板１との界面に窒化チタン
プラグ１５が存在されているため、容量部を形成した後
に熱処理を行っても窒化チタンプラグ１５がバリヤ膜と
なって下部電極中のリンがシリコン基板１ないし拡散層
に拡散するのを防止する。これにより、下部電極用の非
晶質シリコン中のリン濃度を１０20ａｔｏｍ／ｃｍ3 以
上にできる。また、これにより、ＨＳＧ化することで観
察された空乏層の拡がりを防止でき、実効的な容量値の
低下を抑えることができ、単位平面面積当たりの容量増
加が達成でき、デバイスの微細化に対応できる。また、
この実施形態では、窒化チタンの成膜およびエッチング
バック工程でバリヤ膜となる窒化チタンプラグ１５が形
成できるため、第１の実施形態に比較して工程数が少な
くできるという効果もある。
【００１９】次に、本発明の第３の実施形態を図７およ
び図８を用いて説明する。先ず、図７（ａ）に示すよう
に、シリコン基板上１に厚い酸化シリコン膜２、ゲート
酸化膜２Ｂ、ゲート電極１６、拡散層１４を形成してト
ランジスタ等を形成する。そして、ゲート電極１６の表
面に絶縁用のシリコン酸化膜２Ｃを形成した後に、図７
（ｂ）のように、３０〜６００ｎｍの窒化チタン（Ｔｉ
Ｎ）膜１７をスパッタ法又はＣＶＤ法で形成し、通常の
フォトリソグラフィ技術及びドライエッチング技術を用
いて窒化チタン膜１７をエッチングしてパターニング
し、少なくとも拡散層を覆う領域にのみ窒化チタン膜１
７を残す。なお、必要に応じてランプアニーラ等を用い
窒素又はアンモニア雰囲気中で６００から９００温度で
熱処理を行い窒化チタンを緻密化しても良い。また、窒
化チタン膜のかわりにチタン（Ｔｉ）膜をスパッタ法又
はＣＶＤ法で形成し、その後、ランプアニーラ等を用い
窒素又はアンモニア雰囲気中で６００から９００℃で熱
処理を行い窒化して窒化チタン膜を形成してもよい。そ
の後、図７（ｃ）に示すように層間膜用の酸化シリコン
膜１８をＣＶＤ法等で３００〜８００ｎｍ形成する。
び図８を用いて説明する。先ず、図７（ａ）に示すよう
に、シリコン基板上１に厚い酸化シリコン膜２、ゲート
酸化膜２Ｂ、ゲート電極１６、拡散層１４を形成してト
ランジスタ等を形成する。そして、ゲート電極１６の表
面に絶縁用のシリコン酸化膜２Ｃを形成した後に、図７
（ｂ）のように、３０〜６００ｎｍの窒化チタン（Ｔｉ
Ｎ）膜１７をスパッタ法又はＣＶＤ法で形成し、通常の
フォトリソグラフィ技術及びドライエッチング技術を用
いて窒化チタン膜１７をエッチングしてパターニング
し、少なくとも拡散層を覆う領域にのみ窒化チタン膜１
７を残す。なお、必要に応じてランプアニーラ等を用い
窒素又はアンモニア雰囲気中で６００から９００温度で
熱処理を行い窒化チタンを緻密化しても良い。また、窒
化チタン膜のかわりにチタン（Ｔｉ）膜をスパッタ法又
はＣＶＤ法で形成し、その後、ランプアニーラ等を用い
窒素又はアンモニア雰囲気中で６００から９００℃で熱
処理を行い窒化して窒化チタン膜を形成してもよい。そ
の後、図７（ｃ）に示すように層間膜用の酸化シリコン
膜１８をＣＶＤ法等で３００〜８００ｎｍ形成する。
【００２０】次いで、図８（ａ）に示すように、通常の
フォトリソグラフィ技術及びドライエッチング技術を用
いて、前記拡散層上の層間膜の酸化シリコン膜にコンタ
クトホール１９を形成する。そして、図８（ｂ）のよう
に、第１の実施形態と同様にＬＰ−ＣＶＤ法を用いてリ
ンドープの非晶質シリコン膜を膜厚２００〜５００ｎｍ
に成長し、通常のフォトリソグラフィ技術及びドライエ
ッチング技術を用いて下部電極の形状にパターニングす
る。続いて、ＨＳＧ化により非晶質シリコン膜の表面を
凹凸にして下部電極表面積を増加させる。例えば、この
時の条件として、温度５４０〜６５０℃で圧力１０-3Ｔ
ｏｒｒ以下で、Ｓｉ2 Ｈ6 ガスを２０〜３０ｓｃｃｍで
１〜２分流し、その後１〜１０分間加熱すればよい。通
常のポリシリコンに比較して、約２倍の表面積の下部電
極９が形成できる。
フォトリソグラフィ技術及びドライエッチング技術を用
いて、前記拡散層上の層間膜の酸化シリコン膜にコンタ
クトホール１９を形成する。そして、図８（ｂ）のよう
に、第１の実施形態と同様にＬＰ−ＣＶＤ法を用いてリ
ンドープの非晶質シリコン膜を膜厚２００〜５００ｎｍ
に成長し、通常のフォトリソグラフィ技術及びドライエ
ッチング技術を用いて下部電極の形状にパターニングす
る。続いて、ＨＳＧ化により非晶質シリコン膜の表面を
凹凸にして下部電極表面積を増加させる。例えば、この
時の条件として、温度５４０〜６５０℃で圧力１０-3Ｔ
ｏｒｒ以下で、Ｓｉ2 Ｈ6 ガスを２０〜３０ｓｃｃｍで
１〜２分流し、その後１〜１０分間加熱すればよい。通
常のポリシリコンに比較して、約２倍の表面積の下部電
極９が形成できる。
【００２１】その後、第１の実施形態と同様にＳｉＨ2
Ｃｌ2 ガス及びＮＨ３ガスを用いて、通常のＬＰＣＶＤ
法で窒化シリコン膜を５〜１０ｎｍ形成する。続いて窒
化シリコン膜を酸化性雰囲気中で熱処理を行って窒化シ
リコン膜表面に酸化シリコン膜を形成し、窒化シリコン
膜、窒化シリコン膜及び酸化シリコン膜からなる容量絶
縁膜１０を形成する。次に、通常のＬＰＣＶＤ法でポリ
シリコン膜を１００〜３００ｎｍ成膜する。そして、イ
オン注入法や熱拡散法でリン等の不純物をポリシリコン
膜中に導入する。そして通常のフォトリソグラフィー技
術及びドライエッチング技術を用いて、上部電極１１の
形にパターニングし、容量部を形成する。
Ｃｌ2 ガス及びＮＨ３ガスを用いて、通常のＬＰＣＶＤ
法で窒化シリコン膜を５〜１０ｎｍ形成する。続いて窒
化シリコン膜を酸化性雰囲気中で熱処理を行って窒化シ
リコン膜表面に酸化シリコン膜を形成し、窒化シリコン
膜、窒化シリコン膜及び酸化シリコン膜からなる容量絶
縁膜１０を形成する。次に、通常のＬＰＣＶＤ法でポリ
シリコン膜を１００〜３００ｎｍ成膜する。そして、イ
オン注入法や熱拡散法でリン等の不純物をポリシリコン
膜中に導入する。そして通常のフォトリソグラフィー技
術及びドライエッチング技術を用いて、上部電極１１の
形にパターニングし、容量部を形成する。
【００２２】この第３の実施形態の半導体装置において
も、下部電極９とシリコン基板１との界面に窒化チタン
膜１７が存在されているため、容量部を形成した後に熱
処理を行っても窒化チタン膜１７がバリヤ膜となって下
部電極中のリンがシリコン基板１ないし拡散層に拡散す
るのを防止する。これにより、下部電極用の非晶質シリ
コン中のリン濃度を増大でき、ＨＳＧ化することで観察
された空乏層の拡がりを防止でき、実効的な容量値の低
下を抑えることができ、単位平面面積当たりの容量増加
が達成でき、デバイスの微細化に対応できる。また、こ
の第３の実施形態の場合、窒化チタン膜１７のパターニ
ング工程が必要とされるが、第１及び第２の実施形態に
比較して、窒化チタンのカバレージは必要とされず、ス
パッタ法による成膜で充分であるというメリットがあ
り、どちらの方法がいいかは量産ラインの能力によって
選択すれば良い。窒化チタン膜を用いる効果は、第１及
び第２の実施形態と同様である。
も、下部電極９とシリコン基板１との界面に窒化チタン
膜１７が存在されているため、容量部を形成した後に熱
処理を行っても窒化チタン膜１７がバリヤ膜となって下
部電極中のリンがシリコン基板１ないし拡散層に拡散す
るのを防止する。これにより、下部電極用の非晶質シリ
コン中のリン濃度を増大でき、ＨＳＧ化することで観察
された空乏層の拡がりを防止でき、実効的な容量値の低
下を抑えることができ、単位平面面積当たりの容量増加
が達成でき、デバイスの微細化に対応できる。また、こ
の第３の実施形態の場合、窒化チタン膜１７のパターニ
ング工程が必要とされるが、第１及び第２の実施形態に
比較して、窒化チタンのカバレージは必要とされず、ス
パッタ法による成膜で充分であるというメリットがあ
り、どちらの方法がいいかは量産ラインの能力によって
選択すれば良い。窒化チタン膜を用いる効果は、第１及
び第２の実施形態と同様である。
【００２３】なお、第１の実施形態及び第３の実施形態
でバリヤ膜の窒化チタン膜上にリンドープした非晶質シ
リコン膜を成膜しているが、窒化チタン膜上にリン等の
不純物のドープされた多結晶シリコン膜を成膜し、エッ
チングバックによりコンタク内部のみ多結晶シリコン膜
を残し、そして第１の実施形態と同様に非晶質シリコン
膜を成長して下部電極の形にパターニングしても良い。
また、第１、第２及び第３の実施形態では下部電極とし
てリンドープの非晶質シリコン膜を用いたが、リン等が
ドープされていない非晶質シリコン膜を形成後リン等の
不純物をイオン注入して、ＨＳＧ化してもよい。またア
スペクト比が大きいコンタクトホールの場合、リン等が
ドープされていない非晶質シリコン膜を何回かに分けて
成長し、非晶質シリコン膜成長とリンのイオン注入を繰
り返して下部電極全体にリンを導入する。さらにリン等
がドープされていない非晶質シリコン膜をＨＳＧ化した
後、イオン注入法で不純物を導入するのも自由である。
さらに、リンドープの非晶質シリコン膜のかわりに砒素
（Ａｓ）ドープの非晶質シリコン膜を用いても良い。
でバリヤ膜の窒化チタン膜上にリンドープした非晶質シ
リコン膜を成膜しているが、窒化チタン膜上にリン等の
不純物のドープされた多結晶シリコン膜を成膜し、エッ
チングバックによりコンタク内部のみ多結晶シリコン膜
を残し、そして第１の実施形態と同様に非晶質シリコン
膜を成長して下部電極の形にパターニングしても良い。
また、第１、第２及び第３の実施形態では下部電極とし
てリンドープの非晶質シリコン膜を用いたが、リン等が
ドープされていない非晶質シリコン膜を形成後リン等の
不純物をイオン注入して、ＨＳＧ化してもよい。またア
スペクト比が大きいコンタクトホールの場合、リン等が
ドープされていない非晶質シリコン膜を何回かに分けて
成長し、非晶質シリコン膜成長とリンのイオン注入を繰
り返して下部電極全体にリンを導入する。さらにリン等
がドープされていない非晶質シリコン膜をＨＳＧ化した
後、イオン注入法で不純物を導入するのも自由である。
さらに、リンドープの非晶質シリコン膜のかわりに砒素
（Ａｓ）ドープの非晶質シリコン膜を用いても良い。
【００２４】
【発明の効果】以上説明したように本発明は、半導体基
板の拡散層と容量部の不純物をドープした非晶質シリコ
ン又は不純物をドープした多結晶シリコンと不純物をド
ープした非晶質シリコンからなる下部電極との境界に、
下部電極に導入した不純物の透過を阻止するためのバリ
ア膜が設けられているので、熱処理による下部電極中か
ら拡散層への不純物の拡散を防止できるという効果があ
る。その結果、下部電極用の非晶質シリコン膜中のリン
濃度を高くできるので、ＨＳＧ化によるシリコングレイ
ンからなる凹凸がある容量部を形成しても、下部電極側
で空乏層がのび、実効的な容量値が低下することを防止
できるという効果がある。したがって、本発明は実効的
な容量値が減少しないで、トランジスタ特性の劣化が無
くかつ隣接素子との電気絶縁性が保たれる容量部を持つ
半導体装置を実現できる。また、本発明の製造方法で
は、このような高容量で微細化された容量部を有する半
導体装置を製造することが可能となる。
板の拡散層と容量部の不純物をドープした非晶質シリコ
ン又は不純物をドープした多結晶シリコンと不純物をド
ープした非晶質シリコンからなる下部電極との境界に、
下部電極に導入した不純物の透過を阻止するためのバリ
ア膜が設けられているので、熱処理による下部電極中か
ら拡散層への不純物の拡散を防止できるという効果があ
る。その結果、下部電極用の非晶質シリコン膜中のリン
濃度を高くできるので、ＨＳＧ化によるシリコングレイ
ンからなる凹凸がある容量部を形成しても、下部電極側
で空乏層がのび、実効的な容量値が低下することを防止
できるという効果がある。したがって、本発明は実効的
な容量値が減少しないで、トランジスタ特性の劣化が無
くかつ隣接素子との電気絶縁性が保たれる容量部を持つ
半導体装置を実現できる。また、本発明の製造方法で
は、このような高容量で微細化された容量部を有する半
導体装置を製造することが可能となる。
【図１】本発明の第１実施形態を製造工程順に示す断面
図のその１である。
図のその１である。
【図２】本発明の第１実施形態を製造工程順に示す断面
図のその２である。
図のその２である。
【図３】本発明の効果を確認するために用いる寄生トラ
ンジスタの模式的な断面図である。
ンジスタの模式的な断面図である。
【図４】しきい値電圧Ｖｔｈと距離Ｄとの関係を示す図
である。
である。
【図５】第１の実施形態の容量部におけるＣ−Ｖ特性図
である。
である。
【図６】本発明の第２実施形態を製造工程順に示す断面
図である。
図である。
【図７】本発明の第３実施形態を製造工程順に示す断面
図のその１である。
図のその１である。
【図８】本発明の第３実施形態を製造工程順に示す断面
図のその２である。
図のその２である。
【図９】従来の製造方法の一例を製造工程順に示す断面
図である。
図である。
【符号の説明】 １ シリコン基板 ２ 酸化シリコン膜 ３ コンタクトホール ７ 窒化チタン膜 ８ リンドープ非晶質シリコン ９ 下部電極 １０ 容量絶縁膜 １１ 上部電極 １５ 窒化チタンプラグ １７ 窒化チタン １８ 酸化シリコン １９ コンタクトホール
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (8)
- 【請求項１】 半導体基板に拡散層が形成され、前記拡
散層の上に不純物の透過を阻止するバリア膜が形成さ
れ、前記半導体基板の表面に形成された絶縁膜に開口さ
れたコンタクトホールを通して前記バリア膜上に、不純
物がドープされた非晶質シリコン、又は不純物がドープ
された多結晶シリコンと不純物がドープされた非晶質シ
リコンとが設けられた下部電極が前記絶縁膜上に延在し
て形成され、前記下部電極の表面に容量絶縁膜が形成さ
れ、前記容量絶縁膜上に上部電極が形成され、前記下部
電極と前記容量絶縁膜と前記上部電極とで容量部が構成
され、前記下部電極の表面にはＨＳＧ（Ｈｅｍｉ−Ｓｐ
ｈｅｒｅ−Ｇｒａｉｎ）化されたシリコングレインから
なる凹凸が形成されていることを特徴とする半導体装
置。 - 【請求項２】 前記バリア膜は、窒化チタンで構成され
る請求項１に記載の半導体装置。 - 【請求項３】 半導体基板上に形成された層間膜に前記
半導体基板に形成された拡散層に達するコンタクトホー
ルを開口する工程と、少なくとも前記コンタクトホール
内の前記拡散層上にバリア膜としての窒化チタン膜を形
成する工程と、前記コンタクトホールを含む前記層間膜
上に不純物がドープされた非晶質シリコン又は不純物が
ドープされた多結晶シリコンと不純物がドープされた非
晶質シリコンからなる下部電極を形成する工程と、前記
下部電極の表面にＨＳＧ化によりシリコングレインの凹
凸を形成する工程と、前記下部電極の表面に容量絶縁膜
を形成する工程と、前記容量絶縁膜上に上部電極を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記窒化チタン膜を形成する工程が、チ
タンを形成する工程と、窒素またはアンモニアを含む雰
囲気中で熱処理を行う工程と、層間膜上のチタン化合物
を除去する工程と、窒素またはアンモニアを含む雰囲気
中で熱処理を行い拡散層上のチタン化合物を窒化する工
程とを備える請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記層間膜上のチタン化合物を除去する
のに、過酸化水素及びアンモニアを含む水溶液を用いる
請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記層間膜上のチタン化合物を除去する
のに、過酸化水素及び硫酸を含む水溶液を用いる請求項
４に記載の半導体装置の製造方法。 - 【請求項７】 前記窒化チタン膜を形成する工程が、窒
化チタン膜を形成後、ドライエッチング等でエッチング
バックを行い、前記コンタクト部のみに窒化チタン膜を
残す工程である請求項３に記載の半導体装置の製造方
法。 - 【請求項８】 前記窒化チタン膜を形成する工程が、チ
タンを形成する工程と、窒素またはアンモニアを含む雰
囲気中で熱処理を行い前記チタン膜を窒化する工程とか
らなる請求項３に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16894996A JP3156590B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置及びその製造方法 |
| KR19970028332A KR980006237A (ja) | 1996-06-28 | 1997-06-27 | |
| GB9713846A GB2314683A (en) | 1996-06-28 | 1997-06-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16894996A JP3156590B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022467A JPH1022467A (ja) | 1998-01-23 |
| JP3156590B2 true JP3156590B2 (ja) | 2001-04-16 |
Family
ID=15877534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16894996A Expired - Fee Related JP3156590B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3156590B2 (ja) |
| KR (1) | KR980006237A (ja) |
| GB (1) | GB2314683A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2982739B2 (ja) * | 1997-04-22 | 1999-11-29 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3024589B2 (ja) * | 1997-04-23 | 2000-03-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| GB2333178B (en) * | 1997-10-18 | 1999-11-24 | United Microelectronics Corp | Method of fabricating a hemispherical grain silicon structure |
| JP3191757B2 (ja) | 1998-02-03 | 2001-07-23 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3244049B2 (ja) | 1998-05-20 | 2002-01-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100323990B1 (ko) * | 1998-06-02 | 2002-08-21 | 삼성전자 주식회사 | 반구형결정입자들을갖는캐패시터의제조방법 |
| JP3501006B2 (ja) * | 1999-02-26 | 2004-02-23 | 日産自動車株式会社 | 車両用バッテリ冷却ダクトの配設構造 |
| JP2001015706A (ja) | 1999-06-30 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100944323B1 (ko) | 2003-06-30 | 2010-03-03 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 고유전체 캐패시터의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192703A (en) * | 1991-10-31 | 1993-03-09 | Micron Technology, Inc. | Method of making tungsten contact core stack capacitor |
| JP3127348B2 (ja) * | 1995-02-27 | 2001-01-22 | エルジイ・セミコン・カンパニイ・リミテッド | 凹凸の表面形状を有するタングステン膜を用いた半導体装置の製造方法 |
| US5612558A (en) * | 1995-11-15 | 1997-03-18 | Micron Technology, Inc. | Hemispherical grained silicon on refractory metal nitride |
-
1996
- 1996-06-28 JP JP16894996A patent/JP3156590B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-27 KR KR19970028332A patent/KR980006237A/ko not_active Application Discontinuation
- 1997-06-30 GB GB9713846A patent/GB2314683A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB9713846D0 (en) | 1997-09-03 |
| JPH1022467A (ja) | 1998-01-23 |
| KR980006237A (ja) | 1998-03-30 |
| GB2314683A (en) | 1998-01-07 |
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