JP3244049B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
スタック構造のメモリセルの構造およびその製造方法に
関する。
スタック構造のメモリセルの構造およびその製造方法に
関する。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化に伴いセルサ
イズは縮小し、ＤＲＡＭセルの占有面積は、例えば６４
ＭビットＤＲＡＭでは１．６μｍ2 ，２５６ＭビットＤ
ＲＡＭでは０．７μｍ2 というように、小さくなる傾向
にある。そこで、十分なキャパシタの容量値を確保する
ため、占有面積当たりの容量部面積を大きくできるスタ
ックトキャパシタが用いられている。スタックトキャパ
シタは、トランスファゲートトランジスタの上部に積層
されたものである。
イズは縮小し、ＤＲＡＭセルの占有面積は、例えば６４
ＭビットＤＲＡＭでは１．６μｍ2 ，２５６ＭビットＤ
ＲＡＭでは０．７μｍ2 というように、小さくなる傾向
にある。そこで、十分なキャパシタの容量値を確保する
ため、占有面積当たりの容量部面積を大きくできるスタ
ックトキャパシタが用いられている。スタックトキャパ
シタは、トランスファゲートトランジスタの上部に積層
されたものである。
【０００３】このようなスタック構造のＤＲＡＭセルで
は、キャパシタは動作に必要な静電容量を確保するた
め、キャパシタの対向電極面積を増大させることが要求
されている。このような要求に対して、電極の表面に凹
凸を形成する方法が採られている。
は、キャパシタは動作に必要な静電容量を確保するた
め、キャパシタの対向電極面積を増大させることが要求
されている。このような要求に対して、電極の表面に凹
凸を形成する方法が採られている。
【０００４】特開平３−２６３３７０号公報「半導体装
置およびその製造方法」には、下部電極の表面に凹凸を
形成する技術が開示されている。この従来技術によれ
ば、シリコン基板の表面上の全面に、凹凸表面を有する
シリコン層を形成し、続いてシリコン層の上にリンがド
ープされたポリシリコン層を形成し、熱処理により、ポ
リシリコン層のリンをシリコン層の内部へ拡散し、シリ
コン層を導電性にした後、ポリシリコン層およびシリコ
ン層を電極形状にパターニングして、上面に凹凸表面を
有する下部電極を形成している。
置およびその製造方法」には、下部電極の表面に凹凸を
形成する技術が開示されている。この従来技術によれ
ば、シリコン基板の表面上の全面に、凹凸表面を有する
シリコン層を形成し、続いてシリコン層の上にリンがド
ープされたポリシリコン層を形成し、熱処理により、ポ
リシリコン層のリンをシリコン層の内部へ拡散し、シリ
コン層を導電性にした後、ポリシリコン層およびシリコ
ン層を電極形状にパターニングして、上面に凹凸表面を
有する下部電極を形成している。
【０００５】このような従来技術の下部電極は、上面が
凹凸になっているのみで、下部電極の側面は平坦であ
る。上面だけ凹凸にして電極面積を拡げるには限界があ
る。
凹凸になっているのみで、下部電極の側面は平坦であ
る。上面だけ凹凸にして電極面積を拡げるには限界があ
る。
【０００６】そこで、本出願人は、上面だけでなく側面
にも凹凸を形成できるようにして、さらに電極面積を拡
げることを可能にしたＤＲＡＭセルのキャパシタ電極用
のポリシリコン膜の形成方法を提案した（特開平５−３
０４２７３号，特許第２５０８９４８号）。
にも凹凸を形成できるようにして、さらに電極面積を拡
げることを可能にしたＤＲＡＭセルのキャパシタ電極用
のポリシリコン膜の形成方法を提案した（特開平５−３
０４２７３号，特許第２５０８９４８号）。
【０００７】この提案に係る方法を用いたＤＲＡＭセル
の製造を説明する。図９は、ＤＲＡＭセルの主要部の断
面図を示す。図中、トランジスタの部分は、Ｐ型シリコ
ン基板１０上にフィールド酸化膜１２で区画されたトラ
ンジスタ形成領域に、ソース電極として働くＮ型拡散層
１４のみを示している。
の製造を説明する。図９は、ＤＲＡＭセルの主要部の断
面図を示す。図中、トランジスタの部分は、Ｐ型シリコ
ン基板１０上にフィールド酸化膜１２で区画されたトラ
ンジスタ形成領域に、ソース電極として働くＮ型拡散層
１４のみを示している。
【０００８】図９（ａ）に示すように、トランジスタの
上部には、層間絶縁膜１６が形成され、Ｎ型拡散層１４
上の層間絶縁膜１６には、コンタクトホール１８が設け
られる。コンタクトホール１８の内部および層間絶縁膜
１６の上部には、高濃度のリンを含むアモルファスシリ
コン層２０を形成し、リソグラフィ技術とドライエッチ
ング技術とによりパターニングする。次に、図９（ｂ）
に示すように、パターニングしたリンドープドアモルフ
ァスシリコン層２０を、高真空状態で熱処理しながらジ
シラン（Ｓｉ2 Ｈ6 ）を照射すると、シリコンの結晶核
が発生する。これは、ジシランがアモルファスシリコン
膜の表面に存在するダングリングボンドにおいて分解
し、結晶核となるためである。続いて、高真空状態で熱
処理を続行すると、結晶核は、粒径が６０〜７０ｎｍの
きのこ状の結晶粒（以下、結晶粒をＨＳＧ；Ｈｅｍｉｓ
ｐｈｅｒｉｃａｌ Ｇｒａｉｎという）２２に成長す
る。これにより、リンドープドアモルファスシリコンの
上面および側面にＨＳＧによる凹凸が形成された下部電
極が作製される。図９（ｃ）に示すように、下部電極の
上に窒化シリコン（ＳｉＮ）膜を形成し容量絶縁膜２４
とし、続いて図９（ｄ）に示すように、高濃度のリンを
含むポリシリコン層を形成し、リンをドープし、上部電
極２６を形成して、スタックキャパシタ２８を作製す
る。
上部には、層間絶縁膜１６が形成され、Ｎ型拡散層１４
上の層間絶縁膜１６には、コンタクトホール１８が設け
られる。コンタクトホール１８の内部および層間絶縁膜
１６の上部には、高濃度のリンを含むアモルファスシリ
コン層２０を形成し、リソグラフィ技術とドライエッチ
ング技術とによりパターニングする。次に、図９（ｂ）
に示すように、パターニングしたリンドープドアモルフ
ァスシリコン層２０を、高真空状態で熱処理しながらジ
シラン（Ｓｉ2 Ｈ6 ）を照射すると、シリコンの結晶核
が発生する。これは、ジシランがアモルファスシリコン
膜の表面に存在するダングリングボンドにおいて分解
し、結晶核となるためである。続いて、高真空状態で熱
処理を続行すると、結晶核は、粒径が６０〜７０ｎｍの
きのこ状の結晶粒（以下、結晶粒をＨＳＧ；Ｈｅｍｉｓ
ｐｈｅｒｉｃａｌ Ｇｒａｉｎという）２２に成長す
る。これにより、リンドープドアモルファスシリコンの
上面および側面にＨＳＧによる凹凸が形成された下部電
極が作製される。図９（ｃ）に示すように、下部電極の
上に窒化シリコン（ＳｉＮ）膜を形成し容量絶縁膜２４
とし、続いて図９（ｄ）に示すように、高濃度のリンを
含むポリシリコン層を形成し、リンをドープし、上部電
極２６を形成して、スタックキャパシタ２８を作製す
る。
【０００９】
【発明が解決しようとする課題】リンドープドポリシリ
コンの上面および側面にＨＳＧによる凹凸が形成された
下部電極を有するスタックトキャパシタは、次のような
問題がある。すなわち、ＨＳＧは、その中に含有する不
純物（リン）を排出しながら成長する性質がある。その
結果、成長後のＨＳＧはノンドープのシリコンで構成さ
れる。このことは、下部電極の表面が空乏化されている
ことを意味している。その結果、図１０に示すように、
キャパシタ容量のバイアス電圧依存が顕著になり、下部
電極側の電位が高い時の容量低下をもたらす。なお、図
１０は、容量のバイアス特性を示し、横軸は、下部電極
を基準とした場合の上部電極のバイアス電圧Ｖを示す。
すなわち、バイアス電圧が０のときの容量をＣｓmax と
すると、バイアス電圧がマイナスすなわち下部電極側の
電位が高くなると、空乏層の幅が拡がる結果、蓄積電荷
が少なくなり、保持特性が劣化する。したがって、図１
０に示すように、例えば−１．５Ｖでは、そのときの容
量ＣｓのＣｓmax に対する比が０．７に低下するという
ように、キャパシタ容量がバイアス電圧に依存するよう
になる。
コンの上面および側面にＨＳＧによる凹凸が形成された
下部電極を有するスタックトキャパシタは、次のような
問題がある。すなわち、ＨＳＧは、その中に含有する不
純物（リン）を排出しながら成長する性質がある。その
結果、成長後のＨＳＧはノンドープのシリコンで構成さ
れる。このことは、下部電極の表面が空乏化されている
ことを意味している。その結果、図１０に示すように、
キャパシタ容量のバイアス電圧依存が顕著になり、下部
電極側の電位が高い時の容量低下をもたらす。なお、図
１０は、容量のバイアス特性を示し、横軸は、下部電極
を基準とした場合の上部電極のバイアス電圧Ｖを示す。
すなわち、バイアス電圧が０のときの容量をＣｓmax と
すると、バイアス電圧がマイナスすなわち下部電極側の
電位が高くなると、空乏層の幅が拡がる結果、蓄積電荷
が少なくなり、保持特性が劣化する。したがって、図１
０に示すように、例えば−１．５Ｖでは、そのときの容
量ＣｓのＣｓmax に対する比が０．７に低下するという
ように、キャパシタ容量がバイアス電圧に依存するよう
になる。
【００１０】このようなキャパシタ容量のバイアス電圧
依存は、前述したようにＨＳＧ成長後の表面ポリシリコ
ン膜のノンドープ化が直接の原因であるが、デザインル
ールの微細化に伴い、後工程における熱処理の温度が低
減しているため、ＨＳＧ成長後、下部電極を構成する高
濃度ドープ層内の不純物がＨＳＧ内に再拡散しにくくな
っていることも要因である。
依存は、前述したようにＨＳＧ成長後の表面ポリシリコ
ン膜のノンドープ化が直接の原因であるが、デザインル
ールの微細化に伴い、後工程における熱処理の温度が低
減しているため、ＨＳＧ成長後、下部電極を構成する高
濃度ドープ層内の不純物がＨＳＧ内に再拡散しにくくな
っていることも要因である。
【００１１】本発明の目的は、キャパシタ容量のバイア
ス依存性の小さいスタックキャパシタおよびその製造方
法を提供することにある。
ス依存性の小さいスタックキャパシタおよびその製造方
法を提供することにある。
【００１２】本発明の他の目的は、上記のスタックキャ
パシタを有するメモリセルおよびその製造方法を提供す
ることにある。
パシタを有するメモリセルおよびその製造方法を提供す
ることにある。
【００１３】
【課題を解決するための手段】本発明は、ドープドポリ
シリコンよりなる下部電極の上面および側面に形成した
ポリシリコンよりなるきのこ状結晶粒の少なくとも表面
の不純物濃度を補償できれば、下部電極表面の空乏化を
抑制できるという考え方に基づいている。
シリコンよりなる下部電極の上面および側面に形成した
ポリシリコンよりなるきのこ状結晶粒の少なくとも表面
の不純物濃度を補償できれば、下部電極表面の空乏化を
抑制できるという考え方に基づいている。
【００１４】補償の方法は、３通りある。まず第１は、
きのこ状結晶粒を含めた下部電極の表面に高濃度不純物
ドープドポリシリコン膜を形成する方法である。第２
は、きのこ状結晶物に不純物を熱拡散する方法である。
第３は、きのこ状結晶粒に不純物をイオン注入する方法
である。
きのこ状結晶粒を含めた下部電極の表面に高濃度不純物
ドープドポリシリコン膜を形成する方法である。第２
は、きのこ状結晶物に不純物を熱拡散する方法である。
第３は、きのこ状結晶粒に不純物をイオン注入する方法
である。
【００１５】したがって、本発明の一態様は、トランジ
スタと、このトランジスタの上にスタックされたキャパ
シタとからなるスタック構造のメモリセルを有する半導
体装置の製造方法において、前記キャパシタの対向電極
のうちの下部電極の作製が、（ａ）層間絶縁膜上に、高
濃度不純物ドープドアモルファスシリコン層を形成し、
電極形状にパターニングする工程と、（ｂ）パターニン
グされた前記アモルファスシリコン層の表面に結晶核を
発生させ、この結晶核を成長させてパターニングされた
前記アモルファスシリコン層の上面と側面とにシリコン
の結晶粒を形成する工程と、（ｃ）前記結晶粒の表面の
不純物濃度を補償する工程とを含んでいる。
スタと、このトランジスタの上にスタックされたキャパ
シタとからなるスタック構造のメモリセルを有する半導
体装置の製造方法において、前記キャパシタの対向電極
のうちの下部電極の作製が、（ａ）層間絶縁膜上に、高
濃度不純物ドープドアモルファスシリコン層を形成し、
電極形状にパターニングする工程と、（ｂ）パターニン
グされた前記アモルファスシリコン層の表面に結晶核を
発生させ、この結晶核を成長させてパターニングされた
前記アモルファスシリコン層の上面と側面とにシリコン
の結晶粒を形成する工程と、（ｃ）前記結晶粒の表面の
不純物濃度を補償する工程とを含んでいる。
【００１６】前記（ｃ）の工程は、前記結晶粒上および
前記アモルファスシリコン層上に、高濃度不純物ドープ
ドポリシリコン膜を形成する工程を含むことができる。
前記アモルファスシリコン層上に、高濃度不純物ドープ
ドポリシリコン膜を形成する工程を含むことができる。
【００１７】あるいは、前記（ｃ）の工程は、前記結晶
粒に前記アモルファスシリコン層から不純物を熱拡散さ
せる工程を含むことができる。
粒に前記アモルファスシリコン層から不純物を熱拡散さ
せる工程を含むことができる。
【００１８】あるいは、前記（ｃ）の工程は、前記結晶
粒に不純物をイオン注入する工程を含むことができる。
粒に不純物をイオン注入する工程を含むことができる。
【００１９】
【００２０】
【００２１】
【００２２】
【発明の実施の形態】本発明の実施の形態を、各実施例
に基づいて説明する。
に基づいて説明する。
【００２３】
【実施例１】図１は、本発明に係るスタック構造のＤＲ
ＡＭセルの製造工程を示す断面図である。図中、トラン
ジスタの部分は、Ｐ型シリコン基板１０上にフィールド
酸化膜１２で区画されたトランジスタ形成領域に、ソー
ス電極として働くＮ型拡散層１４のみを示している。
ＡＭセルの製造工程を示す断面図である。図中、トラン
ジスタの部分は、Ｐ型シリコン基板１０上にフィールド
酸化膜１２で区画されたトランジスタ形成領域に、ソー
ス電極として働くＮ型拡散層１４のみを示している。
【００２４】トランジスタの上部には、層間絶縁膜１６
が形成され、Ｎ型拡散層１４上の層間絶縁膜１６には、
コンタクトホール１８が設けられる。コンタクトホール
１８の内部および層間絶縁膜１６の上部には、ＬＰＣＶ
Ｄ法で高濃度のリンを含む７００ｎｍ厚さのアモルファ
スシリコン層を形成する。次に、リンドープドアモルフ
ァスシリコン層を、リソグラフィ技術とドライエッチン
グ技術とによりパターニングする。パターニングされた
リンドープドアモルファスシリコン層２０の形状は、基
板と平行方向の断面形状は、円形，正方形，長方形状な
どである。ＤＲＡＭセルを高密度に集積し、かつ後述の
ドライエッチングにより、アモルファスシリコン層２０
の上面の実効キャパシタ面積が１／２に減少する場合に
おいても、キャパシタ全体の容量低下を１０％以下に抑
えるためには、上面の面積と側面の面積との比は、１／
４以下であることが好ましい。
が形成され、Ｎ型拡散層１４上の層間絶縁膜１６には、
コンタクトホール１８が設けられる。コンタクトホール
１８の内部および層間絶縁膜１６の上部には、ＬＰＣＶ
Ｄ法で高濃度のリンを含む７００ｎｍ厚さのアモルファ
スシリコン層を形成する。次に、リンドープドアモルフ
ァスシリコン層を、リソグラフィ技術とドライエッチン
グ技術とによりパターニングする。パターニングされた
リンドープドアモルファスシリコン層２０の形状は、基
板と平行方向の断面形状は、円形，正方形，長方形状な
どである。ＤＲＡＭセルを高密度に集積し、かつ後述の
ドライエッチングにより、アモルファスシリコン層２０
の上面の実効キャパシタ面積が１／２に減少する場合に
おいても、キャパシタ全体の容量低下を１０％以下に抑
えるためには、上面の面積と側面の面積との比は、１／
４以下であることが好ましい。
【００２５】次に、超高真空ＣＶＤ装置において高真空
状態で５００〜６００℃で熱処理しながらジシラン（Ｓ
ｉ2 Ｈ6 ）を照射すると、結晶核が発生する。続いて、
高真空状態で熱処理を続行し、熱処理時間を調整して、
例えば１０〜１５分熱処理を行って、粒径が３０〜４０
ｎｍのＨＳＧ３０を成長させる。これにより、図１
（ａ）に示すように、リンドープドアモルファスシリコ
ン層２０の上面および側面にＨＳＧによる凹凸が形成さ
れた構造が作製される。
状態で５００〜６００℃で熱処理しながらジシラン（Ｓ
ｉ2 Ｈ6 ）を照射すると、結晶核が発生する。続いて、
高真空状態で熱処理を続行し、熱処理時間を調整して、
例えば１０〜１５分熱処理を行って、粒径が３０〜４０
ｎｍのＨＳＧ３０を成長させる。これにより、図１
（ａ）に示すように、リンドープドアモルファスシリコ
ン層２０の上面および側面にＨＳＧによる凹凸が形成さ
れた構造が作製される。
【００２６】次に、この構造上に、ＬＰＣＶＤ法により
高濃度のリンを含んだ（２〜３×１０20ｃｍ-3程度）ポ
リシリコン膜３１を１０〜２０ｎｍ形成する。このリン
ドープドポリシリコン膜３１は、図１（ｂ）からわかる
ように、ＨＳＧを含むアモルファスシリコン層の上面お
よび側面と、層間絶縁膜１６の上部とに形成される。
高濃度のリンを含んだ（２〜３×１０20ｃｍ-3程度）ポ
リシリコン膜３１を１０〜２０ｎｍ形成する。このリン
ドープドポリシリコン膜３１は、図１（ｂ）からわかる
ように、ＨＳＧを含むアモルファスシリコン層の上面お
よび側面と、層間絶縁膜１６の上部とに形成される。
【００２７】次に、図１（ｃ）に示すように、ドライエ
ッチングにより全面のエッチバックを行い、層間絶縁膜
１６上のリンドープドポリシリコン膜３１を除去し、下
部電極３２を形成する。なお、ＬＰＣＶＤ法により高濃
度リンドープドポリシリコン層を形成する際に、ＨＳＧ
を含むアモルファスシリコン層の上面と側面のみに選択
的に形成すれば、その後のドライエッチング工程は不要
である。
ッチングにより全面のエッチバックを行い、層間絶縁膜
１６上のリンドープドポリシリコン膜３１を除去し、下
部電極３２を形成する。なお、ＬＰＣＶＤ法により高濃
度リンドープドポリシリコン層を形成する際に、ＨＳＧ
を含むアモルファスシリコン層の上面と側面のみに選択
的に形成すれば、その後のドライエッチング工程は不要
である。
【００２８】次に、図１（ｄ）に示すように、ＬＰＣＶ
Ｄ法により、下部電極の上に８ｎｍ厚さの窒化シリコン
（ＳｉＮ）膜を形成し容量絶縁膜３４とし、続いてＬＰ
ＣＶＤ法により高濃度のリンを含んだ（２×１０20ｃｍ
-3程度）ポリシリコン層を形成し、上部電極３６を形成
する。以上の工程により、スタックキャパシタ３８が作
製される。
Ｄ法により、下部電極の上に８ｎｍ厚さの窒化シリコン
（ＳｉＮ）膜を形成し容量絶縁膜３４とし、続いてＬＰ
ＣＶＤ法により高濃度のリンを含んだ（２×１０20ｃｍ
-3程度）ポリシリコン層を形成し、上部電極３６を形成
する。以上の工程により、スタックキャパシタ３８が作
製される。
【００２９】
【実施例２】図２は、本発明に係るスタック構造のＤＲ
ＡＭセルの製造方法の他の実施例を示す断面図である。
この実施例は、全面にＨＳＧを成長し、続いて高濃度の
リンが含まれたポリシリコン膜を形成した後、ドライエ
ッチングによる全面のエッチバックにより、層間絶縁膜
上のＨＳＧおよびポリシリコン膜を除去する点が実施例
１と異なる。したがって、実施例１と同じ内容について
は説明を省略する。
ＡＭセルの製造方法の他の実施例を示す断面図である。
この実施例は、全面にＨＳＧを成長し、続いて高濃度の
リンが含まれたポリシリコン膜を形成した後、ドライエ
ッチングによる全面のエッチバックにより、層間絶縁膜
上のＨＳＧおよびポリシリコン膜を除去する点が実施例
１と異なる。したがって、実施例１と同じ内容について
は説明を省略する。
【００３０】図２（ａ）に示すように、層間絶縁膜１６
の上部にはＬＰＣＶＤ法で高濃度のリンを含む７００ｎ
ｍ厚さのポリシリコン層４０を形成する。次に、リンド
ープポリシリコン層４０をリソグラフィ技術とドライエ
ッチング技術とによりパターニングする。
の上部にはＬＰＣＶＤ法で高濃度のリンを含む７００ｎ
ｍ厚さのポリシリコン層４０を形成する。次に、リンド
ープポリシリコン層４０をリソグラフィ技術とドライエ
ッチング技術とによりパターニングする。
【００３１】図２（ｂ）に示すように、ＬＰＣＶＤ法で
アモルファスシリコン膜４２を全面に形成し、次に、超
高真空ＣＶＤ装置において高真空状態で５００〜６００
℃で熱処理しながらジシラン（Ｓｉ2 Ｈ6 ）を照射する
と、結晶核が発生する。続いて、高真空状態で熱処理を
続行し、熱処理時間を調整して、例えば１０〜１５分熱
処理を行って、粒径が３０〜４０ｎｍのＨＳＧ４４を成
長させる。
アモルファスシリコン膜４２を全面に形成し、次に、超
高真空ＣＶＤ装置において高真空状態で５００〜６００
℃で熱処理しながらジシラン（Ｓｉ2 Ｈ6 ）を照射する
と、結晶核が発生する。続いて、高真空状態で熱処理を
続行し、熱処理時間を調整して、例えば１０〜１５分熱
処理を行って、粒径が３０〜４０ｎｍのＨＳＧ４４を成
長させる。
【００３２】次に、図２（ｃ）に示すように、ＬＰＣＶ
Ｄ法により高濃度のリンを含んだ（２〜３×１０20ｃｍ
-3程度）ポリシリコン膜４６を１０〜２０ｎｍ形成す
る。続いて、ＲＩＥ装置により、エッチングガスＣｌ2
／ＨＢｒ（１００／４０ｓｃｃｍ）を用い、エッチング
圧力６０ｍＴｏｒｒ、高周波電力４５０Ｗで、全面エッ
チバックを行い、層間絶縁膜１６上のＨＳＧ４４および
リンドープドポリシリコン膜４６を除去し、下部電極４
８を形成する。
Ｄ法により高濃度のリンを含んだ（２〜３×１０20ｃｍ
-3程度）ポリシリコン膜４６を１０〜２０ｎｍ形成す
る。続いて、ＲＩＥ装置により、エッチングガスＣｌ2
／ＨＢｒ（１００／４０ｓｃｃｍ）を用い、エッチング
圧力６０ｍＴｏｒｒ、高周波電力４５０Ｗで、全面エッ
チバックを行い、層間絶縁膜１６上のＨＳＧ４４および
リンドープドポリシリコン膜４６を除去し、下部電極４
８を形成する。
【００３３】次に、図２（ｄ）に示すように、ＬＰＣＶ
Ｄ法により、下部電極４８の上に８ｎｍ厚さの窒化シリ
コン（ＳｉＮ）膜を形成し容量絶縁膜５０とし、続いて
ＬＰＣＶＤ法により高濃度のリンを含んだ（２×１０20
ｃｍ-3程度）ポリシリコン層を形成し、上部電極５２を
形成する。以上の工程により、スタックキャパシタ５４
が作製される。
Ｄ法により、下部電極４８の上に８ｎｍ厚さの窒化シリ
コン（ＳｉＮ）膜を形成し容量絶縁膜５０とし、続いて
ＬＰＣＶＤ法により高濃度のリンを含んだ（２×１０20
ｃｍ-3程度）ポリシリコン層を形成し、上部電極５２を
形成する。以上の工程により、スタックキャパシタ５４
が作製される。
【００３４】
【実施例３】実施例１および２は、ＨＳＧの表面の不純
物濃度を補償するために、リンドープドポリシリコン膜
をＨＳＧ上に形成したが、実施例３では、ＨＳＧの下層
のリンドープドポリシリコン２０からリンをＨＳＧに熱
拡散させる。
物濃度を補償するために、リンドープドポリシリコン膜
をＨＳＧ上に形成したが、実施例３では、ＨＳＧの下層
のリンドープドポリシリコン２０からリンをＨＳＧに熱
拡散させる。
【００３５】図３は、ＨＳＧの成長およびリン拡散工程
を示す図である。この工程では、ＨＳＧの上にリンドー
プドポリシリコン膜を形成しない分、実施例１，２に比
べてＨＳＧの粒径を大きくできる。粒径は、熱処理時間
により定まるので、５００〜６００℃の熱処理温度で結
晶核を発生し、５００〜６００℃の熱処理温度を１５〜
２０分継続して、粒径が６０〜７０ｎｍのＨＳＧ２２を
成長させた。
を示す図である。この工程では、ＨＳＧの上にリンドー
プドポリシリコン膜を形成しない分、実施例１，２に比
べてＨＳＧの粒径を大きくできる。粒径は、熱処理時間
により定まるので、５００〜６００℃の熱処理温度で結
晶核を発生し、５００〜６００℃の熱処理温度を１５〜
２０分継続して、粒径が６０〜７０ｎｍのＨＳＧ２２を
成長させた。
【００３６】続いて、加熱炉内で９００〜１０００℃で
１０分間熱処理して、リンドープポリシリコン層２０か
らリンをＨＳＧ２２内に熱拡散させた。
１０分間熱処理して、リンドープポリシリコン層２０か
らリンをＨＳＧ２２内に熱拡散させた。
【００３７】
【実施例４】実施例２のようにＨＳＧを全面に成長させ
るタイプのものについても、ＨＳＧの表面にリンドープ
ドポリシリコン膜を形成することなく、実施例３と同様
にリンの熱拡散により、ＨＳＧの表面の不純物濃度を補
償することができる。
るタイプのものについても、ＨＳＧの表面にリンドープ
ドポリシリコン膜を形成することなく、実施例３と同様
にリンの熱拡散により、ＨＳＧの表面の不純物濃度を補
償することができる。
【００３８】図４は、ＨＳＧの成長およびリン拡散工程
を示す図である。この工程では、ＬＰＣＶＤ法でアモル
ファスシリコン膜４２を全面に形成し、次に、超高真空
ＣＶＤ装置において高真空状態で５００〜６００℃で熱
処理しながらジシラン（Ｓｉ 2 Ｈ6 ）を照射すると、結
晶核が発生する。続いて、高真空状態で熱処理を続行
し、熱処理時間を調整して、例えば１５〜２０分熱処理
を行って、粒径が６０〜７０ｎｍのＨＳＧ４４成長させ
る。
を示す図である。この工程では、ＬＰＣＶＤ法でアモル
ファスシリコン膜４２を全面に形成し、次に、超高真空
ＣＶＤ装置において高真空状態で５００〜６００℃で熱
処理しながらジシラン（Ｓｉ 2 Ｈ6 ）を照射すると、結
晶核が発生する。続いて、高真空状態で熱処理を続行
し、熱処理時間を調整して、例えば１５〜２０分熱処理
を行って、粒径が６０〜７０ｎｍのＨＳＧ４４成長させ
る。
【００３９】続いて、加熱炉内で９００〜１０００℃で
１０分間熱処理して、リンドープポリシリコン層４０か
らリンをＨＳＧ４４内に熱拡散させた。
１０分間熱処理して、リンドープポリシリコン層４０か
らリンをＨＳＧ４４内に熱拡散させた。
【００４０】
【実施例５】実施例３，４では、下層のリンドープドポ
リシリコンからリンをＨＳＧに熱拡散したが、リンをイ
オン注入することによって、ＨＳＧの表面の不純物濃度
を補償することができる。
リシリコンからリンをＨＳＧに熱拡散したが、リンをイ
オン注入することによって、ＨＳＧの表面の不純物濃度
を補償することができる。
【００４１】図５および図６は、図３および図４に対応
した構造のものにおいて、リンをイオン注入する工程を
示している。イオン注入条件は、エネルギー４０ｋｅ
Ｖ、注入量１×１０15〜１×１０16／ｃｍ2 、熱処理
８５０℃，４０分とした。イオン注入の結果、ＨＳＧは
高濃度化された。
した構造のものにおいて、リンをイオン注入する工程を
示している。イオン注入条件は、エネルギー４０ｋｅ
Ｖ、注入量１×１０15〜１×１０16／ｃｍ2 、熱処理
８５０℃，４０分とした。イオン注入の結果、ＨＳＧは
高濃度化された。
【００４２】
【実施例６】以上の各実施例では、キャパシタの下部電
極とトランジスタの電極との接続は、下部電極を構成す
るアモルファスシリコン層あるいはポリシリコン層を、
層間絶縁膜のコンタクトホールに埋め込むことによっ
て、実現している。これに代えて、図７に示すように、
層間絶縁膜に形成されたコンタクトホール内に埋め込ま
れた金属プラグ６０で構成することもできる。
極とトランジスタの電極との接続は、下部電極を構成す
るアモルファスシリコン層あるいはポリシリコン層を、
層間絶縁膜のコンタクトホールに埋め込むことによっ
て、実現している。これに代えて、図７に示すように、
層間絶縁膜に形成されたコンタクトホール内に埋め込ま
れた金属プラグ６０で構成することもできる。
【００４３】以上、本発明を好適な各実施例によって説
明したが、これら実施例は本発明の例示であり、本発明
はこれら実施例に限定されるものではない。当業者であ
れば本発明の範囲内で、種々の変形，変更が可能なこと
はもちろんである。
明したが、これら実施例は本発明の例示であり、本発明
はこれら実施例に限定されるものではない。当業者であ
れば本発明の範囲内で、種々の変形，変更が可能なこと
はもちろんである。
【００４４】
【発明の効果】本発明によれば、スタック構造のメモリ
セルを構成するキャパシタが表面に結晶粒が成長された
凹凸形状のものにおいて、結晶粒の表面の不純物濃度を
補償するようにしたので、少なくともキャパシタの下部
電極の表面は、導電性を持たすことができるので、キャ
パシタのバイアス依存性を改善できる。図８は、本発明
によるメモリセルのキャパシタの容量バイアス特性を示
す。図１０の特性と比較すれば明らかなように、下部電
極側の電位が高い時の容量低下はわずかである。
セルを構成するキャパシタが表面に結晶粒が成長された
凹凸形状のものにおいて、結晶粒の表面の不純物濃度を
補償するようにしたので、少なくともキャパシタの下部
電極の表面は、導電性を持たすことができるので、キャ
パシタのバイアス依存性を改善できる。図８は、本発明
によるメモリセルのキャパシタの容量バイアス特性を示
す。図１０の特性と比較すれば明らかなように、下部電
極側の電位が高い時の容量低下はわずかである。
【００４５】このように本発明によれば、キャパシタ容
量のバイアス依存性の小さいスタックキャパシタの構造
およびその製造方法を実現することが可能となった。さ
らには、このようなキャパシタを有するメモリセルの提
供が可能となった。
量のバイアス依存性の小さいスタックキャパシタの構造
およびその製造方法を実現することが可能となった。さ
らには、このようなキャパシタを有するメモリセルの提
供が可能となった。
【００４６】なお、以上説明した本発明は、絶縁膜上に
キャパシタが存在する構造に一般的に適用できる。
キャパシタが存在する構造に一般的に適用できる。
【図１】本発明に係るスタック構造のＤＲＡＭセルの製
造工程を示す断面図である。
造工程を示す断面図である。
【図２】本発明に係るスタック構造のＤＲＡＭセルの製
造方法の他の実施例を示す断面図である。
造方法の他の実施例を示す断面図である。
【図３】ＨＳＧの成長およびリン拡散工程を示す図であ
る。
る。
【図４】ＨＳＧの成長およびリン拡散工程を示す図であ
る。
る。
【図５】ＨＳＧの成長およびリンのイオン注入を示す図
である。
である。
【図６】ＨＳＧの成長およびリンのイオン注入を示す図
である。
である。
【図７】埋め込み金属プラグを用いたＤＲＡＭセルを示
す図である。
す図である。
【図８】本発明によるメモリセルのキャパシタの容量バ
イアス特性を示す図である。
イアス特性を示す図である。
【図９】従来のＤＲＡＭセルの主要部の断面図である。
【図１０】従来のＤＲＡＭセルの容量バイアス特性を示
す図である。
す図である。
１０ Ｐ型シリコン基板 １２ フィールド酸化膜 １４ Ｎ型拡散層 １６ 相関絶縁膜 １８ コンタクトホール ２０リンドープドアモルファスシリコン層 ２２，３０，４４ ＨＳＧ ２４，３４ 容量絶縁膜 ２６，３６，５２ 上部電極 ２８，３８，５４ キャパシタ ３１，４６ リンドープドポリシリコン膜 ３２，４８ 下部電極 ４０ リンドープドポリシリコン層 ４２ アモルファスシリコン膜 ６０ 埋め込み金属プラグ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (8)
- 【請求項１】トランジスタと、このトランジスタの上に
スタックされたキャパシタとからなるスタック構造のメ
モリセルを有する半導体装置の製造方法において、 前記キャパシタの対向電極のうちの下部電極の作製が、 （ａ）層間絶縁膜上に、高濃度不純物ドープドアモルフ
ァスシリコン層を形成し、電極形状にパターニングする
工程と、 （ｂ）パターニングされた前記アモルファスシリコン層
の表面に結晶核を発生させ、この結晶核を成長させてパ
ターニングされた前記アモルファスシリコン層の上面と
側面とにシリコンの結晶粒を形成する工程と、 （ｃ）前記結晶粒上および前記アモルファスシリコン層
上に、高濃度不純物ドープドポリシリコン膜を形成する
ことにより、前記結晶粒の表面の不純物濃度を補償する
工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】トランジスタと、このトランジスタの上に
スタックされたキャパシタとからなるスタック構造のメ
モリセルを有する半導体装置の製造方法において、 前記キャパシタの対向電極のうちの下部電極の作製が、 （ａ）層間絶縁膜上に、高濃度不純物ドープドポリシリ
コン層を形成し、電極形状にパターニングする工程と、 （ｂ）前記層間絶縁膜上および前記パターニングされた
ポリシリコン層の上面と側面に、アモルファスシリコン
膜を形成する工程と、 （ｃ）前記アモルファスシリコン膜の表面に結晶核を発
生させ、この結晶核を成長させて前記アモルファスシリ
コン膜上にシリコンの結晶粒を形成する工程と、 （ｄ）前記結晶粒上および前記アモルファスシリコン膜
上に、高濃度不純物ドープドシリコン膜を形成すること
により、前記結晶粒の表面の不純物濃度を補償する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】前記層間絶縁膜上の前記結晶粒および前記
高濃度不純物ドープドシリコン膜を除去する工程をさら
に含むことを特徴とする請求項２記載の半導体装置の製
造方法。 - 【請求項４】前記不純物はリンであることを特徴とする
請求項１〜３のいずれかに記載の半導体装置の製造方
法。 - 【請求項５】絶縁膜上に設けられたキャパシタの製造方
法において、 前記キャパシタの対向電極のうちの下部電極の作製が、 （ａ）絶縁膜上に、高濃度不純物ドープドアモルファス
シリコン層を形成し、電極形状にパターニングする工程
と、 （ｂ）パターニングされた前記アモルファスシリコン層
の表面に結晶核を発生させ、この結晶核を成長させてパ
ターニングされた前記アモルファスシリコン層の上面と
側面とにシリコンの結晶粒を形成する工程と、 （ｃ）前記結晶粒上および前記アモルファスシリコン層
上に、高濃度不純物ドープドポリシリコン膜を形成する
により、前記結晶粒の表面の不純物濃度を補償する工程
と、を含むことを特徴とするキャパシタの製造方法。 - 【請求項６】絶縁膜上に設けられたキャパシタの製造方
法において、 前記キャパシタの対向電極のうちの下部電極の作製が、 （ａ）絶縁膜上に、高濃度不純物ドープドポリシリコン
層を形成し、電極形状にパターニングする工程と、 （ｂ）前記絶縁膜上および前記パターニングされたポリ
シリコン層の上面と側面に、アモルファスシリコン膜を
形成する工程と、 （ｃ）前記アモルファスシリコン膜の表面に結晶核を発
生させ、この結晶核を成長させて前記アモルファスシリ
コン膜上にシリコンの結晶粒を形成する工程と、 （ｄ）前記結晶粒上および前記アモルファスシリコン膜
上に、高濃度不純物ドープドシリコン膜を形成すること
により、前記結晶粒の表面の不純物濃度を補償する工程
と、を含むことを特徴とするキャパシタの製造方法。 - 【請求項７】前記絶縁膜上の前記結晶粒および前記高濃
度不純物ドープドシリコン膜を除去する工程をさらに含
むことを特徴とする請求項６記載のキャパシタの製造方
法。 - 【請求項８】前記不純物はリンであることを特徴とする
請求項５，６または７記載のキャパシタの製造方法。
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|---|---|---|---|
| JP13793398A JP3244049B2 (ja) | 1998-05-20 | 1998-05-20 | 半導体装置の製造方法 |
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| US09/315,143 US6335242B1 (en) | 1998-05-20 | 1999-05-20 | Method for fabricating semiconductor device having a HSG layer |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR100363698B1 (ko) * | 1999-12-30 | 2002-12-05 | 주식회사 하이닉스반도체 | 커패시터의 전하저장전극 형성방법 |
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| JP2867799B2 (ja) | 1992-06-22 | 1999-03-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH06314774A (ja) | 1993-04-28 | 1994-11-08 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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| JP3029235B2 (ja) * | 1993-12-29 | 2000-04-04 | 現代電子産業株式会社 | 半導体素子の電荷貯蔵電極形成方法 |
| JP2846585B2 (ja) | 1994-07-27 | 1999-01-13 | 日鉄セミコンダクター株式会社 | 半導体記憶装置の製造方法 |
| JP2833545B2 (ja) * | 1995-03-06 | 1998-12-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100219482B1 (ko) * | 1996-05-23 | 1999-09-01 | 윤종용 | 반도체 메모리 장치의 커패시터 제조 방법 |
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| KR100269287B1 (ko) * | 1996-11-22 | 2000-11-01 | 윤종용 | 반도체장치의hsg형성방법 |
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- 1999-05-20 KR KR1019990018188A patent/KR19990088422A/ko not_active Application Discontinuation
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