KR19990088422A - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR19990088422A
KR19990088422A KR1019990018188A KR19990018188A KR19990088422A KR 19990088422 A KR19990088422 A KR 19990088422A KR 1019990018188 A KR1019990018188 A KR 1019990018188A KR 19990018188 A KR19990018188 A KR 19990018188A KR 19990088422 A KR19990088422 A KR 19990088422A
Authority
KR
South Korea
Prior art keywords
capacitor
semiconductor device
amorphous silicon
insulating film
doped
Prior art date
Application number
KR1019990018188A
Other languages
English (en)
Inventor
야마자끼야스시
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990088422A publication Critical patent/KR19990088422A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

커패시터 용량의 바이어스 의존성이 작은 스택 커패시터의 제조 방법을 제공한다.
트랜지스터와, 이 트랜지스터의 상부에 스택된 커패시터로 이루어진 스택 구조의 메모리 셀을 가진 반도체 장치의 제조 방법에 있어서, 커패시터의 대향 전극 중 하부 전극의 제조가, 층간 절연막(16) 상에 고농도 불순물 도핑된 아몰퍼스 실리콘층을 형성하여, 전극 형상으로 패터닝하는 공정과, 패터닝된 아몰퍼스 실리콘층(20)의 표면에 결정핵을 발생시키고, 이 결정핵을 성장시켜서 패터닝된 아몰퍼스 실리콘층의 상부면과 측면에 실리콘의 결정 입자(30)를 형성하는 공정과, 결정 입자 상부 및 아몰퍼스 실리콘층 상부에 고농도 불순물 도핑된 폴리실리콘막(31)을 형성하는 공정을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 스택 구조의 메모리 셀 구조 및 그 제조 방법에 관한 것이다.
최근, DRAM의 고집적화에 따라 셀 사이즈는 축소되고, DRAM 셀의 점유 면적은, 예를 들면 64M 비트 DRAM에서는 1.6μ㎡, 256M 비트 DRAM에서는 0.7μ㎡과 같이 작아지는 경향에 있다. 그래서, 커패시터의 용량치를 충분하게 확보하기 위해, 점유 면적당 용량부 면적을 크게 할 수 있는 스택 커패시터가 이용되고 있다. 스택 커패시터는 트랜스퍼 게이트 트랜지스터의 상부에 적층된 것이다.
이와 같은 스택 구조의 DRAM 셀에서는, 커패시터는 동작에 필요한 정전 용량을 확보하기 위해, 커패시터의 대향 전극 면적을 크게 하는 것이 요구된다. 이와 같은 요구에 대해, 전극의 표면에 요철(凹凸)을 형성하는 방법이 채택된다.
특개평 3-263370호 공보 「반도체 장치 및 그 제조 방법」에는, 하부 전극의 표면에 요철을 형성하는 기술이 개시되어 있다. 이 종래 기술에 의하면, 실리콘 기판의 표면상의 전면(全面)에, 요철 표면을 갖는 실리콘 층을 형성하고, 계속해서 실리콘층 위에 인이 도핑된 폴리실리콘층을 형성하며, 열처리에 의해 폴리실리콘층의 인을 실리콘층의 내부로 확산시켜, 실리콘층을 도전성으로 한 후, 폴리실리콘층 및 실리콘층을 전극 형상으로 패터닝하여, 상면에 요철 표면을 갖는 하부 전극을 형성하고 있다.
이와 같은 종래 기술의 하부 전극은, 상면이 요철로 되어 있을 뿐, 하부 전극의 측면은 평탄하다. 상면만 요철로 하여 전극 면적을 확대하는 것은 한계가 있다.
그래서, 본 출원인은 상면 뿐만 아니라 측면에도 요철을 형성할 있도록 함으로써, 전극 면적을 더 확대하는 것을 가능하게 한 DRAM 셀의 커패시터 전극용 폴리실리콘막의 형성 방법을 제안했다(특개평 5-304273, 특허 제2508948호).
이 제안에 따른 방법을 이용한 DRAM 셀의 제조를 설명한다. 도 9는, DRAM 셀의 주요부의 단면도이다. 도면 중에서, 트랜지스터 부분은, P형 실리콘 기판(10)상에 필드 산화막(12)로 구획된 트랜지스터 형성 영역에, 소스 전극으로서 역할하는 N형 확산층(14)만을 도시하고 있다.
도 9의 (a)에 도시한 것과 같이, 트랜지스터의 상부에는, 층간 절연막(16)이 형성되고, N형 확산층(14)상의 층간 절연막(16)에는, 콘택 홀(18)이 설치된다. 콘택 홀(18)의 내부 및 층간 절연막(16)의 상부에는, 고농도의 인을 포함하는 아몰퍼스 실리콘층(20)을 형성하고, 리소그래피 기술과 건식 에칭 기술에 의해 패터닝한다. 다음으로, 도 9의 (b)에 도시한 것과 같이, 패터닝한 인(P) 도핑된 아몰퍼스 실리콘층(20)을, 고진공 상태에서 열처리하면서 디실란(Si2H6)을 조사하면, 실리콘의 결정핵이 발생한다. 이것은, 디실란이 아몰퍼스 실리콘막의 표면에 존재하는 댕글링 본드(dangling bond)에 있어서 분해하고, 결정핵이 되기 때문이다. 이어서, 고진공 상태에서 열처리를 속행하면, 결정핵은, 입자 직경이 60∼70nm인 버섯형의 결정 입자(이하, 결정 입자를 HSG; Hemispherical Grain이라고 칭함)(22)로 성장한다. 이것에 의해, 인 도핑된 아몰퍼스 실리콘의 상면 및 측면에 HSG에 의한 요철이 형성된 하부 전극이 제작된다. 도 9의 (c)에 도시한 것과 같이, 하부 전극 상에 질화 실리콘(SiN)막을 형성하여 용량 절연막(24)으로 하고, 이어서 도 9의 (d)에 도시한 것과 같이, 고농도의 인을 포함하는 폴리실리콘층을 형성하고, 인을 도핑하여 상부 전극(26)을 형성하여, 스택 커패시터(28)를 제작한다.
인 도핑된 폴리실리콘의 상면 및 측면에 HSG에 의한 요철이 형성된 하부 전극을 갖는 스택 커패시터는, 다음과 같은 문제가 있다. 즉, HSG는, 그 속에 함유하는 불순물(인)을 배출하면서 성장하는 성질이 있다. 그 결과, 성장 후의 HSG는 비도핑 실리콘으로 구성된다. 이것은, 하부 전극의 표면이 공핍화되어 있는 것을 의미하고 있다. 그 결과, 도 10에 도시한 것과 같이, 커패시터 용량의 바이어스 전압 의존이 현저하게 되고, 하부 전극의 전위가 높은 경우 용량 저하를 초래한다. 또, 도 10은, 용량의 바이어스 특성을 도시하고, 횡축은, 하부 전극을 기준으로 한 경우의 상부 전극의 바이어스 전압 V를 나타낸다. 즉, 바이어스 전압이 0인 경우의 용량을 Csmax로 하면, 바이어스 전압이 마이너스, 즉 하부 전극측의 전위가 높게 되면, 공핍층의 폭이 확대되므로, 축적 전하가 적게 되어 유지 특성이 열화한다. 따라서, 도 10에 도시한 것과 같이, 예를 들면 -1.5V에서는, 그 경우의 용량 Cs의 Csmax의 대한 비가 0.7로 저하하는 것처럼, 커패시터 용량이 바이어스 전압에 의존하게 된다.
이와 같은 커패시터 용량의 바이어스 전압 의존은, 전술한 것과 같이 HSG 성장 후의 표면 폴리실리콘막의 비도핑화가 직접적인 원인이지만, 디자인 룰의 미세화에 따라, 후 공정에 있어서 열처리의 온도가 저감하고 있으므로, HSG 성장 후, 하부 전극을 구성하는 고농도 도핑층내의 불순물이 HSG내에 재확산되기 어렵게 되어 있는 것도 원인이다.
본 발명의 목적은, 커패시터 용량의 바이어스 의존성이 작은 스택 커패시터 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 상기 스택 커패시터를 갖는 메모리 셀 및 그 제조 방법을 제공하는 것에 있다.
본 발명은, 도핑된 폴리실리콘으로 이루어지는 하부 전극의 상면 및 측면에 형성한 폴리실리콘으로 이루어지는 버섯형 결정 입자의 적어도 표면의 불순물 농도를 보상할 수 있다면, 하부 전극 표면의 공핍화를 억제할 수 있다고 하는 방법에 기초하고 있다.
보상 방법은 3 종류이다. 우선 제1 방법은, 버섯형 결정 입자를 포함한 하부 전극의 표면에 고농도 불순물 도핑된 폴리실리콘막을 형성하는 방법이다. 제2 방법은, 버섯형 결정물에 불순물을 열확산하는 방법이다. 제3 방법은 버섯형 결정에 불순물을 이온 주입하는 방법이다.
따라서, 본 발명의 하나의 형태는, 트랜지스터와, 이 트랜지스터 상에 스택된 커패시터로 이루어지는 스택 구조의 메모리 셀을 구비한 반도체 장치의 제조 방법에 있어서, 상기 커패시터의 대향 전극 중 하부 전극의 제작이, (a) 층간 절연막상에, 고농도 불순물 도핑된 아몰퍼스 실리콘층을 형성하고, 전극 형상으로 패터닝하는 공정과, (b) 패터닝된 상기 아몰퍼스 실리콘층의 표면에 결정핵을 발생시켜, 이 결정핵을 성장시켜 패터닝된 상기 아몰퍼스 실리콘층의 상면과 측면에 실리콘 결정 입자를 형성하는 공정과, (c) 상기 결정 입자 표면의 불순물 농도를 보상하는 공정을 포함하고 있다.
상기 (c)의 공정은, 상기 결정 입자 및 상기 아몰퍼스 실리콘층 상에, 고농도 불순물 도핑된 폴리실리콘막을 형성하는 공정을 포함할 수 있다.
또는, 상기 (c)의 공정은, 상기 결정 입자에 상기 아몰퍼스 실리콘층으로부터 불순물을 열확산시키는 공정을 포함할 수 있다.
또는, 상기 (c)의 공정은, 상기 결정 입자에 불순물을 이온 주입하는 공정을 포함할 수 있다.
또, 본 발명의 다른 형태는, 트랜지스터와, 이 트랜지스터 상에 스택된 커패시터로 이루어지는 스택 구조의 메모리 셀을 갖는 반도체 장치에 있어서, 상기 커패시터의 대향 전극 중 하부 전극은, 층간 절연막상에 형성되고, 표면 및 상면에 결정 입자를 형성한 고농도 불순물 도핑된 아몰퍼스 실리콘층과, 상기 고농도 도핑된 아몰퍼스 실리콘층상에 형성된 고농도 불순물 도핑된 폴리실리콘막을 구비하고 있다.
본 발명의 또 다른 형태는, 절연막 상에 설치된 커패시터의 제조 방법에 있어서, 상기 커패시터의 대향 전극 중 하부 전극의 제작이, 절연막상에, 고농도 불순물 도핑된 아몰퍼스 실리콘층을 형성하여 전극 형상으로 패터닝하는 공정과, 패터닝된 상기 아몰퍼스 실리콘층의 표면에 결정핵을 발생시키고, 이 결정핵을 성장시켜 패터닝된 상기 아몰퍼스 실리콘층의 상면과 측면에 실리콘의 결정 입자를 형성하는 공정과, 상기 결정 입자 표면의 불순물 농도를 보상하는 공정을 포함하고 있다.
본 발명의 또 다른 형태는, 절연막상에 설치된 커패시터에 있어서, 상기 커패시터의 대향 전극 중 하부 전극은, 절연막상에 형성되고, 표면 및 상면에 결정 입자를 형성한 고농도 불순물 도핑된 아몰퍼스 실리콘층과, 상기 고농도 도핑된 아몰퍼스 실리콘층 상에 형성된 고농도 불순물 도핑된 폴리실리콘막을 구비하고 있다.
도 1은 본 발명에 따른 스택 구조의 DRAM 셀의 제조 공정을 나타낸 단면도.
도 2는 본 발명에 따른 스택 구조의 DRAM 셀의 제조 방법의 다른 실시예를 나타낸 단면도.
도 3은 HSG의 성장 및 인 확산 공정을 나타낸 도면.
도 4는 HSG의 성장 및 인 확산 공정을 나타낸 도면.
도 5는 HSG의 성장 및 인 이온 주입을 나타낸 도면.
도 6은 HSG의 성장 및 인 이온 주입을 나타낸 도면.
도 7은 매립 금속 플러그를 이용한 DRAM 셀을 나타낸 도면.
도 8은 본 발명에 따른 메모리 셀의 커패시터의 용량 바이어스 특성을 나타낸 도면.
도 9는 종래의 DRAM 셀의 주요부의 단면도.
도 10은 종래의 DRAM 셀의 용량 바이어스 특성을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : P형 실리콘 기판
12 : 필드 산화막
14 : N형 확산층
16 : 상관 절연막
18 : 콘택 홀
20 : 인 도핑된 아몰퍼스 실리콘층
22, 30, 44 : HSG
24, 34 : 용량 절연막
26, 36, 52 : 상부 전극
28, 38, 54 : 커패시터
31, 46 : 인 도핑된 폴리 실리콘막
32, 48 : 하부 전극
40 : 인 도핑된 폴리 실리콘층
42 : 아몰퍼스 실리콘막
60 : 매립 금속 플러그
본 발명의 실시 형태를, 각 실시예에 기초하여 설명한다.
[실시예 1]
도 1은, 본 발명에 따른 스택 구조의 DRAM 셀의 제조 공정을 도시하는 단면도이다. 도면 중에서, 트랜지스터의 부분은, P형 실리콘 기판(10)상에 필드 산화막(12)으로 구획된 트랜지스터 형성 영역에, 소스 전극으로서 역할하는 N형 확산층(14)만을 도시하고 있다.
트랜지스터의 상부에는, 층간 절연막(16)이 형성되고, N형 확산층(14)상의 층간 절연막(16)에는, 콘택 홀(18)이 설치된다. 콘택 홀(18)의 내부 및 층간 절연막(16)의 상부에는, LPCVD 법으로 고농도의 인을 포함하는 700nm 두께의 아몰퍼스 실리콘층을 형성한다. 다음으로, 인도핑된 아몰퍼스 실리콘층을, 리소그래피 기술과 건식 에칭 기술에 의해 패터닝한다. 패터닝된 인 도핑된 아몰퍼스 실리콘층(20)의 형상은, 기판과 평행 방향의 단면 형상은, 원형, 정방형, 장방형상 등이 있다. DRAM 셀을 고밀도로 집적하고, 동시에 후술하는 건식 에칭에 의해, 아몰퍼스 실리콘층(20)의 상면의 실효 커패시터 면적이 1/2로 감소하는 경우에 있어서도, 커패시터 전체의 용량 저하를 10%이하로 억제할 수 있기 위해서는, 상면의 면적과 측면의 면적의 비는, 1/4 이하인 것이 바람직하다.
다음으로, 초고(超高)진공 CVD 장치에 있어서 고진공 상태에서 500∼600℃로 열처리하면서 디실란(Si2H6)을 조사하면, 결정핵이 발생한다. 이어서, 고진공 상태에서 열처리를 속행하고, 열처리 시간을 조정하여, 예를 들면 10∼15분 열처리를 행하여, 입자 지름이 30∼40 nm의 HSG 30을 성장시킨다. 이에 따라, 도 1의 (a)에 도시된 바와 같이, 인이 도핑된 아몰퍼스 실리콘층(20)의 상부 면 및 측면에 HSG에 의한 요철이 형성된 구조가 제조된다.
다음으로, 이 구조 상에, LPCVD법에 의한 고농도 인을 포함한(2∼3×1020cm-3정도) 폴리실리콘막(31)을 10∼20 nm 형성한다. 이 인이 도핑된 폴리 실리콘막(31)은 도 1의 (b)로부터 알 수 있는 바와 같이, HSG를 포함한 아몰퍼스 실리콘층의 상부 및 측면과, 층간 절연막(16)의 상부에 형성된다.
다음으로, 도 1의 (c)에 나타난 바와 같이, 건식 에칭에 의해 모든 면의 에치백을 행하여, 층간 절연막(16) 상의 인 도핑된 폴리 실리콘막(31)을 제거하고, 하부 전극(32)을 형성한다. 또, LPCVD법에 의해 고농도 인 도핑된 폴리실리콘층을 형성할 때, HSG를 포함하는 아몰퍼스 실리콘층의 상부와 측면에만 선택적으로 형성되면, 그 후의 건식 에칭 공정은 불필요하다.
다음으로, 도 1의 (d)에 나타난 바와 같이, LPCVD법에 의해, 하부 전극의 상부에 8nm 두께의 질화 실리콘(SiN)막을 형성하여 용량 절연막(34)으로 하고, 이어서 LPCVD법으로 고농도 인을 포함한(2×1020cm-3정도) 폴리실리콘층을 형성하여, 상부 전극(36)을 형성한다. 이상의 공정에 의해, 스택 커패시터(38)가 제조된다.
도 2는 본 발명에 따른 스택 구조의 DRAM 셀의 제조 방법의 다른 실시예를 나타난 단면도이다. 이 실시예는, 모든 면에 HSG를 성장하고, 이어서 고농도의 인이 포함된 폴리실리콘막을 형성한 후, 건식 에칭에 의한 전체 면 에칭에 의해 층간 절연막 상의 HSG 및 폴리실리콘막을 제거하는 점이 실시예 1과 상이하다. 따라서, 실시예 1과 동일한 내용에 대하여는 설명을 생략한다.
도 2의 (a)에 나타난 바와 같이, 층간 절연막(16)의 상부에는 LPCVD법으로 고농도의 인을 포함한 700 nm 두께의 폴리실리콘층(40)을 형성한다. 다음으로, 인이 도핑된 폴리실리콘층(40)을 리소그라피 기술과 건식 에칭 기술에 의해 패터닝한다.
도 2의 (b)에 나타난 바와 같이, LPCVD법으로 아몰퍼스 실리콘막(42)을 전체 면에 형성하고, 다음으로 초고진공 CVD 장치에 있어서 고진공 상태에서 500∼600℃로 열처리하면서 디실란(Si2H6)을 조사하면, 결정핵이 발생한다. 이어서, 고진공 상태에서 열처리를 속행하여, 열처리 시간을 조정하여, 예를 들면, 10∼15분 열처리를 행하여 입자 지름이 30∼40 nm의 HSG(44)를 성장시킨다.
다음으로, 도 2의 (c)에 나타난 바와 같이, LPCVD법에 의해 고농도의 인을 포함한(2∼2×1020cm-3정도) 폴리실리콘막(46)을 10∼20 nm 형성한다. 이어서, RIE 장치에 의해 에칭 가스 Cl2/HBr(100/40 sccm)을 이용하여, 에칭 압력 60 mTorr, 고주파 전력 450 W에서, 전체면 에칭을 행하여 층간 절연막(16) 상의 HSG(44) 및 인 도핑된 폴리실리콘막(46)을 제거하여 하부 전극(48)을 형성한다.
다음으로, 도 2의 (d)에 나타난 바와 같이, LPCVD법에 의해, 하부 전극(48) 상에 8nm 두께의 질화 실리콘(SiN)막을 형성하여 용량 절연막(50)으로 하고, 이어서 LPCVD법에 의해 고농도의 인을 포함한(2×1020cm-3정도) 폴리 실리콘층을 형성하여 상부 전극(52)을 형성한다. 이상의 공정에 의해 스택 커패시터(54)를 제조한다.
[실시예 3]
실시예 1 및 2는 HSG의 표면의 불순물 농도를 보상하기 위하여, 인이 도핑된 폴리 실리콘막을 HSG 상에 형성하였지만, 실시예 3에서는 HSG의 하층의 인 도핑된 폴리실리콘을 HSG에 열확산시킨다.
도 3은 HSG의 성장 및 인 확산 공정을 도시한 도면이다. 이 공정에서는 HSG 상에 인 도핑된 폴리실리콘막을 형성하지 않은 만큼, 실시예 1, 2에 비해 HSG의 입자 지름을 크게 할 수 있다. 입자 지름은 열처리 시간에 의해 결정되기 때문에, 500∼600℃의 열처리 온도에서 결정핵을 발생하고, 500∼600℃의 열처리 온도를 15∼20분 계속하여, 입자 지름이 60∼70 nm의 HSG(22)를 성장시켰다.
이어서, 가열로 내에서 900∼1000℃로 10분간 열처리하여, 인 도핑된 폴리실리콘층(20)으로부터 인을 HSG(22) 내에 열확산시켰다.
[실시예 4]
실시예 2에서와 같이 HSG를 전체 면에 성장시키는 타입에 대해서도, HSG의 표면에 인이 도핑된 폴리실리콘막을 형성하지 않고, 실시예 3과 동일하게 인의 열확산에 의해 HSG의 표면의 불순물 농도를 보상하는 것이 가능하다.
도 4는 HSG의 성장 및 인 확산 공정을 도시한 도면이다. 이 고정에서는 LPCVD법으로 아몰퍼스 실리콘막(42)을 전체 면에 형성하고, 다음으로 초고진공 CVD 장치에 있어서 고진공 상태에서 500∼600℃로 열처리하면서 디실란(Si2H6)을 조사하면, 결정핵이 발생한다. 이어서, 고진공 상태에서 열처리를 속행하고 열처리 시간을 조정하여, 예를 들면 15∼20분 열처리를 행하여, 입자 지름이 60∼70 nm인 HSG(44)를 성장시킨다.
이어서, 가열로 내에서 900∼1000℃로 10분간 열처리하여 인 도핑된 폴리실리콘층(40)으로부터 인을 HSG(44) 내에 열확산시켰다.
[실시예 5]
실시예 3, 4에서는 하층의 인 도핑된 폴리실리콘으로부터 인을 HSG에 열확산하였지만, 인을 이온 주입함으로써 HSG의 표면의 불순물 농도를 보상하는 것이 가능하다.
도 5 및 도 6은 도 3 및 도 4에 대응한 구조에서, 인을 이온 주입하는 공정을 나타내고 있다. 이온 주입 조건은 에너지 40 keV, 주입량 1×1015∼1×1016/cm2, 열처리 850℃, 40분으로 하였다. 이온 주입의 결과, HSG는 고농도화되었다.
[실시예 6]
이상 각 실시예에서는, 커패시터의 하부 전극과 트랜지스터의 전극과의 접속은, 하부 전극을 구성하는 아몰퍼스 실리콘층 또는 폴리실리콘층을 층간 절연막의 콘택 홀에 매립함으로써, 실현하고 있다. 이에 대하여, 도 7에 나타난 바와 같이, 층간 절연막에 형성된 콘택 홀 내에 매립된 금속 플러그(60)로 구성하는 것이 가능하다.
이상, 본 발명을 바람직한 각 실시예에 따라 설명하였지만, 이들 실시예는 본 발명의 예시이며, 본 발명은 이들 실시예에 한정되는 것이 아니다. 당업자에 의해 본 발명의 범위 내에서 각종 변형, 변경이 가능한 것은 물론이다.
본 발명에 따르면, 스택 구조의 메모리 셀을 구성하는 커패시터가 표면에 결정 입자가 성장된 요철 형상인 것에 있어서, 결정 입자의 표면의 불순물 농도를 보상하도록 하였기 때문에, 적어도 커패시터의 하부 전극의 표면은 도전성을 지닐 수 있기 때문에, 커패시터의 바이어스 존재성을 개선할 수 있다. 도 8은 본 발명에 의한 메모리 셀의 커패시터의 용량 바이어스 특성을 나타낸다. 도 10의 특성과 비교하면 명백한 바와 같이, 하부 전극측의 전위가 높을 때의 용량 저하는 거의 없다.
이러한 본 발명에 따르면, 커패시터 용량의 바이어스 의존성이 작은 스택 커패시터의 구조 및 그 제조 방법을 실현하는 것이 가능하게 되었다. 또한 이러한 커패시터를 가진 메모리 셀의 제공이 가능하게 되었다.
또, 이상 설명한 본 발명은 절연막 상에 커패시터가 존재하는 구조에 일반적으로 적용할 수 있다.

Claims (46)

  1. 트랜지스터와, 이 트랜지스터 위에 스택된 커패시터로 이루어지는 스택 구조의 메모리 셀을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 커패시터의 대향 전극 중의 하부 전극의 제작은,
    (a) 층간 절연막 상에, 고농도 불순물이 도핑된 아몰퍼스 실리콘층을 형성하여, 전극 형상으로 패터닝하는 공정과,
    (b) 패터닝된 상기 아몰퍼스 실리콘층의 표면에 결정핵(結晶核)을 발생시키고, 이 결정핵을 성장시켜 패터닝된 상기 아몰퍼스 실리콘층의 상면과 측면에 실리콘의 결정 입자(結晶粒)를 형성하는 공정과,
    (c) 상기 결정 입자 표면의 불순물 농도를 보상하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 (c)의 공정은 상기 결정 입자 상부 및 상기 아몰퍼스 실리콘층 상부에 고농도 불순물이 도핑된 폴리 실리콘막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 (c)의 공정은 상기 아몰퍼스 실리콘층으로부터 불순물을 상기 결정 입자로 열확산시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 (c)의 공정은 상기 결정 입자에 불순물을 이온 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 트랜지스터와, 이 트랜지스터 위에 스택된 커패시터로 이루어지는 스택 구조의 메모리 셀을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 커패시터의 대향 전극 중의 하부 전극의 제작은,
    (a) 층간 절연막 상에, 고농도 불순물이 도핑된 폴리 실리콘층을 형성하여, 전극 형상으로 패터닝하는 공정과,
    (b) 상기 층간 절연막 상부 및 상기 패터닝된 폴리 실리콘층의 상면과 측면에, 아몰퍼스 실리콘막을 형성하는 공정과,
    (c) 상기 아몰퍼스 실리콘막의 표면에 결정핵을 발생시키고, 이 결정핵을 성장시켜 상기 아몰퍼스 실리콘막 상에 실리콘의 결정 입자(結晶粒)를 형성하는 공정과,
    (d) 상기 결정 입자 표면의 불순물 농도를 보상하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 (d)의 공정은 상기 결정 입자 상부 및 상기 아몰퍼스 실리콘막 상에 고농도 불순물이 도핑된 실리콘막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 층간 절연막 상의 상기 결정 입자 및 상기 고농도 불순물이 도핑된 실리콘막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서, 상기 (d)의 공정은 상기 폴리 실리콘층으로부터 불순물을 상기 결정 입자로 열확산시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항에 있어서, 상기 (d)의 공정은 상기 결정 입자에 불순물을 이온 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 트랜지스터와, 이 트랜지스터의 위에 스택된 커패시터로 이루어지는 스택 구조의 메모리 셀을 갖는 반도체 장치에 있어서,
    상기 커패시터의 대향 전극 중의 하부 전극은,
    층간 절연막 상에 형성되고, 표면 및 상면에 결정 입자를 형성한 고농도 불순물이 도핑된 아몰퍼스 실리콘층과,
    상기 고농도 도핑된 아몰퍼스 실리콘층 상에 형성된 고농도 불순물이 도핑된 폴리 실리콘막
    을 갖는 것을 특징으로 하는 반도체 장치.
  12. 트랜지스터와, 이 트랜지스터의 위에 스택된 커패시터로 이루어지는 스택 구조의 메모리 셀을 갖는 반도체 장치에 있어서,
    상기 커패시터의 대향 전극 중의 하부 전극은,
    층간 절연막 상에 형성된 고농도 불순물이 도핑된 폴리 실리콘층과,
    상기 폴리 실리콘의 상면 및 측면에 형성된 아몰퍼스 실리콘막 상에 형성되고 상기 폴리 실리콘층으로부터 불순물이 열확산에 의해 도핑된 결정 입자
    를 갖는 것을 특징으로 하는 반도체 장치.
  13. 트랜지스터와, 이 트랜지스터의 위에 스택된 커패시터로 이루어지는 스택 구조의 메모리 셀을 갖는 반도체 장치에 있어서,
    상기 커패시터의 대향 전극 중의 하부 전극은,
    층간 절연막 상에 형성된 고농도 불순물이 도핑된 폴리 실리콘층과,
    상기 폴리 실리콘의 상면 및 측면에 형성된 아몰퍼스 실리콘막 상에 형성되고 불순물이 이온 주입된 결정 입자
    를 갖는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 고농도 불순물이 도핑된 폴리 실리콘층은, 상기 층간 절연막에 설치되고 상기 트랜지스터의 전극과 통하는 콘택 홀 내에도 매립되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 상기 고농도 불순물이 도핑된 폴리 실리콘층은, 상기 층간 절연막에 형성된 콘택 홀 내에 매립된 금속 플러그에 의해, 상기 트랜지스터의 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제11항에 있어서, 상기 하부 전극의 상면 면적의, 측면 면적에 대한 비가 1/4 이하인 것을 특징으로 하는 반도체 장치.
  17. 제11항, 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 반도체 장치.
  18. 절연막 상에 설치된 커패시터의 제조 방법에 있어서,
    상기 커패시터의 대향 전극 중의 하부 전극의 제작은,
    (a) 절연막 상에, 고농도 불순물이 도핑된 아몰퍼스 실리콘층을 형성하여, 전극 형상으로 패터닝하는 공정과,
    (b) 패터닝된 상기 아몰퍼스 실리콘층의 표면에 결정핵을 발생시키고, 이 결정핵을 성장시켜 패터닝된 상기 아몰퍼스 실리콘층의 상면과 측면에 실리콘의 결정 입자를 형성하는 공정과,
    (c) 상기 결정 입자 표면의 불순물 농도를 보상하는 공정
    을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  19. 제18항에 있어서, 상기 (c)의 공정은 상기 결정 입자 상부 및 상기 아몰퍼스 실리콘층 상부에 고농도 불순물이 도핑된 폴리 실리콘막을 형성하는 공정을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  20. 제18항에 있어서, 상기 (c)의 공정은 상기 아몰퍼스 실리콘층으로부터 불순물을 상기 결정 입자로 열확산시키는 공정을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  21. 제18항에 있어서, 상기 (c)의 공정은 상기 결정 입자에 불순물을 이온 주입하는 공정을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  22. 절연막 상에 설치된 커패시터의 제조 방법에 있어서,
    상기 커패시터의 대향 전극 중의 하부 전극의 제작은,
    (a) 층간 절연막 상에, 고농도 불순물이 도핑된 폴리 실리콘층을 형성하여, 전극 형상으로 패터닝하는 공정과,
    (b) 상기 절연막 상부 및 상기 패터닝된 폴리 실리콘층의 상면과 측면에, 아몰퍼스 실리콘막을 형성하는 공정과,
    (c) 상기 아몰퍼스 실리콘막의 표면에 결정핵을 발생시키고, 이 결정핵을 성장시켜 상기 아몰퍼스 실리콘막 상에 실리콘의 결정 입자를 형성하는 공정과,
    (d) 상기 결정 입자 표면의 불순물 농도를 보상하는 공정
    을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  23. 제22항에 있어서, 상기 (d)의 공정은 상기 결정 입자 상부 및 상기 아몰퍼스 실리콘막 상에 고농도 불순물이 도핑된 실리콘막을 형성하는 공정을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  24. 제23항에 있어서, 상기 절연막 상의 상기 결정 입자 및 상기 고농도 불순물이 도핑된 실리콘막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  25. 제22항에 있어서, 상기 (d)의 공정은 상기 폴리실리콘층으로 부터 불순물을 상기 결정 입자로 열확산시키는 공정을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  26. 제22항에 있어서, 상기 (d)의 공정은 상기 결정 입자에 불순물을 이온 주입하는 공정을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  27. 제18항 내지 제21항 중 어느 한 항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 커패시터의 제조 방법.
  28. 절연막 상에 설치된 커패시터에 있어서,
    상기 커패시터의 대향 전극 중의 하부 전극은,
    절연막 상에 형성되고, 표면 및 상면에 결정 입자를 형성한 고농도 불순물이 도핑된 아몰퍼스 실리콘층과,
    상기 고농도 도핑된 아몰퍼스 실리콘층 상에 형성된 고농도 불순물이 도핑된 폴리 실리콘막
    을 갖는 것을 특징으로 하는 커패시터.
  29. 절연막 상에 설치된 커패시터에 있어서,
    상기 커패시터의 대향 전극 중의 하부 전극은,
    절연막 상에 형성된 고농도 불순물이 도핑된 폴리 실리콘층과,
    상기 폴리 실리콘의 상면 및 측면에 형성된 아몰퍼스 실리콘막 상에 형성되고 상기 폴리 실리콘층으로부터 불순물이 열확산에 의해 도핑된 결정 입자
    를 갖는 것을 특징으로 하는 커패시터.
  30. 절연막 상에 설치된 커패시터에 있어서,
    상기 커패시터의 대향 전극 중의 하부 전극은,
    절연막 상에 형성된 고농도 불순물이 도핑된 폴리 실리콘층과,
    상기 폴리실리콘의 상면 및 측면에 형성된 아몰퍼스 실리콘막 상에 형성되고 불순물이 이온 주입된 결정 입자
    를 갖는 것을 특징으로 하는 커패시터.
  31. 제28항에 있어서, 상기 하부 전극의 상면 면적의, 측면 면적에 대한 비가 1/4 이하인 것을 특징으로 하는 커패시터.
  32. 제28항 또는 제31항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 커패시터.
  33. 제5항 내지 제9항 중 어느 한 항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제12항에 있어서, 상기 고농도 불순물이 도핑된 폴리 실리콘층은, 상기 층간 절연막에 설치되고 상기 트랜지스터의 전극과 통하는 콘택 홀 내에도 매립되어 있는 것을 특징으로 하는 반도체 장치.
  35. 제12항에 있어서, 상기 고농도 불순물이 도핑된 폴리 실리콘층은, 상기 층간 절연막에 형성된 콘택 홀 내에 매립된 금속 플러그에 의해, 상기 트랜지스터의 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  36. 제12항에 있어서, 상기 하부 전극의 상면 면적의, 측면 면적에 대한 비가 1/4 이하인 것을 특징으로 하는 반도체 장치.
  37. 제12항, 제34항 내지 제36항 중 어느 한 항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 반도체 장치.
  38. 제13항에 있어서, 상기 고농도 불순물이 도핑된 폴리 실리콘층은, 상기 층간 절연막에 설치되고 상기 트랜지스터의 전극과 통하는 콘택 홀 내에도 매립되어 있는 것을 특징으로 하는 반도체 장치.
  39. 제13항에 있어서, 상기 고농도 불순물이 도핑된 폴리 실리콘층은, 상기 층간 절연막에 형성된 콘택 홀 내에 매립된 금속 플러그에 의해, 상기 트랜지스터의 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  40. 제13항에 있어서, 상기 하부 전극의 상면 면적의, 측면 면적에 대한 비가 1/4 이하인 것을 특징으로 하는 반도체 장치.
  41. 제13항, 제38항 내지 제40항 중 어느 한 항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 반도체 장치.
  42. 제22항 내지 제26항 중 어느 한 항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 커패시터의 제조 방법.
  43. 제29항에 있어서, 상기 하부 전극의 상면 면적의, 측면 면적에 대한 비가 1/4 이하인 것을 특징으로 하는 커패시터.
  44. 제29항 또는 제43항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 커패시터.
  45. 제30항에 있어서, 상기 하부 전극의 상면 면적의, 측면 면적에 대한 비가 1/4 이하인 것을 특징으로 하는 커패시터.
  46. 제30항 또는 제45항에 있어서, 상기 불순물은 인(P)인 것을 특징으로 하는 커패시터.
KR1019990018188A 1998-05-20 1999-05-20 반도체장치및그제조방법 KR19990088422A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP13793398A JP3244049B2 (ja) 1998-05-20 1998-05-20 半導体装置の製造方法
JP1998-137933 1998-05-20

Publications (1)

Publication Number Publication Date
KR19990088422A true KR19990088422A (ko) 1999-12-27

Family

ID=15210099

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990018188A KR19990088422A (ko) 1998-05-20 1999-05-20 반도체장치및그제조방법

Country Status (4)

Country Link
US (1) US6335242B1 (ko)
JP (1) JP3244049B2 (ko)
KR (1) KR19990088422A (ko)
TW (1) TW413935B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3395165B2 (ja) * 1999-10-05 2003-04-07 宮崎沖電気株式会社 半導体キャパシタの製造方法
KR100363698B1 (ko) * 1999-12-30 2002-12-05 주식회사 하이닉스반도체 커패시터의 전하저장전극 형성방법
US6403455B1 (en) * 2000-08-31 2002-06-11 Samsung Austin Semiconductor, L.P. Methods of fabricating a memory device
US6887755B2 (en) * 2003-09-05 2005-05-03 Micron Technology, Inc. Methods of forming rugged silicon-containing surfaces

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2894361B2 (ja) 1990-02-16 1999-05-24 三菱電機株式会社 半導体装置およびその製造方法
US5290729A (en) 1990-02-16 1994-03-01 Mitsubishi Denki Kabushiki Kaisha Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof
US5691249A (en) * 1990-03-20 1997-11-25 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
JP2508948B2 (ja) 1991-06-21 1996-06-19 日本電気株式会社 半導体装置の製造方法
JP2867799B2 (ja) 1992-06-22 1999-03-10 日本電気株式会社 半導体装置の製造方法
JPH06314774A (ja) 1993-04-28 1994-11-08 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP3323607B2 (ja) 1993-11-12 2002-09-09 株式会社日立製作所 半導体記憶装置の製造方法
JP3029235B2 (ja) * 1993-12-29 2000-04-04 現代電子産業株式会社 半導体素子の電荷貯蔵電極形成方法
JP2846585B2 (ja) 1994-07-27 1999-01-13 日鉄セミコンダクター株式会社 半導体記憶装置の製造方法
JP2833545B2 (ja) * 1995-03-06 1998-12-09 日本電気株式会社 半導体装置の製造方法
KR100219482B1 (ko) * 1996-05-23 1999-09-01 윤종용 반도체 메모리 장치의 커패시터 제조 방법
KR100230363B1 (ko) 1996-06-28 1999-11-15 윤종용 반도체장치의 커패시터 제조방법
JP3156590B2 (ja) 1996-06-28 2001-04-16 日本電気株式会社 半導体装置及びその製造方法
KR100269287B1 (ko) * 1996-11-22 2000-11-01 윤종용 반도체장치의hsg형성방법
US5897352A (en) * 1998-03-25 1999-04-27 Vanguard International Semiconductor Corporation Method of manufacturing hemispherical grained polysilicon with improved adhesion and reduced capacitance depletion

Also Published As

Publication number Publication date
JPH11330416A (ja) 1999-11-30
JP3244049B2 (ja) 2002-01-07
TW413935B (en) 2000-12-01
US6335242B1 (en) 2002-01-01

Similar Documents

Publication Publication Date Title
JP2795313B2 (ja) 容量素子及びその製造方法
US7326587B2 (en) Semiconductor memory device having capacitor and method of forming the same
KR100279394B1 (ko) 반도체 메모리 장치의 제조방법
US20050164469A1 (en) Method for N+ doping of amorphous silicon and polysilicon electrodes in deep trenches
US20060102947A1 (en) Integration of silicon carbide into DRAM cell to improve retention characteristics
JPH05315543A (ja) 半導体装置およびその製造方法
US5798280A (en) Process for doping hemispherical grain silicon
GB2297427A (en) Stacked capacitor electrode having a large surface area
US6221730B1 (en) Fabrication method of semiconductor device with HSG configuration
US6159785A (en) Semiconductor device and manufacturing method thereof
JP2894361B2 (ja) 半導体装置およびその製造方法
KR19990088422A (ko) 반도체장치및그제조방법
KR100399162B1 (ko) Ｈｓｇ 성장을 이용하여 형성된 스택 전극을 갖는 반도체 장치
US6004858A (en) Methods of forming hemispherical grained silicon (HSG-Si) capacitor structures including protective layers
US5534457A (en) Method of forming a stacked capacitor with an &#34;I&#34; shaped storage node
US5723887A (en) Semiconductor memory device and manufacturing method thereof
KR100379331B1 (ko) 커패시터 하부 전극 및 그 제조 방법
JP3082691B2 (ja) 半導体装置及びその製造方法
JP2998996B2 (ja) 半導体素子の製造方法
JP3149820B2 (ja) 半導体素子の製造方法
JP3621013B2 (ja) 半導体素子のキャパシタ製造方法
JP3200593B2 (ja) 半導体装置
KR940005885B1 (ko) 반도체장치 및 그의 제조방법
JP3439381B2 (ja) 半導体装置の製造方法
GB2330004A (en) Stacked capacitor electrode fabrication

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application