JP3621013B2 - 半導体素子のキャパシタ製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係るもので、特にHSG(Hemispherical Grain)の表面ドーピング濃度を極大化してDRAM素子のキャパシタンス特性とB・V(break down voltage)特性を向上させることができる半導体素子のキャパシタ製造方法に関する。
【0002】
【従来の技術】
半導体素子の高集積化が進行されるに従い、チップサイズを縮小すると共に大容量メモリを具現するため、同一占有面積内でキャパシタが占める面積を減らしキャパシタンスは大きく確保しようとする努力が進行されつつある。従って、現在、HSG工程を適用してDRAM素子のキャパシタ面積を極大化する方式により素子を製造している。
【0003】
しかし、前記HSG工程を適用して製造されたキャパシタは、HSG自体がアンドープ−シリコン(undoped−Si)がシーディング(seeding)された膜質であるため、素子駆動の時に下部電極の濃度低下に起因するディプリーションキャパシタンス(depletion capacitance)の減少が誘発されるだけでなく、DRAM素子の全体キャパシタンスが減少するという問題点が発生される。
前記問題を解決するため、最近、高濃度の下部電極が開発されて使用されている。図8はこのような従来のDRAMキャパシタ製造方法を示した工程ブロック図で、図9は前記工程ブロックに基づき製造されたキャパシタ構造を示した断面図であって、この図面を用いてその製造方法を第6段階に区分して簡単に説明する。
【0004】
第1段階(10)として、半導体基板100上に層間絶縁膜102を形成する。第2段階(20)として、下部電極の形成される部分を限定するマスクパターンを用いて半導体基板100表面の所定部分が露出するように、層間絶縁膜102を食刻して前記絶縁膜102内に埋没コンタクトホール(contact hole)hを形成する。
【0005】
第3段階(30)として、前記コンタクトホールhの内部が充分に充填されるように、表面の露出した基板100上部と層間絶縁膜102上に電極物質として高濃度P型不純物がドーピングされた非晶質(amorphous)ポリシリコン膜を形成する。ここで、高濃度P型不純物とは、5×1020〜6×1020atoms/cm3程度のドーピング濃度を有する不純物を示す。次いで、下部電極形成部を限定するマスクパターンを用いてポリシリコン膜を選択食刻する。その結果、接触膜hを含んだ層間絶縁膜102上の所定部分にポリシリコン材質の下部電極104が形成される。
【0006】
第4段階40として、キャパシタの面積を極大化するため、下部電極104の表面露出部のみに選択的にHSG106を成長させる。
第5段階50として、HSG106の成長が完了された前記結果物上に残存するパーチクル(又は汚染物)を除去するためクリーニング(cleaning)工程を施す。
第6段階60として、前記HSGの表面濃度を高める目的として“高温/低圧”の工程条件下で、180分の間にHSG106内にPH3不純物をドーピングすることにより、下部電極製造を完了する。このとき、前記高温は700℃以上の温度を示し、低圧は2−3Torrの圧力を示す。
【0007】
その結果、半導体基板100上に埋没コンタクトホールhを具備した層間絶縁膜102が形成され、前記コンタクトホールを含んだ層間絶縁膜102上の所定部分に亘っては高濃度下部電極104が形成され、前記下部電極104の表面露出部に沿ってはHSG106が形成される構造のキャパシタが完成される。
しかし、前記工程技術を適用してDRAMキャパシタをなす下部電極を形成する場合、素子製造のときに次のような問題が発生する。
【0008】
“高温/低圧”下でHSG106内にPH3不純物をドーピングする方式によりHSG106の表面ドーピング濃度を高める場合、PH3ドーピングによりグレーン(grain)の高さは減らし、上部模様は広く広げられる形態にHSGの模様が変形される。
図10は、このような現象が発生した場合、図9のI部分を拡大して示した要部詳細図である。図中、参照符号▲1▼はPH3不純物ドーピング前のHSGグレーン形状を示し、参照符号▲2▼はPH3不純物ドーピング後のHSGグレーン形状を示す。
【0009】
【発明が解決しようとする課題】
このようにPH3不純物のドーピング過程においてHSGの模様変形が惹起される場合、PイオンがHSG内に全てドーピングされず、ドーピングされた不純物中の一部が再びアウトガシング(outgassing)されてHSGの外部に飛び出すだけでなく、場合によっては下部電極104内にドーピングされたPイオンさえ熱を受けて、HSGの外部に飛び出す現象が惹起されるため、HSGの表面濃度が落ちるという問題が発生する。
【0010】
このため、素子駆動のときにB・Vの値は継続して上がるが、キャパシタンス値は落ちて、DRAM素子のキャパシタンス特性が低下されるようになって、これに対する改善策が至急に要求されている。
本発明の目的は、DRAMキャパシタ製造のとき、下部電極は低濃度P型不純物がドーピングされた非晶質シリコン材質で形成し、HSGの表面濃度を補償するためのPH3不純物ドーピング工程は、“低温/高圧”の条件下で実施する方式により工程条件を変更することにより、PH3ドーピングのときにHSGの模様変化が惹起されないようにしてHSG表面の濃度を極大化させ、DRAM素子のキャパシタンス特性とB・V特性を改善できる半導体素子のキャパシタ製造方法を提供するにある。
【0011】
【課題を解決するための手段】
このような目的を達成するため本発明に係る半導体素子のキャパシタ製造方法は、半導体基板上に前記基板の表面が所定部分だけ露出するように埋没コンタクトホールが具備された層間絶縁膜を形成する段階と、前記結果物の全面に低濃度P型不純物がドーピングされた非晶質ポリシリコン膜を形成する段階と、下部電極形成部を限定するマスクパターンを用いて前記ポリシリコン膜を選択食刻して、前記コンタクトホールを含んだ前記層間絶縁膜上の所定部分に亘って下部電極を形成する段階と、前記下部電極の表面露出部にHSGを成長させる段階と、“低温/高圧”条件下で前記HSG内にPH3をドーピングする段階と、でなることを特徴とする。
【0012】
このとき、前記低濃度P型不純物は、0.9×1020〜1.1×1020atoms/cm3のドーピング濃度を有する不純物を示し、前記低温は700℃以下の温度を、高圧は10Torr以上の圧力を示す。前記PH3のドーピングは60分以下の短い時間の間に実施することが好ましい。
前記工程条件下でDRAMキャパシタを製造する場合、PH3のドーピングの時にHSGの模様変化が惹起されないため、HSG表面のドーピング濃度を極大化させて、DRAM素子のキャパシタンス特性とB・V特性を向上させることができる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
図1は本発明で提案されたDRAMキャパシタの製造方法を示した工程ブロック図で、図2は前記工程ブロック図に基づき製造されたキャパシタ構造を示した断面図である。これらを参照して5段階に区分して説明する。ここでは便宜上従来と類似に進行される工程に対しては簡略に説明し、差別化される部分を中心に説明する。
第1段階200として、半導体基板300上に酸化膜材質の層間絶縁膜302を形成する。
第2段階210として、下部電極形成部を限定するマスクパターンを用いて半導体基板300表面が所定部分だけ露出するように層間絶縁膜302を選択食刻して前記絶縁膜302内に埋没コンタクトホールを形成する。
第3段階220として、前記コンタクトホールの内部が充分に充填されるように前記結果物全面に電極物質として低濃度P型不純物がドーピングされた非晶質ポリシリコン膜を形成する。ここで、低濃度P型不純物とは、0.9×1020〜1.1×1020 atoms/cm3程度のドーピング濃度を有する不純物を示す。次いで、下部電極形成部を限定するマスクパターンを用いてポリシリコン膜を選択食刻する。その結果、コンタクトホールhを含んだ層間絶縁膜302上の所定部分にポリシリコン材質の下部電極304が形成される。
【0014】
第4段階230として、キャパシタの面積を極大化するため下部電極304表面の露出部のみに選択的にHSG306を成長させる。
第5段階240として、前記HSGの表面濃度を高める目的として“低温/高圧”の工程条件下で60分以下の短い時間の間にHSG306内にPH3不純物をドーピングして、下部電極製造を完了する。このとき、前記低温は700℃以下の温度を示し、高圧は10Torr以上の圧力を示す。
【0015】
その結果、半導体基板300上には埋没コンタクトホールhが具備された層間絶縁膜302が形成され、前記コンタクトホールを含んだ層間絶縁膜302上の所定部分に亘っては低濃度下部電極304が形成され、前記下部電極104表面の露出部に沿ってはHSG306が形成される構造のキャパシタが完成される。
【0016】
図3は、前記工程順序に基づきDRAMキャパシタを製造した場合において、図2のI部分を拡大して示した要部詳細図が示される。
前記要部詳細図によると、PH3不純物ドーピング前のHSGグレーンの形状及びPH3不純物ドーピング後のHSGグレーンの形状に変化がないことが確認された。つまり、図1に示した工程条件下でDRAMキャパシタを製造する場合、HSG表面のドーピング濃度を極大化することができる。
【0017】
図4は、前記工程条件下で下部電極を形成する場合において表面濃度変化を示した特性図である。
図4によると、“高温/低圧”の条件下ではHSGを含んだ下部電極の表面から下部膜まで一定水準の濃度を維持するが、“低温/高圧”の条件下では下部電極の表面から一定厚さまでは高濃度を維持してから徐に濃度水準が落ちることが確認された。
即ち、“低温/高圧”の条件下でキャパシタを形成すると、下部電極は低濃度を維持すると共に、その上のHSG表面は高濃度を維持するように素子が設計されることがわかる。
【0018】
このようにPH3のドーピングのときの工程条件を700℃以下の低温、10Torr以上の高圧及び60分以下の時間内に限定し、クリーニング工程を省略してキャパシタを製造するのは、64MD級以上の半導体素子に、1.ドーピング温度、2.ドーピング圧力、3.ドーピング時間、4.前処理(クリーニング作業)進行の有無に従う条件別にDRAM素子のキャパシタンス特性とB・V特性変化をチャックした結果、前記条件下で顕著な特性改善効果が得られるためである。これを各項目別に区分して以下に説明する。
【0019】
1.図5にはドーピング温度に従うキャパシタンスとB・V特性変化を示した特性図が示される。前記特性図でCmはminimumキャパシタンス値を、Cmaxはmaximumキャパシタンス値を、B・Vはbreak down voltage値を示す。図5によると、特定温度で変曲点が発生し、700℃を過ぎると温度が上昇してもキャパシタンスとB・V特性が一定水準以上には改善されないことが確認されている。
2.図6にはドーピング圧力に従うキャパシタンスとB・V特性変化を示した特性図が提示される。図6によると、圧力が高くなるほどキャパシタンス特性とB・V特性が改善されることがわかる。
3.図7にはドーピング時間に従うキャパシタンスとB・V特性変化を示した特性図が提示される。図7によると、ドーピング時間が60分以上に長期化されると、キャパシタンス特性が悪くなることが確認される。
4.PH3ドーピング前のクリーニング実施有無に従う結果は、クリーニング工程を進行しない場合が進行した場合に比べキャパシタンス特性が優秀であることが確認される。
【0020】
前記1〜4の実験結果によると、本発明で提案された工程条件下でPH3ドーピング工程を進行する場合、DRAM素子のキャパシタンス特性とB・V特性が全て改善され、B・V特性向上によるリフレッシュ(reflesh)特性も改善される。さらに、この場合、クリーニング工程のスキップ(skip)及びPH3ドーピング時間の短縮などの工程変数の変化により全体的な工程時間が減少されるという付加的な効果が得られるため、素子の製造のときに生産性の向上を図り得る。
【0021】
【発明の効果】
以上説明したように本発明は、DRAMキャパシタ製造のときに下部電極は低濃度P型不純物がドーピングされた非晶質シリコン材質で形成し、HSG表面濃度を補償するためのPH3不純物ドーピング工程は“低温/高圧”の条件下で60分以下の時間の間に実施する方式で工程条件を可変させることにより、1.PH3のドーピングのときにHSGの模様変化が惹起されることを防止してHSGの表面濃度を極大化させ、2.DRAM素子のキャパシタンス特性とB・V特性を同時に向上させ得るという効果がある。
【図面の簡単な説明】
【図1】本発明によるDRAMキャパシタ製造方法を示した工程ブロック図である。
【図2】図1の工程順序に基づき製造されたDRAMキャパシタ構造を示した断面図である。
【図3】図2のI部分を拡大して示した要部詳細図である。
【図4】図2に示したDRAMキャパシタの下部電極濃度変化を示した特性図である。
【図5】ドーピング温度に従うキャパシタンスとB・V特性変化を示した特性図である。
【図6】ドーピング圧力に従うキャパシタンスとB・V特性変化を示した特性図である。
【図7】ドーピング時間に従うキャパシタンスとB・V特性変化を示した特性図である。
【図8】従来のDRAMキャパシタ製造方法を示した工程ブロック図である。
【図9】図8の工程順序に基づき製造されたDRAMキャパシタ構造を示した断面図である。
【図10】図9のI部分を拡大して示した要部詳細図である。
【符号の説明】
300 半導体基板
302 層間絶縁膜
304 下部電極
306 HSG
Claims (1)
- 半導体基板上に前記基板の表面が所定部分だけ露出するように埋没コンタクトホールが具備された層間絶縁膜を形成する段階と、
前記結果物の全面に低濃度P型不純物がドーピングされた非晶質ポリシリコン膜を形成する段階と、
下部電極形成部を限定するマスクパターンを用いて前記ポリシリコン膜を選択食刻して、前記コンタクトホールを含んだ前記層間絶縁膜上の所定部分に亘って下部電極を形成する段階と、
前記下部電極の表面露出部にHSGを成長させる段階と、
低温/高圧条件下で前記HSG内にPH3をドーピングする段階と、を備え、
前記低濃度P型不純物は0.9×1020〜1.1×1020atoms/cm3のドーピング濃度を有する不純物であり、
前記低温は700℃以下の温度であり、
前記高圧は10Torr以上の圧力であり、
前記PH 3 ドーピングは60分以下の時間の間に実施する
ことを特徴とする半導体素子のキャパシタ製造方法。
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