KR100663338B1 - 메모리 셀의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 메모기 셀의 캐패시터 제조 방법에 관한 것으로서, 본 발명의 방법은 실리콘 기판 위에 폴리실리콘을 패턴닝하여 하부 전극을 형성하는 단계와 상기 하부 전극의 표면을 열산화시켜 산화막을 형성하는 단계와 상기 산화막을 관통하여 상기 하부 전극 내에 불순물을 이온 주입하는 단계와 상기 산화막을 식각율이 낮은 식각액으로 습식 식각하여 상기 산화막에 핀홀을 형성하는 단계와 상기 산화막에 형성된 핀홀을 통하여 상기 하부 전극을 선택비가 높은 폴리실리콘 식각액으로 습식 식각하여 상기 하부 전극 표면에 요철을 형성하는 단계와 상기 산화막을 제거하고 요철이 형성된 상기 하부 전극 표면에 유전체막을 도포하는 단계 및 상기 유전체막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

따라서, 본 발명에서는 하부 전극의 표면 형상이 요철 모양으로 형성하여 유전체막이 요철 부위에도 퇴적되어서 전체적으로 유전체막의 표면적이 넓어져서 캐패시터의 용량을 증가할 수 있다.

Description

메모리 셀의 캐패시터 제조 방법{Method For Fabricating Capacitor in Memory Cell}

도 1a 내지 도 1c는 종래 기술의 메모리 셀의 캐패시터 제조 방법을 도시한 도면.

도 2a 내지 도 2f는 본 발명의 메모리 셀의 캐패시터 제조 방법을 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

9 : 실리콘 기판, 11 : 하부 전극,

13 : 산화막, 15 : 핀홀,

17 : 요철, 19 : 유전체막,

21 : 상부 전극

본 발명은 메모기 셀의 캐패시터 제조 방법에 관한 것으로서, 보다 상세하게는 스토리지 전극층인 하부 전극 표면에 오목한 요철을 형성함으로써 유전체막이 요철 상에 퇴적되어 표면적이 넓어져서 캐패시터의 용량을 증가할 수 있는 메모리 셀의 캐패시터 제조 방법에 관한 것이다.

최근 반도체 디램(Dynamic Random Access Memory)의 제조 경향은 고 집적, 고밀도화에 따라 메모리 셀 어레이(Memory Cell Array)를 갖는 반도체 장치의 개발과 더불어 설계치법(Desing Dimension Rule)의 축소로 셀 영역이 감소됨으로서 충분한 전하축적용량 확보가 큰 문제로 대두되었다.

이러한 미세한 셀영역에 용량이 큰 캐패시터를 형성하기 위해서는 캐패시터의 절연막의 박막화와 캐패시터의 실효면적을 증대시키는 구조로의 개량이 불가피하다.

캐패시터의 유전용량은 유전체막질의 유전 상수와 표면적에 비례하며, 유전체막의 두께에 반비례하는 관계가 있다.

크기를 감소시키면서 유전용량을 증가시키려는 접근이 미국 특허 번호 제 5,208,479번에서 논의되었다. 그 방법은 캐패시터 저장 노드로 반구형 결정립 다결정 실리콘(Hemispherical Grain Polycrystalline Silicon)과 같은 거친 다결정 실리콘 막을 이용하는 것을 포함한다. 야금학적으로 거친 다결정 실리콘에 의지함으로써 넓은 표면 지역들이 캐패시터를 이용할 수 있는 동일한 평면 지역으로 형성된다.

또한, 디램 셀의 캐패시터 용량을 증가시키기 위하여 트렌치(Trench)를 이용하거나 스택(Stack) 캐패시터의 모양을 여러 가지로 변화시키는 기술이 통용되어 왔으나 스토리지 전극에 대한 유전체막의 자체 표면적을 증가시키는 기술은 현재로서 없다.

도 1a 내지 도 1c는 종래 기술의 메모리 셀의 캐패시터 제조 방법을 도시한 도면이다.

일반적으로, 스토리지 캐패시터의 형성은 실리콘 기판(1) 위에 하부 전극(3) 을 형성한다. 상기 하부 전극(3)을 감싸며 전하를 저장하는 유전체막(5)을 형성한다. 상기 유전체막(5) 외부에 도전성 물질로 캐패시터의 상부 전극(7)을 형성한다.

그러나 종래의 기술은 유전체막의 표면적을 증진시키는 데는 한계가 있다.

따라서, 본 발명의 목적은 상술한 문제점을 해소하기 위하여 본 발명에서는 스토리지 전극층인 하부 전극 표면에 오목한 요철을 형성하여 유전체막이 요철의 상부에 퇴적되어 유전체막의 표면적이 넓어져서 캐패시터의 용량을 증가할 수 있는 메모기 셀의 캐패시터 제조 방법을 제공하는 데 있다.

이와 같은 목적을 달성하기 위한 본 발명의 메모리 셀의 캐패시터 제조 방법은 실리콘 기판 위에 폴리실리콘을 패턴닝하여 하부 전극을 형성하는 단계와 상기 하부 전극의 표면을 열산화시켜 산화막을 형성하는 단계와 상기 산화막을 관통하여 상기 하부 전극 내에 불순물을 이온 주입하는 단계와 상기 산화막을 식각율이 낮은 식각액으로 습식 식각하여 상기 산화막에 핀홀을 형성하는 단계와 상기 산화막에 형성된 핀홀을 통하여 상기 하부 전극을 선택비가 높은 폴리실리콘 식각액으로 습식 식각하여 상기 하부 전극 표면에 요철을 형성하는 단계와 상기 산화막을 제거하고 요철이 형성된 상기 하부 전극 표면에 유전체막을 도포하는 단계 및 상기 유전체막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의하여 더욱 상세히 설명한다.

도 2a 내지 도 2f는 본 발명의 메모리 셀의 캐패시터 제조 방법을 도시한 도면이다.

도 2a에서, 실리콘 기판(9) 위에 하부 전극(11)을 형성한다. 상기 하부 전극(11)은 도전성 물질로 된 것이며, 불순물이 주입된 폴리실리콘으로 형성한다.

도 2b에서는 상기 형성된 하부 전극(11)을 산소(O₂), 염산(HCl) 및 수소(H₂) 분위기에서 열산화하여 하부 전극(11)의 표면에 산화실리콘(SiO₂), 즉 산화막(13)을 형성한다. 후속 공정으로 산화막(13)을 관통하여 폴리실리콘 내로 불순물을 소정의 도즈와 에너지로 이온 주입한다. 상기 형성된 산화막(13)은 폴리실리콘으로된 하부 전극(11)에 전도성을 부여하기 위해 주입된 이온에 의해서 영향을 받는다. 그러므로 상기 산화막(13)은 국부적으로 취약한 부분을 가진다. 이어서, 식각률이 낮은 식각액로 산화막(13)을 습식 식각하면, 상대적으로 이온에 영향을 받았던 산화막(13)내의 부분만이 우선적으로 식각되어 핀홀(15)을 형성한다.

삭제

도 2c에서는 산화막(13)과 하부 전극(11)간의 선택비가 큰 폴리실리콘 식각액으로 습식 식각하면, 상기 형성된 핀홀(15)사이로 노출된 하부 전극(11) 부위만 오목하게 식각되어서 요철(17)을 형성한다.

도 2d에서는 상기 하부 전극(11)의 표면에 잔존하는 산화막(13)을 플루오르화수소(HF)를 이용하여 제거한다. 도 2e에서는 요철(17)이 형성된 하부 전극(11)의 표면 위에 박막의 유전체막(19)을 형성한다. 상기 유전체막(19)은 상기 하부 전극(11)과 도 2f에서의 상부 전극(21)과 절연되도록 형성된다. 상기 유전체막(19) 상에 도전성 물질로된 상부 전극(21)을 형성한다. 물론 이 경우 포토 공정, 식각 공정 등 기존의 반도체 제조 공정들을 이용하여 유전체막(19)을 형성한다.

그러므로 상기 유전체막(19)은 표면적이 보다 넓게 확보되는 요철(17) 상에 도포됨으로 인해서 유전체막(19)의 표면적이 늘어난다.

이상 설명한 바와 같이 캐패시터의 하부 전극, 유전체막 및 상부 전극을 형성한 후 통상 실시하는 반도체 제조 공정으로 디램 셀 및 반도체 칩을 제조한다.

삭제

도면 및 상세한 설명에서 본 발명의 바람직한 기술을 설명했는데, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한 하고자 하는 목적이 아니다. 따라서 본 발명은 청구사항에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 본 발명에 의하면, 스토리지 전극층인 하부 전극층에 오목한 요철을 형성하여 유전체막이 요철 상에 도포되어 유전체막의 표면적이 넓어져서 캐패시터의 용량을 증가할 수 있다.

Claims (1)

1. 실리콘 기판 위에 폴리실리콘을 패턴닝하여 하부 전극을 형성하는 단계;

   상기 하부 전극의 표면을 열산화시켜 산화막을 형성하는 단계;

   상기 산화막을 관통하여 상기 하부 전극 내에 불순물을 이온 주입하는 단계;

   상기 산화막을 식각율이 낮은 식각액으로 습식 식각하여 상기 산화막에 핀홀을 형성하는 단계;

   상기 산화막에 형성된 핀홀을 통하여 상기 하부 전극을 선택비가 높은 폴리실리콘 식각액으로 습식 식각하여 상기 하부 전극 표면에 요철을 형성하는 단계;

   상기 산화막을 제거하고 요철이 형성된 상기 하부 전극 표면에 유전체막을 도포하는 단계; 및

   상기 유전체막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.

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