KR0168342B1

KR0168342B1 - 반구 모양의 그레인 실리콘을 갖는 커패시터의 스토리지 전극 제조방법

Info

Publication number: KR0168342B1
Application number: KR1019950011623A
Authority: KR
Inventors: 심세진; 김영선; 유차영; 박영욱
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1995-05-11
Filing date: 1995-05-11
Publication date: 1998-12-15
Also published as: KR960043197A

Abstract

반도체 메모리 장치의 커패시터 제조방법에 관하여 개시되어 있다. 반도체 기판상에 제1 도전층을 형성하고, 상기 스토리지 전극 상에 제1 HSG 실리콘층, 제1 절연층 및 제2 도전층을 차례로 적층한 다음, 포토레지스트 패턴을 형성하고, 상기 제2 도전층, 제1 절연층, 제1 HSG 실리콘층, 및 제1 도전층의 일부를 차례로 식각한다. 이어서, 상기 포토레지스트 패턴 및 제2 도전층을 제거하고, 상기 결과물 전면에 제2 HSG 실리콘층을 형성한다. 계속해서, 상기 결과물에 대한 에치백 공정을 진행하여 상기 제1 절연층 상부 및 상기 제1 도전층 사이에 형성된 제2 HSG 실리콘층을 제거하고, 상기 제1 도전층 상부의 상기 제1 절연층을 제거한 다음, 상기 절연층을 형성하고, 제2 절연층이 형성된 상기 결과물 전면에 상기 제1 및 제2 HSG 실리콘층이 전도성을 가지도록 불순물을 이온주입하고, 상기 제2 절연층을 제거하여 하부전극을 완성한다.

따라서, HSG 실리콘층의 불순물 농도를 충분한 수준으로 증가시켜 Cmin/Cmax 비를 향상시킬 뿐만 아니라 불순물 이온주입에 의한 HSG층의 손상을 최소화하여 커패시터의 신뢰성을 확보할 수 있다.

Description

반구 모양의 그레인(HSG) 실리콘을 갖는 커패시터의 스토리지 전극 제조방법

제1a도 내지 제1e도는 종래의 방법에 따라 하부 전극에 HSG 실리콘층을 형성한 커페시터 형성방법을 도시한 공정순서도.

제2a도 내지 제2e도는 본 발명의 방법에 따라 하부 전극에 HSG 실리콘층을 형성한 커패시터 형성방법의 제1 실시예를 도시한 공정순서도.

제3a도 내지 제3c도는 본 발명의 방법에 따라 하부 전극에 HSG 실리콘층을 형성한 커패시터 형성방법의 제2 실시예를 도시한 공정순서도.

본 발명은 반도체 메모리 장치의 커패시터 제조방법에 관한 것으로, 특히 HSG를 이용하여 메모리 셀의 커패시턴스를 증가시키고 Cmin/Cmax 값을 향상시킬 수 있는 반도체 메모리 장치의 스토리지 전극 제조방법에 관한 것이다.

메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이는 메모리 셀 커패시턴스가 감소됨에 따라 메모리 셀의 독출 능력이 저하되고, 소프트 에러율이 증가될 뿐만 아니라 저전압에서의 소자동작이 어렵게 되기 때문이다. 따라서, 이는 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 하는 문제이다.

셀 커패시턴스를 증가시키는 방법으로는 고유전율을 가지는 물질로 유전막을 형성하는 방법, 유전막을 박막화하는 방법 등이 있다. 그러나, 고유전 물질로 유전막을 형성하는 방법은 박막상태에서의 누설전류가 크고 파괴전압이 작다는 문제점이 있으며, 유전막을 박막화하는 방법은 박막화에 따른 유전막의 전기적 특성저하 및 반도체 소자의 신뢰성이 감소되는 문제점이 있다.

따라서, 커패시터 전극의 면적을 증가시켜 커패시턴스를 확보하는 방법이 제안되어 있다. 이중 특히, 하부전극 표면에 반구모양의 그레인들을 갖는 실리콘층(Hemispherical Grained Silicon layer; 이하 HSG 실리콘층이라 한다)을 형성하면 용이하게 하부 전극의 표면적을 증가시킬 수 있으며, 커패시턴스를 향상시킬 수 있다.

종래의 일반적인 HSG 실리콘층 제조방법에 의하면, HSG 실리콘층 형성시 하부전극 사이에 상기 HSG 실리콘층에 의한 브리지(bridge)가 형성되고, 각 셀의 독립적인 동작을 위해 상기 브리지는 제거되어야 한다. HSG 실리콘층에 의해 형성된 상기 브리지를 제거하기 위해서, 통상 상기 HSG 실리콘층에 대한 에치백 공정을 진행하게 되는데, 종래의 방법에 의하면 에치백 공정시 발생되는 하부전극 상부 표면의 HSG 실리콘층의 손실을 막을 수 없다.

따라서, 이를 방지하기 위해 절연층을 버퍼로 사용하여 하부 전극 사이의 HSG 실리콘층을 제거하는 방법이 제안되어 있다.(제1a도 내지 제1e도 참조)

제1a도 내지 제1e도는 종래의 방법에 따라 하부 전극에 HSG 실리콘층을 형성한 커패시터 형성방법을 도시한 공정순서도이다.

제1a도를 참조하면, 반도체기판(10) 상에 평탄화를 위한 평탄화층(12), 식각저지층(14), 및 절연층(16)을 차례로 형성한다. 이어서, 상기 절연층(16), 식각저지층(14), 및 평탄화층(12)를 식각하여 하부 전극을 트랜지스터의 소오스와 접촉시키기 위한 매몰콘택홀을 형성한 다음, 상기 매몰콘택홀의 측벽에 절연물 스페이서(18)를 형성한다.

계속해서, 절연물 스페이서(18)가 형성되어 있는 상기 기판 전면에, 상기 매몰콘택홀을 채우고 상기 절연층(16)을 상에 일정 두께를 가지도록 제1 도전물질을 증착하여 하부 전극으로 사용될 제1 도전층(20)을 형성한다. 상기 제1 도전층(20) 상에 제1 HSG 실리콘층(22)를 통상의 방법으로 형성하고, 제1 HSG 실리콘층(22)이 형성되어 있는 상기 결과물 전면에 제1 절연층(24), 예컨대 고온산화물층, 및 제2 도전층(26), 예컨대 폴리실리콘층을 차례로 이를 패터닝하여 하부 전극 형성을 위한 포토레지스트 패턴(28)을 형성한다.

제1b도를 참조하면, 상기 포토레지스트 패턴(28)을 식각마스크로 사용하고 상기 제2 도전층(26), 제1 절연층(24), 제1 HSG 실리콘층(22), 및 제1 도전층(20)을 차례로 식각하여 하부전극을 형성한다. 이어서, 상기 포토레지스트 패턴(28), 및 제2 도전층(26)을 차례로 제거한다. 따라서, 상기 하부 전극(20) 상에는 제1 HSG 실리콘층(22)과 이후에 형성될 제2 HSG 실리콘층 에치백시 제1 HSG 실리콘층의 버퍼역할을 하게될 제1 절연층(24)이 남게 된다.

제1c도를 참조하면, 이후의 에치백 공정시 하부전극의 상부 제1 HSG 실리콘층의 손실을 최소화하기 위해 상기 결과물 전면에 제2 HSG 실리콘층(26)을 형성한다.

제1d도를 참조하면, 하부전극 사이와 제1 절연층 표면에 형성된 상기 제2 HSG 실리콘층을 제거하기 위해 상기 결과물에 대한 에치백 공정을 진행한다. 이때, 상기 제1 절연층(24)에 의해 상기 하부전극(20) 상부에 형성된 제1 HSG 실리콘층(22)이 상기 에치백 공정으로부터 보호된다.

제1e도를 참조하면, 상기 제1 절연층(24)을 제거하여 HSG 실리콘층을 구비한 반도체 메모리 장치의 하부 전극을 완성한다. 이때, 상기 절연층(16)은 통상 상기 제1 절연층(24)과 동일물질, 예컨대 0산화물로 형성되기 때문에 상기 제1 절연층(24) 식각시 일정두께만큼 식각된다.

그러나, 상기와 같이 HSG 실리콘층을 이용하여 커패시터를 형성하는 경우, HSG 실리콘층의 불순물 농도가 커패시터의 신뢰성을 결정하는 주요한 변수가 된다. 즉, HSG 실리콘층 자체가 도전층이 아닌 반도체층이므로 충분한 불순물 농도를 가지지 않으면 하부전극으로 사용될 때 측정전압에 따라 상기 HSG 실리콘층이 도전체 역할을 할 수 없기 때문에 커패시턴스가 측정전압에 따라 크게 저하되는 결과를 초래한다.

한편, 상술한 바와 같은 커패시터 형성방법은, HSG 실리콘층의 도전성 확보를 위해 열확산 공정을 이용하게 된다. 즉, 후속되는 열확산 공정에 의해 하부전극으로부터 HSG 실리콘층으로 인(P)과 같은 불순물이 주입되어 도전성이 없던 상기 HSG 실리콘층이 도전층이 된다. 이때, HSG 실리콘층으로의 도펀트 이동이 충분하지 않은 경우, 인가전압에 따라 커패시턴스가 다르게 측정된다. 예를 들어 상기 HSG 실리콘층에 N형의불순물이 주입되고 그 농도가 충분하지 못할 경우, 하부전극에 인가되는 (+)전압에 의해 최하의 커패시턴스(Cmin)가 측정되고, 반대로 (-)전압에 의해 최고의 커패시턴스(Cmax)가 측정된다. 따라서 일반적인 경우보다 Cmin과 Cmax값의 차가 커져 Cmin/Cmax 비가 현저하게 저하되며 커패시터의 신뢰성이 떨어진다.

따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로 HSG 실리콘층의 도핑농도를 증가시킴으로써 Cmin/Cmax 값을 향상시켜 신뢰성있는 스토리지 전극 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명은,

반도체 기판 상에 형성된 절연층 상에, 스토리지 전극으로 사용될 도전층을 형성하는 단계;

상기 도전층 표면에 반구모양의 그레인들을 갖는 제1 HSG 실리콘층을 형성하는 단계;

제1 HSG 실리콘층이 형성된 상기 결과물 상에 보호층을 형성하는 단계;

상기 보호층 상에 스토리지 전극 형성시 식각마스크로 사용될 마스크 패턴을 형성하는 단계;

상기 마스크 패턴을 식각마스크로 사용하고, 상기 보호층, 제1 HSG 실리콘층, 및 도전층의 일부를 차례로 식각하여 스토리지 전극을 형성하는 단계;

상기 마스크 패턴을 제거하는 단계;

마스크 패턴이 제거된 상기 결과물 전면에, 반구모양의 그레인(HSG) 들을 갖는 제2 HSG 실리콘층을 형성하는 단계;

제2 HSG 실리콘층이 형성된 상기 결과물에 대한 에치백 공정을 진행하여, 이웃한 스토리지 전극 사이의 노출된 절연층 표면에 형성되어 브리지를 유발하는 제2 HSG 실리콘층을 제거하는 단계;

상기 보호층을 제거하는 단계; 및

상기 제1 및 제2 실리콘층 내에 불순물을 주입하여, 상기 제1 및 제2 HSG 실리콘층의 불순물 농도를 증가시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 스토리지 전극 제조방법을 제공한다.

바람직한 실시예에 의하면, 상기 불순물은 1E15∼3E15 ions/㎝²의 농도와 30∼40KeV의 이온주입 에너지로 주입하고, 상기 보호층은 500∼2500Å두께로 형성하는 것이 바람직하다. 한편, 상기 도전층을 형성하는 단계 후, 상기 도전층에 불순물을 이온주입하는 단계를 더 구비할 수 있다.

상기 목적을 달성하기 위하여 본 발명은 또한,

상기 마스크 패턴을 제거하는 단계;

마스크 패턴이 제거된 상기 결과물 전면에, 반구모양의 그레인(HSG)들을 갖는 제2 HSG 실리콘층을 형성하는 단계;

상기 보호층을 제거하는 단계;

보호층이 제거된 상기 결과물 전면에, 이온주입으로부터의 손상을 방지할 수 있도록 버퍼층을 형성하는 단계;

상기 버퍼층을 통하여 상기 제1 및 제2 HSG 실리콘층에 불순물을 주입하여, 상기 제1 및 제2 HSG 실리콘층의 불순물 농도를 증가시키는 단계; 및

상기 버퍼층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 스토리지 전극 제조방법을 제공한다.

이때, 상기 불순물은 1E15∼3E15 ions/㎝²의 농도와 30∼45KeV의 이온주입 에너지로 주입되고, 상기 버퍼층은 고온산화물(HTO), PE-TEOS, PE-SiH₄의 군에서 선택된 어느 하나로 형성하며, 상기 도전층을 형성하는 단계 후, 상기 도전층에 불순물을 이온주입하는 단계를 더 구비할 수 있다. 또한, 상기 불순물은 N형인 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하고자 한다.

제2a도 내지 제2e도는 본 발명의 방법에 따라 하부 전극에 HSG 실리콘층을 형성한 커패시터 형성방법의 제1 실시예를 도시한 공정순서도이다. 계속해서 소개되는 도면 제2a도 내지 제2f도에 있어서, 상기 제1a도 내지 제1e도에서와 동일한 참조번호는 동일한 부재를 나타낸다.

제2a도는 스토리지 전극 패터닝에 사용되는 마스크 패턴(28)을 형성하는 공정을 도시한다.

반도체 기판(10)에 트랜지스터(도시되지 않음)을 형성하고, 상기 트랜지스터 제조공정에 의해 그 표면에 단차가 발생한 상기 반도체기판의 표면을 평탄화시킬 목적으로 평탄화층(12)을 형성한다. 상기 평탄화층(12) 상부에 예컨대 실리콘질화물(SiN)을 도포하여 식각저지층(14)을 형성한 다음, 상기 식각저지층(14) 상에, 예컨대 고온산화물을 도포하여 절연층(16)을 형성한다. 다음에, 상기 절연층(16), 식각저지층(14), 및 평탄화층(12)을 부분적으로 식각하여 하부전극을 트랜지스터의 소오스와 접촉시키기 위한 콘택홀을 형성한다. 이어서, 상기 콘택홀의 측벽에, 예컨대 실리콘질화물을 도포하여 절연물 스페이서(18)을 형성한다.

여기에서, 상기 식각저지층(14)은 상기 절연층(16)을 제거하기 위한 습식식각에 대해 상기 절연층(16)과는 다른 식각율을 가지는 물질로 구성되어야 하며, 통상 상기 절연층(16)에 비해 그 식각율이 훨씬 낮은 물질로 구성된다.

다음에, 절연물 스페이서(18)가 형성되어 있는 상기 결과물 전면에, 상기 콘택홀을 채우고 상기 절연층(16) 상에 일정한 두께를 가지도록 도전물질, 예컨대 불순물이 도우프된 다결정실리콘을 도포하여 하부전극으로 사용될 도전층(20)을 형성하고, 상기 도전층(20) 상에 통상적인 방법으로 제1 HSG 실리콘층(22)를 형성한다.

본 발명의 바람직한 실시예에 따르면, 도전층(20) 형성 후, 상기 도전층에 불순물을 이온주입하여, 이후의 확산공정에서 보다 많은 양의 불순물을 제1 HSG 실리콘층으로 확산시킬 수 있다. 상기 HSG 실리콘층(22)은 SiH₄및 Si₂H₆가스를 이용한 화학기상증착(Chemical Vapor Deposition) 설비에서 형성할 수 있으며, 그 높이는 300∼800Å정도가 바람직하다.

계속해서, 상기 결과물 상에 절연물, 예컨대 고온산화물을 증착하여 보호층(24)를 형성하고, 상기 보호층(24) 상에 도전물, 예컨대 다결정실리콘을 증착하여 마스크층(26)을 형성한다. 이어서, 상기 마스크층(26) 상에 포토레지스트를 도포하고 이를 패터닝하여 하부 전극 형성을 위한 포토레지스트 패턴(28)을 형성한다.

여기에서, 상기 보호층(24)은 500∼2500Å두께로, 바람직하게는 1500Å두께로 형성하고, 상기 마스크층(26)은 300∼1500Å두께로, 바람직게는 500Å두께로 형성한다.

제2b도는 스토리전극(20)을 형성하는 공정을 도시한다. 상기 포토레지스트 패턴(28)을 식각마스크로 사용하여 상기 마스크용(26), 보호층(24), 제1 HSG 실리콘층(22), 및 도전층(20)의 일부를 차례로 식각하여 스토리지 전극(20)을 형성한다. 이어서, 상기 포토레지스트 패턴(28), 및 마스크층(26)을 차례로 제거한다. 따라서, 상기 하부 전극(20) 상에는 제1 HSG 실리콘층(22)과 이후에 형성될 제2 HSG 실리콘층 에치백시 제1 HSG 실리콘층의 버퍼 역할을 하게될 보호층(24)이 남게 된다.

제2c도는 제2 HSG 실리콘층(26)을 형성하는 공정을 도시한다.

이후의 에치백 공정시 하부전극의 상부 제1 HSG 실리콘층의 손실을 최소화하기 위해, 상기 결과물 전면에 제2 HSG 실리콘층(26)을 형성한다. 상기 제2 HSG 실리콘층(26)은 보호층(24) 표면과 스토리지 전극(20) 측면 및 이웃한 스토리지 전극(20) 사이의 노출된 절연층(16) 표면에 형성된다.

제2d도는 절연층(16) 표면에 형성된 상기 제2 HSG 실리콘층(26)을 제거하는 공정을 도시한다.

제2 HSG 실리콘층(26)이 형성된 결과물에 대한 에치백 공정을 진행하여 이웃한 스토리지 전극 사이에 형성되어 있는 제2 HSG 실리콘층(26)을 제거함으로써 브리지 발생을 방지한다. 이때, 보호층(24) 표면에 형성된 제2 HSG 실리콘층도 함께 제거된다.

상기 보호층(24)에 의해 상기 스토리지 전극(20) 상부에 형성된 제1 HSG 실리콘층(22)은 상기 에치백 공정으로부터 보호된다.

제2e도는 상기 HSG 실리콘층(22 및 26)에 불순물을 주입하는 공정을 도시한다.

보호층(24)를 제거하고 상기 결과물 전면에 도전물, 예컨대 고농도 N형의 불순물을 이온주입하여 제1 및 제2 HSG 실리콘층의 불순물 농도를 증가시킨다. 이때, 상기 절연층(16)은 통상 상기 보호층(24)과 동일물질, 예컨대 산화물로 형성되기 때문에 상기 보호층(24) 식각시 일정두께만큼 식각된다.

여기에서 상기 불순물은 1E15∼3E15 ions/㎝2의 농도 및 30∼45KeV의 주입에너지로 주입하는 것이 바람직하며, 상기 제1 및 제2 HSG 실리콘층은 상기 불순물 이온주입으로 충분한 도전성을 가지게 된다. 따라서, Cmin/Cmax 값이 종래에 비해 향상된다.

상술한 본 발명의 제1 실시예에 의하면, HSG 실리콘층을 갖는 스토리지 전극을 제조함에 있어서 HSG 실리콘층에 직접 불순물을 적절한 농도 및 주입 에너지로 이온주입함으로써 HSG 실리콘층의 불순물 농도를 충분한 수준으로 증가시킨다. 따라서 Cmin/Cmax 비가 향상되어 커패시터의 신뢰성을 확보할 수 있다.

제3a도 내지 제3c도는 본 발명의 방법에 따라 하부 전극에 HSG 실리콘층을 형성한 커패시터 형성방법에의 제2 실시예를 도시한 공정 순서도이다. 계속해서 소개되는 도면 제3a도 내지 제3c도 있어서, 상기 제1a도 내지 제1e도에서와 동일한 참조번호는 동일한 부재를 나타낸다. 본 발명의 제2 실시예는 불순물 이온주입 전 버퍼층을 증착하여 베리어층으로 사용하는 것을 제외하고는 상기 제1 실시예와 동일하다.

제3a도는 하부전극 사이에 형성된 상기 제2 HSG 실리콘층(26) 및 상기 보호층(24)를 제거하는 공정을 도시한다. 상기 제1 실시예의 제2c도까지의 공정, 즉 제2 HSG 실리콘층(26)을 형성하는 공정까지 진행한 다음, 상기 결과물에 대한 에치백 공정을 진행하여 상기 하부전극 사이와 제1 절연층 표면에 형성된 제2 HSG 실리콘층을 제거한다.

이 때, 상기 보호층(24)에 의해 상기 스토리지 전극(20) 상부에 형성된 제1 HSG 실리콘층(22)이 상기 에치백 공정으로부터 보호된다.

이어서, 상기 결과물에 대한 습식식각을 진행하여 상기 보호층(24)를 제거한다.

제3b도는 버퍼층(28)을 형성하고 제1 및 제2 HSG 실리콘층(22 및 26)에 불순물을 주입하는 공정을 도시한다.

보호층(24)이 제거된 상기 결과물 전면에 절연물, 예컨대 고온산화물을 증착하여 버퍼층(28)을 형성한다. 이어서, 버퍼층(28)이 형성된 상기 결과물 전면에, 예컨대 고농도 N형의 불순물을 이온주입한다.

상기 버퍼층(28)은, 이온주입 에너지에 의해 상기 HSG 실리콘층이 받는 손상을 최소화하기 위해 형성하며, 고온 산화물 이외에 PETEOS, PE-SiH₄의 군에서 어느 하나를 선택하여 형성할 수 있다.

여기에서 상기 불순물은 1E15∼3E15 ions/㎝²의 농도 및 30∼45KeV의 주입에너지로 주입한다.

제3c도는 버퍼층(28)을 제거하는 공정을 도시한다. 상기 버퍼층(28)을 습식식각하여 HSG 실리콘층을 갖는 반도체 장치의 스토리지 전극을 완성한다.

상술한 본 발명의 제2 실시예에 의하면, HSG 실리콘층을 이용한 캐페시터를 형성함에 있어서 고온산화물 등으로 형성된 버퍼층을 베리어층으로 사용하여 HSG 실리콘층에 불순물을 이온주입함으로써 HSG 실리콘층의 불순물 농도를 충분한 수준으로 증가시켜 Cmin/Cmax 비를 향상시킬 뿐만 아니라 불순물 이온주입에 의한 HSG층의 손상을 최소화한다. 따라서 커패시터의 신뢰성을 확보할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 실시가능함은 명백하다.

Claims

반도체 기판 상에 형성된 절연층 상에, 스토리지 전극으로 사용될 도전층을 형성하는 단계; 상기 도전층 표면에 반구모양의 그레인들을 갖는 제1 HSG 실리콘층을 형성하는 단계; 제1 HSG 실리콘층이 형성된 상기 결과물 상에 보호층을 형성하는 단계; 상기 보호층 상에 스토리지 전극을 형성시 식각마스크로 사용될 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 사용하고 상기 보호층, 제1 HSG 실리콘층, 및 도전층의 일부를 차례로 식각하여 스토리지 전극을 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 마스크 패턴이 제거된 상기 결과물 전면에, 반구 모양의 그레인(HSG)들을 갖는 제2 HSG 실리콘층을 형성하는 단계; 제2 HSG 실리콘층이 형성된 상기 결과물에 대한 에치백 공정을 진행하여, 이웃한 스토리지 전극 사이의 노출된 절연층 표면에 형성되어 브리지를 유발하는 제2 HSG 실리콘층을 제거하는 단계; 상기 보호층을 제거하는 단계; 및 상기 제1 및 제2 실리콘층 내에 불순물을 주입하여, 상기 제1 및 제2 HSG 실리콘층의 불순물 농도를 증가시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치에 있어서 커패시터의 스토리지 전극 제조방법.
제1항에 있어서, 상기 불순물은 1E15∼3E15 ions/㎝²의 농도와 30∼45KeV의 이온주입 에너지로 주입하는 것을 특징으로 하는 반도체 메모리 장치에 있어서 커패시터의 스토리지 전극 제조방법.
제1항에 있어서, 상기 보호층은 500∼2500Å두께의 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치에 있어서 커패시터의 스토리지 전극 제조방법.
제1항에 있어서, 도전층을 형성하는 단계 후, 상기 도전층에 불순물을 이온주입하는 단계를 더 구비하는 것을 특징으로 반도체 메모리 장치에 있어서 커패시터의 스토리지 전극 제조방법.
반도체 기판 상에 형성된 절연층 상에, 스토리지 전극으로 사용될 도전층을 형성하는 단계;상기 도전층 표면에 반구모양의 그레인들을 갖는 제1 HSG 실리콘층을 형성하는 단계; 제 1 HSG 실리콘층이 형성된 상기 결과물 상에 보호층을 형성하는 단계; 상기 보호층 상에 스토리지 전극 형성시 식각마스크로 사용될 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 사용하고, 상기 보호층, 제1 HSG 실리콘층, 및 도전층의 일부를 차례로 식각하여 스토리지 전극을 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 마스크 패턴이 제거된 상기 결과물 전면에, 반구모양의 그레인(HSG)들을 갖는 제2 HSG 실리콘층을 형성하는 단계; 제2 HSG 실리콘층이 형성된 상기 결과물에 대한 에치백 공정을 진행하여, 이웃한 스토리지 전극 사이의 노출된 절연층 표면에 형성되어 브리지를 유발하는 제2 HSG 실리콘층을 제거하는 단계; 상기 보호층을 제거하는 단계; 보호층이 제거된 상기 결과물 전면에, 이온주입으로부터의 손상을 방지할 수 있도록 버퍼층을 형성하는 단계; 상기 버퍼층을 통하여 상기 제1 및 제2 HSG 실리콘층에 불순물을 주입하여, 상기 제1 및 제2 HSG 실리콘층의 불순물 농도를 증가시키는 단계; 및 상기 버퍼층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치에 있어서 커패시터의 스토리지 전극 제조방법.
제5항에 있어서, 상기 불순물은 1E15∼3E15 ions/㎠의 농도와 30∼45KeV의 이온주입 에너지로 주입하는 것을 특징으로 하는 반도체 메모리 장치에 있어서 케패시터의 스토리지 전극 제조방법.
제5항에 있어서, 상기 버퍼층은 고온산화물(HTO), PE-TEOS, 및 PE-SiH₄의 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 장치에 있어서 커패시터의 스토리지 전극 제조방법.
제5항에 있어서, 제1 도전층을 형성하는 상기 단계 후, 상기 도전층에 불순물을 이온주입하는 단계를 더 구비하는 특징으로 하는 반도체 메모리 장치에 있어서 커패시터의 스토리지 전극 제조방법.
제5항에 있어서, 상기 불순물은 N형인 것을 특징으로 하는 반도체 메모리 장치에 있어서 커패시터의 스토리지 전극 제조방법.