KR20000006184A - 절연칼라를가진트렌치커패시터및그제조방법 - Google Patents

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Abstract

본 발명은, 메모리 셀(100)내에 사용될 수 있는 트렌치 커패시터(160)에 관한 것이다. 트렌치 커패시터(160)는 기판(101)내에 형성되며, 상부 영역(109) 및 하부 영역(111)을 갖는 트렌치(108); 트렌치(108)의 상부 영역에 형성된 절연 칼라(168); 트렌치(108)의 하부 영역(111)에 의해 관통되는 매립 웰(170); 트렌치(108)의 하부 영역(111) 주위에 형성된 외부 커패시터 전극으로서의 매립 플레이트(165); 트렌치(108)의 하부 영역 및 절연 칼라(168)를 커버하기 위한 커패시터 유전체로서의 유전체층(164); 트렌치(108) 내부를 채우며 내부 커패시터 전극을 형성하는 전도성 트렌치 충전물(161); 기판(101)내에 형성된 매립 콘택(250)으로 이루어지며; 이 경우 상기 매립 콘택(250)은 주입, 플라즈마 도핑 및/또는 기상 도핑에 의해서 제공된다. 매립 콘택(250)의 경계면(201)에는 바람직하게 예를 들어 산화물, 질화물 또는 산화 질화물로 이루어진 터널층(205)이 형성된다.

Description

절연 칼라를 가진 트렌치 커패시터 및 그 제조 방법 {A TRENCH CAPACITOR WITH ISOLATION COLLAR AND CORRESPONDING MANUFACTURING METHOD}
본 발명은 절연 칼라를 가진 트렌치 커패시터 및 그 제조 방법에 관한 것이다.
본 발명이 임의의 트렌치 커패시터에 적용될 수 있기는 하지만, 이하에서는 그것의 문제점이 DRAM-메모리 셀에 사용된 트렌치 커패시터와 관련해서 설명된다. 이러한 메모리 셀은 예컨대 랜덤 액세스 메모리(RAM), 다이내믹 메모리(DRAM), 동기 DRAM(SDRAM), 스태틱 RAM(SRAM) 및 판독 전용 메모리(ROM)과 같은 집적 회로(IC)에 사용된다. 다른 집적 회로는 예컨대, 프로그램 가능 논리 배열(PLA), 사용자 스페시픽 IC(ASIC), 혼합 로직/메모리-IC(매립형 DRAM) 또는 그밖의 회로 장치와 같은 논리 장치를 포함한다. 통상적으로 다수의 IC가 반도체 기판, 예컨대 실리콘 웨이퍼상에 병렬로 제조된다. 처리 후에, 웨이퍼가 분할됨으로써, IC가 다수의 개별 칩으로 분리된다. 칩은 예컨대 컴퓨터 시스템, 셀룰러 폰, 개인 디지탈 어시스턴스(PDA) 및 다른 제품과 같은 소비재 제품에 사용하기 위한 최종 제품으로 포장된다. 설명을 위해 본 발명이 개별 메모리 셀의 형성과 관련해서 설명된다.
집적 회로(IC) 또는 칩은 전하의 저장을 위해 커패시터를 사용한다. 전하를 저장하기 위한 커패시터를 사용하는 IC의 예로는 예컨대 랜덤 액세스 다이내믹 기록/판독 메모리(DRAM)용 칩과 같은 메모리 IC가 있다. 여기서, 커패시터의 전하 상태("0" 또는 "1")는 데이터 비트를 나타낸다.
DRAM-칩은 행렬로 결선된 메모리 셀의 매트릭스를 포함한다. 통상적으로 행 접속은 워드 라인으로 표시되고 열 접속은 비트 라인으로 표시된다. 메모리 셀로부터 데이터의 판독 또는 메모리 셀내로 데이터의 기록은 적합한 워드 라인 및 비트 라인의 활성화에 의해 이루어진다.
통상적으로 DRAM-메모리 셀은 커패시터에 접속된 트랜지스터를 포함한다. 트랜지스터는 채널에 의해 분리된 2개의 확산 영역을 포함한다. 채널의 상부에는 게이트가 배치된다. 전류 흐름의 방향에 따라 하나의 확산 영역을 드레인이라 하고 다른 확산 영역을 소오스라 한다. 게이트는 워드 라인에 접속되고, 드레인 영역은 비트 라인에 접속된다. 소오스 영역은 커패시터에 접속된다. 게이트에 적합한 전압의 인가는 트랜지스터을 접속시키고, 채널을 통한 소오스 영역과 드레인 영역 사이의 전류 흐름을 가능하게 함으로써, 커패시터 및 비트 라인 사이의 접속이 형성된다. 트랜지스터의 차단은 채널을 통한 전류 흐름을 중단시킴으로써 상기 접속을 분리시킨다.
커패시터에 저장된 전하는 고유 누설 전류로 인해 시간이 흐름에 따라 소멸된다. 전하가 정해지지 않은 레벨(한계치 미만)로 소멸되기 전에, 메모리 커패시터가 리프레시되어야 한다.
메모리 장치를 소형화하려는 계속적인 노력은 큰 밀도 및 작은 특성값, 즉 작은 메모리 셀 표면을 가진 DRAM의 설계를 촉진시킨다. 작은 표면 영역을 차지하는 메모리 셀을 제조하기 위해, 작은 소자, 예컨대 커패시터가 사용된다. 그러나, 작은 커패시터의 사용은 메모리 용량을 감소시키며, 이것은 재차 메모리 장치의 기능 및 사용 가능성에 좋지 않은 영향을 줄 수 있다. 예컨대, 판독 증폭기는 메모리 셀내의 정보를 확실하게 판독하기 위한 충분한 신호 레벨을 필요로 한다. 메모리 용량 대 비트 라인 용량의 비는 신호 레벨을 결정할 때 중요하다. 메모리 용량이 너무 작으면, 상기 비가 충분한 신호를 발생시키는데 너무 작을 수 있다. 마찬가지로 작은 메모리 용량은 높은 리프레시 주파수를 필요로 한다.
통상적으로 DRAM에 사용되는 커패시터 타입은 트렌치 커패시터이다. 트렌치 커패시터는 실리콘 기판내에 형성된 3차원 구조물을 갖는다. 트렌치 커패시터의 체적 또는 용량의 증가는 기판내로 보다 깊은 에칭에 의해 이루어질 수 있다. 이 경우에는 트렌치 커패시터의 용량 증가가 메모리 셀이 차지하는 표면을 확대시키지 않는다.
통상의 트렌치 커패시터는 기판내로 에칭된 트렌치를 포함한다. 상기 트렌치는 통상적으로 내부 커패시터 전극(메모리 전극이라고도 함)으로 사용되는 n+-도핑된 폴리실리콘으로 채워진다. 통상적으로 외부 커패시터 전극("매립 플레이트"라고도 함)은 도펀트 소오스로부터 트렌치의 하부 영역을 둘러싸는 기판의 영역내로 n+-도펀트의 외방 확산에 의해 형성된다. 이 경우, n+-도핑된 실리케이트 유리, 예컨대 비소 도핑된 실리케이트 유리(ASG)가 도펀트 소오스로서 사용된다. 질화물을 함유하는 메모리 유전체는 통상적으로 2개의 커패시터 전극을 절연시키기 위해사용된다.
트렌치의 상부 영역에는 유전 칼라가 형성됨으로써, 커패시터 단자와 매립 플레이트 사이의 누설 전류가 방지된다. 절연 칼라가 형성되어야 하는 트렌치의 상부 영역내의 메모리 유전체는 절연 칼라의 형성 전에 제거된다. 예컨대, 질화물로 이루어진 메모리 유전체의 제거는 절연 칼라를 따른 수직 누설 전류를 방지한다.
그러나, 메모리 유전체 상부 영역의 제거는 절연 칼라의 하부와 메모리 유전체의 상부 사이의 전이 영역에 핀홀을 형성한다. 이러한 핀홀은 메모리 유전체의 질을 저하시키고 트렌치 커패시터로부터 전하를 소멸시키는 중요한 소오스이다. 이것은 트렌치 커패시터의 홀딩 시간을 감소시킴으로써, 그 기능을 저하시킨다.
핀 홀의 형성을 방지하기 위해, 2단계 트렌치 에칭 프로세스가 제안되었다. 먼저, 트렌치가 부분적으로 반응성 이온 에칭(RIE)에 의해 절연 칼라의 깊이까지 에칭된다. 반응성 이온 에칭은 사용된 에칭 하드 마스크에 대해 선택적이다. 반응성 이온 에칭에 통상적으로 사용되는 화학 약품은 예컨대 NF3/HBr/He/O2이다. 후속해서, 산화물층이 디포짓되고, 그것이 트렌치 측벽상에 절연 칼라를 형성하도록 에칭된다. 예컨대 화학 약품 CHF3/He/O2, CHF3/Ar, C4F8/Ar 또는 CF4가 사용되면, 반응성 이온 에칭이 실리콘에 대해 선택적으로 이루어진다. 트렌치의 나머지 영역은 절연 칼라의 형성 후에 에칭된다. 그 경우, 메모리 유전체는 절연 칼라 위에 그리고 트렌치 측벽의 하부 영역 위에 형성된다. 이 방법에서는 메모리 유전체의 상부영역이 필수적으로 제거될 필요가 없으므로 핀홀이 형성되지 않는다.
상기 2단계 트렌치 형성이 핀홀의 방지를 위해 유용하기는 하지만, 실리콘을 제거하기 위한 제 2 반응성 이온 에칭 단계가 절연 칼라의 과도한 침식을 야기시킨다. 절연 칼라의 이러한 열화는 누설 전류를 발생시킨다. 또한, 절연 칼라는 칼라의 내경과 동일한 직경을 가진 하부 영역을 가진 트렌치를 제조하기 위한 제 2 반응성 이온 에칭 단계용 에칭 하드 마스크로 사용된다. 따라서, 트렌치의 하부 영역이 칼라의 외경과 대략 동일한 직경을 가진 상부 영역 보다 작다. 이것은 바람직하지 않은데, 그 이유는 그로 인해 커패시터의 용량이 감소되기 때문이다.
도 6과 관련해서 통상의 DRAM-메모리 셀을 그리고 도 7a-g와 관련해서 도 6에 따른 DRAM-메모리 셀의 제조 방법의 실시예를 설명한다.
도 6에 따른 트렌치 커패시터는 유전층(164)을 포함한다. 유전층(164)은 트렌치 커패시터(160)의 메모리 유전체로 사용되며 절연 칼라(168) 위에 계단형으로 형성된다. 이것은 절연 칼라(168)상에 있는 유전층(164)의 상부 영역을 반드시 제거하지 않아도 되게 한다. 이것은 절연 칼라(168)와 유전층(164)의 상부 에지의 전이 영역에서 핀홀의 형성을 방지한다. 부가로, 트렌치(108)의 하부 영역(111)은 상부 영역(109)의 폭 또는 직경(W1)과 적어도 동일한 크기인 폭 또는 직경(W2)을 갖는다. 그에 따라 감소된 누설 전류 및 증가된 용량이 얻어질 수 있다.
도 6은 DRAM-메모리 셀(100)내에 주입된 트렌치 커패시터(160)를 나타낸다. DRAM-메모리 셀(100)은 일반성의 제한 없이 도전 매립 브리지(162)(buried strap)를 가진 MINT 셀(MINT = merged isolation node trench)이다. 예컨대 표면에 놓인브리지를 포함하는 것과 같은 다른 셀 구성도 마찬가지로 사용될 수 있다. 예컨대 0.25㎛-디자인 규칙을 사용해서 256 Mb-DRAM-칩에 주입된 트렌치(108)의 전형적인 치수는 대략 7-8㎛ 깊이이고, 대략 0.25 ㎛ x 0.50 ㎛의 트렌치 개구를 갖는다.
도 6에 나타나는 바와 같이, 트렌치 커패시터(160)가 기판(101)내에 형성된다. 기판(101)은 예컨대 제 1 도전 타입의 도펀트로 로우 도핑된다. 상기 실시예에서, 기판(101)은 예컨대, 붕소와 같은 p-타입-도펀트(p-)로 로우 도핑된다. 하이 도핑된 p-타입-기판(p+)의 사용도 가능하다. 예컨대, 에피택셜로 제조된 p+/p--기판이 사용될 수 있다. 이러한 기판은 통상적으로 2-3㎛ 두께의 p--에피택시층을 가진 약 1019cm-3의 도펀트 농도를 갖는다. 붕소의 농도는 대략 1.5 x 1016cm-3이다. (도시되지 않은) p-타입-웰은 인접한 메모리 셀의 절연을 위해 제공된다. p-웰의 도펀트 농도는 약 5 x 1017내지 8 x 1017cm-3이다.
상기 실시예에서, 2단계 트렌치 에칭 방법에 의해 제조된 상기 통상의 트렌치 커패시터(160)와는 달리, 트렌치(108)의 하부 영역(111)이 상부 영역(109)의 폭 또는 직경(W1) 보다 크거나 같은 폭 또는 직경(W2)을 갖는다. 매립 플레이트(165)가 트렌치(108)의 하부 영역(109)을 둘러싼다. 도시된 바와 같이, 매립 플레이트(165)는 부분적으로 트렌치(108)의 상부 영역(109)와 중첩된다. 매립 플레이트(165)가 외부 커패시터 전극으로 사용된다. 트렌치에 108 도전 트렌치 충전물(161)이 내부 커패시터 전극으로 배치된다. 도전 트렌치 충전물(161)로는 제 2도전 타입의 도펀트로 도핑된 폴리실리콘이 사용된다. 예컨대, 도전 트렌치 충전물(161)은 n-타입-도펀트(n+), 예컨대 As 또는 P로 하이 도핑된다. 실시예에서, 도전 트렌치 충전물(161)이 As로 하이 도핑된다. As의 농도는 대략 1019내지 1020cm-3이다.
유전층(164)은 커패시터 전극을 분리시킨다. 상기 실시예에서 유전층(164)은 절연 칼리(168)의 내부 측벽 및 트렌치(108)의 하부 영역(111)에 있는 측벽을 커버한다. 유전층(164)은 예컨대 질화물 또는 질화물/산화물로 이루어진다. 산화물/질화물/산화물 또는 그밖의 유전층 또는 예컨대 산화물, 질화된 산화물 또는 NONO와 같은 유전층의 스택도 사용될 수 있다.
DRAM의 내부에서 커패시터의 매립 플레이트(165)를 다른 커패시터에 접속하는 것은 제 2 도전 타입의 도펀트를 함유하는 매립 웰(170)을 통해 이루어진다. 본 실시예에서 매립 웰(170)은 n-타입-도펀트, 예컨대 As 또는 P의 주입에 의해 형성된다. 매립 웰(170)의 농도는 약 1 x 1017- 1 x 1020cm-3이다. 매립 웰(170)은 마찬가지로 n-타입-에피택시층으로 형성될 수 있고 기준 전압에 접속될 수 있다. DRAM내의 커패시터의 매립 플레이트(165)와 공통 기준 전압의 접속에 의해, 유전층(164)에서 최대 전기장이 최소화되고, 이것은 신뢰성을 향상시킨다. 이 실시예에서 기준 전압은 비트 라인의 가장 낮은 전압과 가장 높은 전압 사이의 중심에 놓이고, 이것은 통상적으로 공급 전압의 절반 또는 VDD/2에 상응한다. 예컨대 접지전위와 같은 다른 기준 전압도 사용될 수 있다.
도전 매립 브리지(162)는 도전 트렌치 충전물(161)의 상부에 제공된다. 도전 트렌치 충전물(161)의 도펀트는 기판(101)내로 외방 확산됨으로써, 매립 콘택(250), 및 그에 따라 트랜지스터(110)을 트렌치 커패시터(160)에 접속시키는 커패시터 단자가 형성된다.
절연 칼라(168)가 트렌치(108)의 상부 영역에 형성되고 매립 플레이트(165)의 상부면까지 연장된다. 도시된 바와 같이, 절연 칼라(168)는 기판(101)의 표면 하부에서 약간 뒤로 물러남으로써, 도전 매립 브리지(162)를 수용한다. 절연 칼라(168)는 유전 물질로 제조된다. 본 실시예에서는 먼저 열산화물층이 형성되고 그위에 TEOS-층이 디포짓된다. 절연 칼라(168)는 도전 매립 브리지(162)로부터 매립 플레이트(165)로의 누설 전류를 방지하거나 감소시킨다. 실시예에서, 칼라가 약 1.2㎛ 깊이 및 20 내지 90nm 두께를 갖는다.
트렌치 절연체(180)는 트렌치(108)의 상부 영역(109)에서 매트릭스내의 다른 셀로부터 DRAM-메모리 셀을 절연시키기 위해 그리고 인접한 커패시터 사이의 브리지 형성을 방지하기 위해 제공된다. 도시된 바와 같이, 트렌치 절연체(180)가 트렌치(108)의 영역에 중첩되고 나머지 영역을 개방시킴으로써, 트랜지스터(110)와 트렌치 커패시터(160) 사이의 전류 흐름이 가능해진다. 본 실시예에서, 트렌치 절연체(180)는 대략 트렌치 폭의 절반에 중첩된다. 트렌치 절연체는 도전 브리지(162)로부터 인접한 도전 브리지로의 누설 전류를 방지하거나 또는 감소시킨다. 트렌치 절연체의 깊이는 대략 0.25 ㎛ 이다.
상기 실시예는 도전 매립 브리지(162)와 기판(101) 사이의 경계면(201), 및 도전 트렌치 충전물(161)과 도전 매립 브리지(162) 사이의 부가 경계면(200)을 포함한다. 이것과 관한 것은 후술되는 실시예에서 재차 상세히 설명된다.
트랜지스터(110)는 게이트(112), 드레인 영역(113) 및 소오스 영역(114)로 이루어진다. 드레인 영역(113) 및 소오스 영역(114)은 n-타입-도펀트, 예컨대 As 또는 P를 함유한다. 소오스 영역(114)은 매립 콘택(250)에 접속된다. 게이트(112)는 워드 라인(120)에 접속되며, 폴리실리콘층으로 이루어진다. 통상적으로, 폴리실리콘은 n- 또는 p-타입-도펀트로 도핑된다. 옵션적으로 금속 규화물층(도시되지 않음)이 폴리실리콘층 위에 형성됨으로써, 게이트(112)의 층 저항이 감소된다. 폴리실리콘 및 규화물은 종종 "폴리시드"라 한다.
게이트(112)는 워드 라인의 절연을 위한 에칭 마스크로서 사용되는 질화물층으로 커버된다. 워드 라인(120)을 절연시키기 위해, 부가로 측벽 산화물(도시되지 않음) 및 커버링이 사용된다. 커버링은 예컨대 질화물 또는 다른 적합한 재료를 포함한다. 커버링은 에지 없는 콘택(183)을 형성하는 동안 에칭 스톱으로 사용된다. 에지 없는 콘택은 드레인 영역(113)과 비트 라인(185) 사이의 접속을 형성한다. 예컨대, BPSG 또는 산화물과 같은 다른 유전 재료로 이루어진 절연층(189)은 비트 라인(185)을 드레인 영역(113) 및 소오스 영역(114)로부터 절연시킨다.
패싱 워드 라인(120')은 트렌치 절연체(180)의 상부에 형성된다. 패싱 워드 라인(120')은 트렌치 절연체(180) 및 두꺼운 커버 산화물에 의해 트렌치(108)로부터 절연된다. 본 실시예에서 워드 라인의 에지는 트렌치 측벽에 의해 정렬된다. 이러한 구성은 폴딩된 비트 라인 아키텍처라 한다. 예컨대, 개방 또는 개방/폴딩된 구조와 같은 다른 구성도 적용될 수 있다.
전술한 바와 같이, 제 1 도전 타입은 p-타입이고, 제 2 도전 타입은 n-타입이다. 본 발명은 n-타입 기판에 p-타입 폴리실리콘을 형성하는 트렌치 커패시터에도 적용될 수 있다. 또한, 기판(101), 웰(170), 매립 플레이트(165) 및 DRAM-메모리 셀의 다른 소자가 불순물 원자로 하이 또는 로우 도핑됨으로써, 소정 전기 특성이 얻어질 수 있다.
제 1 도전 타입이 p-타입이고 제 2 도전 타입이 n-타입임에도 불구하고, p-타입-폴리실리콘으로 채워진 트렌치(108)를 가진 n-타입-기판내에 DRAM-메모리 셀을 형성하는 것도 가능하다. 또한, 버티컬 트랜지스터 또는 다른 타입의 메모리 셀-레이 아웃을 사용하는 것이 가능하다.
도 7a-g는 도 6에 따른 DRAM-메모리 셀의 제조 방법의 한 실시예를 나타낸다.
도 7a와 관련해서, 기판(101)이 준비되고, 그 위에 DRAM-메모리 셀이 제조된다. 기판(101)의 메인 표면은 임계적이지 않으며, 임의의 적합한 오리엔테이션, 예컨대 (100), (110) 또는 (111)이 사용될 수 있다. 본 실시예에서, 기판(101)은 p-타입-도펀트(p-), 예컨대 붕소로 로우 도핑된다. 붕소의 농도는 약 1 - 2 x 1016cm-3이다.
기판(101)은 n-도핑된 매립 웰(170)을 포함한다. 매립 웰(170)은 도펀트로서 P 또는 As를 포함한다. 본 실시예에서, 매립 웰(170)을 한정하기 위해 마스크가 구조화된다. 그리고 나서, n-타입-도펀트가 기판(101)의 매립 웰(170)내로 주입된다. 매립 웰(170)은 기판(101)으로부터 p-웰을 절연시키기 위해 사용되고, 커패시터의 매립 플레이트(165) 사이의 도전 브리지를 형성한다. 주입의 농도 및 에너지는 약 1.5MeV에서 약 > 1 x 1013cm-2이다. 대안으로서, 매립 웰(170)이 기판 표면 상부에 실리콘 에피택시층의 주입 및 후속하는 성장에 의해 형성된다.
상기 기술은 Bronner 등의 미국 특허 제 5,250,829호에 공지되어 있다.
하부 구조 스택(107)은 기판(101)의 표면상에 형성된다. 하부 구조 스택(107)은 예컨대 하부 구조-산화물층(104) 및 하부 구조-스톱층(105)을 포함한다. 후속 프로세스 동안 폴리시 또는 에칭 스톱으로 사용되는 하부 구조-스톱층(105)은 예컨대 질화물을 함유한다. 하부 구조-스톱층(105)의 상부에는 하드 마스크 층(106)이 제공된다. 하드 마스크 층(106)은 예컨대 TEOS로 이루어진다. 예컨대, BSG와 같은 다른 재료도 하드 마스크 층으로 사용될 수 있다. 부가로, 반사 방지 코팅(ARC)이 사용됨으로써, 리소그래픽 분해도가 향상될 수 있다.
하드 마스크 층(106)은 통상의 포토리소그래픽 기술에 의해 구조화됨으로써, 트렌치(108)가 형성되는 영역(102)이 한정된다. 상기 단계는 포토레지스트 층의 디포지션 및 소정 패턴으로 상기 층의 선택적 노광을 포함한다. 그리고 나서, 포토레지스트가 현상되고 노광된 또는 노광되지 않은 영역이 제거된다. 보다 상세하게는 포지티브 레지스트가 사용되는지 또는 네가티브 레지스트가 사용되는지의 여부에 따라 제거된다. 그 경우, 하부 구조 스택(107)의 노광된 영역은 기판(101)의 표면까지 에칭된다. 반응성 이온 에칭 단계(RIE)는 깊은 트렌치(108)를 형성한다.
후속해서, 절연 칼라 트렌치 희생층(152)이 웨이퍼 위에 디포짓됨으로써, 트렌치(108)가 채워진다. 비정질 실리콘도 사용될 수 있다. 1050 내지 1100℃까지 온도 안정성을 가지며 질화물 또는 산화물에 대해 선택적으로 제거될 수 있는 다른 재료도 사용될 수 있다. 절연 칼라 희생층(152)은 희생층이라고 하는데, 그 이유는 그것이 나중에 제거되기 때문이다. 통상적으로 트렌치가 절연 칼라 희생층(152)으로 채워지기 전에, 트렌치 측벽을 커버하는 자연적 산화물층(151)이 형성된다. 자연적 산화물층(151)은 통상적으로 약 0.3 내지 5nm의 두께를 갖는다.
도 7b에 나타나는 바와 같이, 절연 칼라 희생층(152)이 형성될 칼라의 하부면까지 제거된다. 절연 칼라 희생층(152)의 제거는 예컨대 화학적-기계적 폴리싱(CMP)에 의한 평탄화, 절연 칼라 희생층(152)의 공면 표면 및 하부 구조 스택(107)의 표면을 형성하기 위한 화학적 드라이 에칭(CDE) 또는 반응성 이온 에칭을 포함한다. 그 경우, 반응성 이온 에칭은 절연 칼라 희생층(152)을 트렌치(108)내로 하강시키기 위해 수행된다. 트렌치(108)내로 절연 칼라 희생층(152)을 하강시키기 위해 화학적 드라이 에칭을 사용하는 것도 가능하다. 그러나, 바람직하게는 절연 칼라 희생층(152)이 평탄화되고 CDE- 또는 RIE-단계에 의해 하나의 단계에서 통상적으로 기판 표면으로부터 약 0.5 내지 2㎛ 정도 하강된다.
그리고 나서, 하부 구조 스택(107) 및 트렌치 측벽을 커버하는 유전층이 웨이퍼 위에 디포짓된다. 유전층은 절연 칼라(168)를 형성하기 위해 사용된다. 유전층은 예컨대 산화물로 이루어진다. 본 실시예에서 유전층은 열 산화물로부터 층의 성장, 및 후속해서 TEOS를 사용한 화학적 기상 증착(CVD), 예컨대 플라즈마 지지된 CVD(PECVD) 또는 저압-CVD(LPCVD)에 의한 산화물층의 디포지션에 의해 형성된다. CVD-산화물은 온도 단계에 의해 응축될 수 있다. 산화물층은 수직 누설 전류가 생기지 않을 정도의 두께, 즉 10-50nm의 두께를 갖는다. 대안으로서, 유전층이 열산화물로 이루어진 층을 포함할 수 있다.
다른 실시예에서, 유전층은 CVD-산화물로 형성된다. CVD-산화물의 형성 후에, 산화물의 응축을 위한 온도 단계가 수행될 수 있다. 상기 온도 단계는 예컨대 Ar, N2, O2, H2O, N2O, NO 또는 NH3-분위기에서 수행된다. 예컨대 O2또는 H2O와 같은 산화 분위기는 CVD-산화물 하에서 열산화물층의 형성을 위해 사용될 수 있다. 이 경우, 분위기의 산소가 경계면에 열산화물층을 형성하기 위한 CVD-산화물을 통해 기판까지 확산된다. 이것은 바람직하다면 CVD-산화물의 디포지션 전에 열산화 단계의 필요 없이, 열산화물의 형성을 가능하게 한다. 통상적으로 온도 단계는 약 1000 - 1100℃의 온도에서 약 0.5 내지 3시간 동안 수행된다.
도 7b에서, 유전층은 예컨대 반응성 이온 에칭에 의해 에칭됨으로써, 절연 칼라(168)가 형성된다. 반응성 이온 에칭을 위한 화학적 수단은 산화물이 절연 칼라 희생층(152), 및 질화물로 이루어진 하드 마스크층(106)에 대해 선택적으로 에칭되도록 선택된다. 반응성 이온 에칭은 하부 구조 스택의 표면 및 트렌치(108)의 바닥으로부터 유전층을 제거한다. 실리콘 측벽상에 유전층이 남겨짐으로써, 절연 칼라(168)의 상부 영역이 약간 침식되고 경사진 상부 섹션을 형성한다.
도 7c에서, 절연 칼라 희생층(152)이 트렌치(108)의 하부 영역(111)으로부터 제거된다. 절연 칼라 희생층(152)의 제거는 바람직하게는 CDE에 의해 이루어진다. 그 경우, 얇은 자연적 산화물층(151)은 통상적으로 노출된 트렌치 측벽상에 놓인다. 이러한 얇은 자연적 산화물층(151)은 CDE-에칭 스톱으로 사용되기에 충분하다. CDE-에칭 단계는 예컨대 화학 약품으로서 NF3+ Cl2를 사용해서 산화물에 대한 비교적 높은 선택성을 가진 실리콘 또는 폴리실리콘을 에칭한다. 이것은 에칭 스톱으로서 얇은 자연적 산화물층(151)을 사용해서 폴리실리콘의 제거를 가능하게 한다. 예컨대, 자연적 산화물(151)을 사용해서 트렌치(108)로부터 절연 칼라 희생층(152)을 구성하는 폴리실리콘을 제거하기 위해 약 4000:1의 선택성이 검출되었다.
다른 실시예에서는 산화물에 대한 실리콘 또는 폴리실리콘 에칭의 선택성을 높이기 위해, 높은 Cl2-함량을 가진 CDE-단계가 사용된다. 약 12scccm의 유동률은 제로의 효과적인 산화에칭율을 야기시키는 한편, 폴리실리콘 에칭율은 약 2㎛/min이다. 이것은 자연적 산화물층(151)이 절연 칼라 희생층(152)의 제거를 위한 효과적인 에칭 스톱으로 사용되는 것을 가능하게 한다. 통상적으로 자연 산화물층(151)의 두께는 약 0.5 내지 3nm이다.
대안으로서, 절연 칼라 희생층(152)의 제거시 예컨대 KOH 또는 HF:HNO3:CH3COOH을 사용한 웨트(wet) 에칭도 사용될 수 있다. 그러나, KOH의 사용은 트렌치 측벽에 K-오염을 일으킬 수 있고, 이것은 부가의 세정 단계를 필요로 한다. 절연 칼라 희생층(152)의 제거시 반응성 이온 에칭도 가능한데, 그 이유는 그것이 비등방성으로 작용하기 때문이다. 절연 칼라 희생층(152)을 제거하기 위한 반응성 이온 에칭에 대한 적합한 화학약품으로는 SF6/NF3/HBr이 있다. 산화물 또는 질화물에 대해 선택적으로 폴리실리콘을 에칭하는 다른 적합한 화학 약품으로는 예컨대 NF3/HBr 또는 CF4/O2또는 CF4/O2/Cl2가 있다.
산화물 또는 질화물에 대한 폴리실리콘의 반응성 이온 에칭의 선택성은 평면 표면상에서 100:1 보다 약간 더 작지만, 수직 평면상에서는 약 2000:1 이상으로 상승한다. 보다 상세하게는 반응성 이온 에칭 동안 이온 운동의 수직 방향으로 인해 상승한다. 수직 표면상에서 산화물 또는 질화물에 대한 폴리실리콘의 높은 선택성으로 인해, 절연 칼라(168)의 상부 영역만이 침식된다. 그러나, 이것은 문제를 일으키지 않는데, 그 이유는 절연 칼라(168)가 기판 표면의 하부에서 침식되지 않기 때문이다.
절연 칼라 희생층(152)의 제거 후에, 매립 플레이트(165)가 n-타입-도펀트, 예컨대 As 또는 P로 외부 커패시터 전극으로서 형성된다. 절연 칼라(168)는 절연 칼라(168) 하부에 있는 영역만이 도핑될 수 있게 하는 주입 마스크로서 사용된다. 도펀트의 농도는 약 1 x 1019- 1020cm-3이다. 매립 플레이트(165)를 형성하기 위해, PH3또는 AsH3를 사용한 기상 도핑, 플라즈마 도핑 또는 플라즈마 액침-이온 주입(PIII)이 사용될 수 있다. 이러한 기술은 예컨대 Ransom 등 저, J. Electrochemical. Soc. Band 141, 제 5호(1994), 페이지 1378 이하 및 미국 특허제 4,937,205호에 공지되어 있다.
절연 마스크로서 절연 칼라(168)을 사용한 주입도 가능하다. 대안으로서, 매립 플레이트(165)가 도핑된 실리케이트 유리, 예컨대 ASG를 사용해서, 도펀트 소오스로서 형성될 수 있다. 도펀트 소오스로서 도핑된 실리케이트 유리의 사용은 예컨대 Becker 등 저, J. Electrochemical. Soc. Band 136(1989), 페이지 3033 이하에 공지되어 있다. 도핑된 실리케이트 유리가 사용되면, 실리케이트 유리 층은 매립 플레이트(165)의 형성 후에 제거된다.
도 7d에 따라 하부 구조 스택(107)의 표면 및 트렌치(108)의 내부를 커버하는 유전층(164)이 웨이퍼상에 디포짓된다. 유전층(164)는 커패시터 전극을 분리하기 위한 메모리 유전체로서 사용된다. 한 실시예에서, 유전층(164)은 NO-막-스택을 포함한다. NO-막-스택은 질화물층의 디포지션에 의해 형성된다. 질화물층은 재산화된다. 질화물층은 예컨대 약 5nm의 두께를 가진 CVD-질화물의 열적 질화에 의해 형성된다. 질화물층은 예컨대 약 900℃의 온도에서 재산화된다. 질화물층의 재산화는 질화물층의 두께를 증가시킨다. 다른 타입의 유전막 스택, 예컨대 산화물-질화물-산화물(ONO) 또는 산화물-질화물-산화물-질화물(ONON)도 사용될 수 있다. 얇은 산화물, 질화물 또는 질화된 산화막도 사용될 수 있다.
도전 트렌치 충전물(161)은 하부 구조 스택(107)을 커버하기 위해 그리고 폴리실리콘으로 이루어진 트렌치(108)을 채우기 위해 예컨대 CVD 또는 다른 공지된 기술에 의해 웨이퍼의 표면상에 디포짓된다. 도시된 바와 같이, 도전 트렌치 충전물(161)이 일치하도록 n-타입-도펀트, 예컨대 P 및 As로 도핑된다. 한 실시예에서, 도전 트렌치 충전물(161)은 As로 도핑된 폴리실리콘이다. As의 농도는 약 1 x 1019-1 x 1020cm-3이다. 도전 트렌치 충전물(161)은 내부 커패시터 전극으로 사용된다. 대안으로서, 도전 트렌치 충전물(161)은 비정질 실리콘으로 이루어진다. 상기 재료는 인-시튜 또는 순차 도핑될 수 있다.
도 7e에 따라 도전 트렌치 충전물(161)이 적합한 화학약품, 예컨대 NF3/Cl2또는 NF3/HBr 또는 SF6을 사용해서 예컨대 CDE-단계 또는 RIE-단계에 의해 하강된다. 다른 실시예에서 도전 트렌치 충전물(161)은 대략 하드 마스크 층(106)의 높이로 하강된다. 이것은 바람직하게는 후속하는 웨트 에칭 프로세스 동안 하부 구조-산화물층(104)을 보호한다. 하부 에칭이 문제가 없으면, 폴리실리콘이 매립 브리지(162)의 깊이까지 하강될 수 있다.
도 7f에 따라 도전 트렌치 충전물(161)의 상부에 있는 유전층(164)의 부분이 습식 에칭에 의해 예컨대 DHF 및 HF/글리세롤로 제거된다. 하드 마스크 층(106)은 웨트 화학적으로 BHF에 의해 제거된다. 이것을 위해 CDE-단계의 수행도 가능하다. 하드 마스크 층(106)은 프로세스 진행 중에 보다 일찍, 예컨대 트렌치(108)의 형성 후에 제거될 수도 있다. 도시된 바와 같이, 절연 칼라(168) 및 유전층(164)도 트렌치(108)내로 약간 하강된다.
도 7g에 도시된 바와 같이, 그리고 나서 도전 매립 브리지(162)가 형성된다. 도전 매립 브리지(162)를 형성하기 위해, 예컨대 에칭에 의해 도전 트렌치 충전물(161)이 트렌치(108)내로 하강된다. 통상적으로 이것을 위해 반응성 이온에칭이 사용된다. 비-액티브 영역은 트렌치 절연체(180)가 형성될 영역이다. 셀의 비-액티브 영역은 통상의 포토리소그래픽 기술에 의해 한정된 다음, 바람직하게는 반응성 이온 에칭에 의해 비등방성으로 에칭된다.
도 6에 나타나는 바와 같이, 트렌치 절연체(180)가 트렌치(108)의 일부와 중첩됨으로써, 도전 매립 브리지(162)의 일부가 분리된다. 후속하는 온도 단계에서, 도펀트가 도전 트렌치 충전물(161)로부터 상부로 그리고 외부로 도전 매립 브리지(162)를 통해 확산되고 매립 콘택(250)을 형성한다. 트렌치 절연체(180)의 깊이는 약 0.25㎛이다. 통상적으로 비-액티브 영역은 절연 트렌치(180)를 형성하기 위해 절연 칼라(168)의 상부면 하부까지 에칭된다. 한 실시예에서, 비-액티브 영역은 기판 표면으로부터 약 0.25㎛ 하부에서 에칭된다.
비-액티브 영역이 에칭된 후에, 포토레지스트- 및 ARC-층이 제거된다. 포토레지스트- 또는 ARC-잔류물이 남지 않도록 하기 위해, 세정 단계가 사용될 수 있다. 산소가 실리콘 및 폴리실리콘 측벽내로 확산되는 것을 방지하기 위해, (도시되지 않은) 옵셔널 커버링이 제공됨으로써, 비-액티브 영역이 보호된다. 커버링은 예컨대 질화물이다. 통상적으로 패시베이션 산화물이 질화물 커버링을 형성하기 전에 노출된 실리콘상에 열성장된다. 질화물 커버링은 예컨대 화학적 저압-증착(LPCVD)에 의해 형성된다.
유전 물질이 기판의 표면상에 형성된다. 유전 물질은 예컨대 SiO2이다. 다른 실시예에서는 유전 물질이 TEOS이다. 고밀도 플라즈마(HDP)-산화물 또는 다른 절연 물질이 사용될 수 있다. 유전층의 두께는 충분하며 비-액티브 영역을 채우기위한 트렌치 절연체(180)를 형성한다. 유전층이 통상적으로 일치하기 때문에, 평탄화 방법, 예컨대 화학적-기계적 폴리싱이 사용된다. 이러한 방법은 예컨대 Nesbit 등 저, A 0.6 ㎛2256Mb Trench DRAM Cell With Self-Aligned Buried Strap(BEST), IEDM 93-627에 공지되어 있다. 그 경우, 기판(101)의 표면은 트렌치 절연체(180), 및 질화물로 이루어진 하부 구조-스톱층(105)이 평면이고 동일한 높이로 끝나도록 폴리싱된다.
하부 구조-스톱 층(105)은 예컨대 웨트 화학적 에칭에 의해 제거된다. 웨트 화학적 에칭은 산화물에 대해 선택적이다. 하부 구조-산화물 층(104)도 실리콘에 대해 선택적인 웨트 화학적 에칭에 의해 제거된다. 하부 구조-산화물 층(104)의 제거 후에, 산화물층이 웨이퍼의 표면상에 형성된다. 게이트-희생층(103)이라 하는 상기 산화물층은 후속하는 주입 동안 표유(stray) 산화물로 사용된다.
DRAM-메모리 셀의 n-채널-트랜지스터(110)에 대한 p-타입-웰용 영역을 한정하기 위해, 포토레지스트층이 산화물층의 상부면상에 디포짓되고 적합하게 구조화됨으로써, p-웰 영역이 노출된다. 도시된 바와 같이, p-타입-도펀트, 예컨대 붕소(B)가 웰 영역내로 주입된다. 도펀트가 충분히 깊게 주입됨으로써, 트랜지스터(110)내로 펀치 스루가 방지되고 층 저항이 감소된다. 도펀트 프로필은 소정 전기적 특성, 예컨대 소정 차단 전압(Vth)이 얻어지도록 설정된다.
부가로 n-채널-공급 회로 장치용 p-타입-웰이 형성된다. 상보 산화 금속-실리콘 소자(CMOS)내의 상보 웰을 위해, n-타입-웰이 형성된다. n-타입-웰의 형성은부가로 포토리소그래픽 단계, 및 n-타입-웰의 한정 및 형성을 위한 주입 단계를 필요로 한다. p-타입-웰에서와 같이, n-타입-웰의 프로필도 소정 전기적 특성이 얻어지도록 설정된다. 웰의 형성 후, 게이트 희생층(103)이 제거된다.
그리고 나서, 트랜지스터(110)의 게이트(112)를 형성하기 위한 상이한 층이 제조된다. 이것은 게이트 산화물로 사용되는 게이트 산화층, 폴리실리콘층 및 커버 질화물층의 형성을 포함한다. 통상적으로 폴리실리콘층은 금속 규화물층, 예컨대 WSix를 포함하고, 형성된 폴리시드는 층 저항을 감소시킨다. 그 다음에, 트랜지스터(110)의 게이트를 형성하기 위해 상이한 게이트-층이 구조화된다. 게이트(112)의 측벽은 예컨대 열산화에 의해 절연된다.
패싱 워드 라인(120')은 통상적으로 트렌치(108) 위에 형성되고 트렌치 절연체(180)에 의해 그것으로부터 절연된다. 드레인 영역(113) 및 소오스 영역(114)은 n-타입-도펀트, 예컨대 P 또는 As의 주입에 의해 형성된다. 한 실시예에서, P는 소오스 영역(114) 및 드레인 영역내로 주입된다. 도우즈 및 에너지는 소정 동작 특성을 보장하는 도핑 프로필이 얻어지도록 선택된다. 게이트를 가진 드레인 영역(113) 및 소오스 영역(114)의 확산 및 정렬을 개선시키기 위해, 질화물 스페이서(도시되지 않음)가 사용된다. 커패시터를 트랜지스터(110)에 접속시키기 위해, 소오스 영역(114)이 매립 콘택에 접속된다.
절연층(189)이 웨이퍼 표면 위에 형성되고, 게이트(112) 및 기판 표면을 커버한다. 절연층(189)은 예컨대 BPSG를 함유한다. 다른 유전 재료, 예컨대 TEOS도 사용될 수 있다. 도시된 바와 같이, 드레인 영역(113)을 노출시키기 위해, 에지없는 콘택(183)이 에칭된다. 에지 없는 콘택(183)은 도전 재료, 예컨대 n+-도핑된 폴리실리콘으로 채워진다. 에지 없는 콘택(183)을 통한 드레인 영역(113)과의 콘택을 형성하기 위해, 비트 라인(185)이 절연층(189) 위에 형성된다.
도 8은 다른 방법에 따른 통상의 DRAM-메모리 셀의 실시예이다. 도시된 바와 같이, 트렌치(108)의 하부 영역(111)의 폭(W2) 또는 직경은 상부 영역(109)의 폭(W1) 또는 직경 보다 크다. (W1)의 확대는 트렌치 커패시터(160)의 용량을 증가시킨다. 구조물을 얻기 위해, 도 7b에 도시된 절연 칼라 희생층(152)이 NF3/Cl2를 사용해서 예컨대 CDE로 제거된다. 실리콘을 선택적으로 에칭하기 위한 다른 화학 약품도 사용될 수 있다. 부가로 SF6, NF3/HBr을 사용한 반응성 이온 에칭 또는 KOH를 사용한 웨트 에칭이 사용될 수 있다. 트렌치(108)의 하부 영역(111)은 예컨대 CDE-에칭에 의해 확대된다. 트렌치(108)의 확대는 예컨대 T. Ozaki 등 저, 0.228 ㎛2Trench Cell Technologies with Bottle-shaped Capacitor for 1 Gigabit DRAMs,IEDM 95, 페이지 661 또는 Ohtsuki의 미국 특허 제 5,336,912호에 공지되어 있다. CDE-에칭용 에천트는, 트렌치 측벽상의 얇은 천연 산화막으로부터 제거되는 방식으로 선택된다. 이것은 산화물에 대한 에칭 선택성을 낮추기 위해 Cl2의 유동율을 감소시킴으로써 달성될 수 있거나 또는 화학 제품을 변동시킴으로써 달성된다.
습식 에칭 또는 CDE는 상기 프로세스가 절연 칼라 희생층(152)을 제거하도록조절되는 한편, 상기 프로세스는 이 프로세스가 인접한 트렌치 내부로 연장되거나 이 트렌치와 콘택팅되지 않도록 확대를 제한된다. 트렌치(108) 하부 영역(111)의 확대는 인접 트렌치 사이의 최소 간격의 약 50%에 달하며, 바람직하게는 인접 트렌치 사이의 최소 간격의 20-30% 이하이다. 인접 트렌치 사이의 간격이 통상적으로 최소 리소그래피 치수(F)에 달하기 때문에, 확대는 상기 최소 리소그래피 치수의 50% 이하로 제한되어야 한다. 이것은 예를 들어 유리병 형태의 트렌치를 만들어 주는데, 이러한 형태의 트렌치의 하부 직경은 최소 리소그래피 치수(F)의 2배 보다 작다. 바람직하게 트렌치의 확대는 최소 리소그래피 치수(F)의 약 20-40%에 달한다.
에칭 정지층으로서 작용하는 천연 산화물층(151) 및 절연 칼라 희생층(152)을 제거한 후에는 매립 플레이트(165)가 형성될 수 있다. 예를 들어 약 1,000 - 1,100℃의 온도에서 AsH3또는 PH3로 기상 도핑, As 또는 P의 이온 주입, 플라즈마 도핑 또는 플라즈마 액침-이온 주입과 같은, 매립 플레이트(165)를 형성하기 위한 상이한 기술들이 가능하다. 전도성 트렌치 충전물(161)을 형성하기 위해서는 도핑 폴리실리콘이 데포짓된다. 도핑 폴리실리콘은 공동부(172)를 형성하면서 트렌치(108)의 하부 영역(111)을 채운다. 공동부(172)가 트렌치(108)의 하부 영역내에 배치됨으로써, 공동부는 장치의 후속 처리 또는 기능에 영향을 주지 않는다. 예를 들어 트렌치(108)내에 반구 형태의 실리콘 바디(HSG)를 형성하거나 또는 유전체층(164)을 데포짓하기 전에 트렌치의 측벽을 주름지게 하는 것과 같은, 트렌치 용량을 높이기 위한 추가 기술들도 또한 가능하다.
도 9는, 트렌치 커패시터(160)가 제조 방식에 따라 트렌치(108)의 하부 영역(111)과 트렌치(108)의 상부 영역(109) 사이에 추가의 경계면(202)을 가지는 통상의 다른 DRAM-메모리 셀을 도시한다. 이 경우 추가의 경계면(202)은 2단계의 폴리실리콘-충전 프로세스에 의해서 형성되는데, 이 프로세스에서는 먼저 트렌치가 폴리실리콘으로 채워진 후에 폴리실리콘이 절연 칼라(168)를 형성하기 위해서 함몰되며, 그 다음에 마지막으로 상기 폴리실리콘이 절연 칼라(168)의 형성 후에 재차 충진된다. 상기 방식의 방법은 예를 들어 브로너 등의 미국 특허 A-5,360,758호에서 기술된다.
도 10은 다른 방법 변형예에 상응하는 통상의 다른 DRAM-메모리 셀을 도시한다. 도 6과 관련하여 도시된 바와 같이, DRAM-메모리 셀의 상기 변형예에서는 경계면(201) 및 추가의 경계면(200)이 있다. 이 추가의 경계면(200)은 전도성 트렌치 충전물(161)과 전도성 매립 브리지(162) 사이에 배치되며, 경계면(201)은 기판(101)내에 형성된 매립 콘택(250)과 전도성 매립 브리지(162) 사이에 배치된다.
2개의 경계면(200 및 201)은 상승된 전기 저항을 가지며, 그에 따라 DRAM-셀의 기록/판독-사이클의 속도를 느리게 한다. 추가의 경계면(200)은 통상적으로 폴리실리콘/폴리실리콘-경계면이며, 경계면(201)은 통상적으로 실리콘-단결정/폴리실리콘-경계면이다.
도 10에 도시된 DRAM-메모리 셀의 변형예는 전도성 트렌치 충전물(161)과 기판(101)내에 있는 매립 콘택(250) 사이에 다만 경계면(201)만을 포함한다. 상기변형예에서는 전도성 매립 브리지(162)가 제공되지 않는다.
따라서 상기 변형예는 트랜지스터(110)와 트렌치 커패시터(160) 사이에 비교적 적은 전이 저항을 가지며, 이것은 판독/기록-사이클에서 트렌치 커패시터(16)로부터의 및 트렌치 커패시터(160)로의 전하 전달시 브레이크다운에 대한 민감성을 줄이거나 또는 판독/기록-사이클의 속도를 높일 수 있다.
경계면(201)은 선행하는 습식 예비 세척에서 얻어지는 천연 산화물(예컨대 0.3-0.8nm)일 수 있거나, 또는 예를 들어 열산화물 또는 CVD-산화물, 산화 질화물 또는 질화물과 같은 통상적으로 0.3-2nm 범위의 두께를 갖는, 적합하게 성장되거나 데포짓된 층일 수 있다. H2, HF-증기에 의한 인-시튜-예비 세척 또는 UHV-템퍼링 단계도 마찬가지로 경계면(201)의 형성 전에 실행될 수 있다.
경계면(201)은 조절되지 않은 재결정화 및 매립 콘택(250)의 경계면(201)에서의 결함 형성을 피하기 위해서 특히 중요하다. 상기 변형예의 중요한 장점은 매립 콘택을 위해서 경계면(201)만이 존재한다는 점인데, 그 이유는 매립 콘택(250)의 형성 후에 트렌치 충진이 실행되기 때문이다. 따라서 판독/기록-사이클에 대한 저항은 훨씬 더 적으며, 프로세스 수율도 상응하게 개선된다.
도 11a-d는 도 10에 따른 DRAM-메모리 셀을 제조하기 위한 방법의 변형예를 도시한다.
도 7c에 따른 프로세스 단계와 연결되는 도 11a에 도시된 바와 같이, 하드 마스크층(106)이 제거된 후에는 유전체층(164)이 트렌치(108)내에 및 기판 표면상에 제공되며, 그 다음에 트렌치(108)가 희생 재료, 여기에서는 예컨대 포토 레지스트로 채워진다.
도 11b에 도시된 바와 같이, 먼저 희생 재료(210)가 CDE-에칭에 의해서 함몰된 다음에, 매립 콘택(250)을 기판(101)내의 경계면(201)에서 규정하기 위해서 절연 에지(168)의 상부 영역이 그 위에 있는 유전체층과 함께 함몰된다. 이 프로세스도 또한 희생 재료(210) 및 기판(101)에 대해 선택적인 CDE-에칭에 의해서 또는 상응하는 습식 에칭에 의해서 이루어진다.
희생 재료(210)로서 포토 레지스트를 사용하는 대신에, 고도핑 폴리실리콘층(n-도핑) 또는 CDE를 이용하여 산화물, 질화물 및 아직 도핑되지 않은 기판(101)에 대해 선택적으로 경계면(201)의 영역내에서 에칭될 수 있는 비정질 실리콘층을 사용할 수도 있다. 이 경우의 장점은 함몰의 제어 가능성이 개선된다는 점이다.
선택적으로는, 전술한 희생 재료(210)의 측벽에 대한 절연 칼라(168)가 함몰된 후에 희생 재료(210)가 제거될 수 있다.
그 다음에는 도 11c에 도시된 바와 같이, 희생 재료(210)가 예를 들어 CDE-에칭 또는 습식 에칭에 의해서 제거된다.
이어서, 도 11d와 관련하여 예비 세척이 H2-템퍼링 단계 또는 HF-증기 단계 또는 UHV-템퍼링 단계에 의해서 이루어진다. 종래의 습식 화학적 예비 세척(예컨대 BHF)또 또한 가능하다.
선택적으로는 터널층(205)이 경계면(201)상에 형성된다. 예를 들어 터널층(205)으로서는 특히 전술한 단계, 즉 인-시튜 단계에서 예비 세척된 또는 예비 세척되지 않은 얇은 산화물 또는 질화물 혹은 산화 질화물이 다루어진다. 다시 말해서 이 경우에는 웨이퍼가 클린 룸 분위기에 노출된다.
그 다음에, 트렌치(108)를 채우기 위한 및 상기 트렌치를 트렌치(108) 상부 영역(109)에 있는 경계면(201)과 결합시키기 위한 전도성 트렌치 충전물(161)의 데포지션이 이루어진다. 언급한 바와 같이, 전도성 트렌치 충전물(161)은 통상적으로 농도가 1019cm-3- 1021cm-3인 As, P로 도핑된다. 마지막으로, 전도성 트렌치 충전물(161)이 평탄화되어, 도 11d에 도시된 프로세스 단계에 이르도록 하기 위해서 예를 들어 약 50nm의 두께로 기판 표면 아래로 함몰된다. 다른 프로세스 단계들은 도 7g에 따른 변형예와 관련하여 기술된 바와 같다.
도 12는 다른 방법 변형예에 상응하는 통상의 DRAM-메모리 셀의 다른 실시예를 도시한다. 도 8과 유사하게, 상기 후자의 변형예는 도 12에 도시된 유리병 형태의 트렌치(108)를 위해서도 사용될 수 있다.
상기 2가지 후자의 변형예의 특이한 장점은, 트렌치 커패시터(160)에 다만 폴리실리콘/단결정-실리콘으로 이루어진 경계면만을 포함하는 매립 콘택(250)이 제공된다는 점인데, 그와 달리 통상적으로는 적어도 경계면(201) 및 추가의 경계면(200)이 제공되었다.
상기 2가지 변형예의 특이한 단계들은, 유전체층(164)을 데포짓하기 전에 절연 칼라(168)를 형성하는 단계 및 희생 재료-함몰 프로세스로 매립 콘택(250)을 규정하는 단계이다. 칼라(산화물), 유전체(질화물) 및 기판(실리콘)에 대해서 선택적으로 제거될 수 있는 희생 재료(210)는 예를 들어 포토 레지스트레지스트 CDE에의해서 산화물, 질화물 및 도핑되지 않은 혹은 p-도핑된 실리콘에 대해 선택적으로 에칭될 수 있는 As-도핑된 또는 P-도핑된 폴리실리콘으로 이루어질 수 있다.
공지된 모든 변형예의 문제점은, 매립 콘택(250)과 전도성 매립 브리지(162) 또는 전도성 트렌치 충전물(161) 사이의 경계면(201)에 트렌치 커패시터(160)의 단자가 형성되는 점이다. 이 단자 영역에서의 뜻밖의 에러 또는 장애는 상승된 전이 저항 또는 훨씬 극적으로 기판내에서의 변위를 야기할 수 있으며, 2개의 커패시터 전극 사이에서 누설 전류를 야기하여 기록/판독 사이클에서 에러가 야기될 수 있다.
에러 및 그와 연관된 고장을 피하기 위해서 경계면(201)에 터널층(205)이 형성되며, 이 층은 예를 들어 열산화물, 질화물 또는 산화 질화물로 이루어질 수 있다.
얇은 터널층(205)이 사용되면, 이 층은 통상적으로 1,100℃의 후속하는 템퍼링 프로세스에서 (예를 들어 트렌치 절연부를 에칭한 후에 산화함) 쉽게 파괴되며, 이러한 특성은 조절되지 않는 실리콘 재결정화 및 경계면(201)에서의 상응하는 변위를 야기한다. 짧은 채널 효과 또는 선택 트랜지스터의 관통 현상이 이루어지고 (외부 확산은 지나치게 강하다), 유지 시간(머무른 시간, retention time)이 원하지 않게 짧아진다.
후속하는 템퍼링 프로세스에서 파괴되지 않는 두꺼운 터널층(205)이 사용되면, 이 층이 외부로의 확산을 저지하고 상승된 전이 저항으로 인해 콘택팅을 악화시키며, 그와 연관하여 기록/판족 사이클에서 에러를 야기한다.
따라서 경계면(201)을 통과하는 외부 확산에 의한 종래의 해결은 충분치 않게 된다. 그 이유는, 트랜지스터(11)의 콘택팅의 조절이 어렵기 때문이다.
본 발명의 목적은, 콘택팅이 더 우수하게 조절될 수 있는, 절연 칼라를 갖는 개선된 트렌치 커패시터를 제공하는 것이다. 본 발명의 다른 목적은, 상응하는 제조 방법을 제공하는 데 있다.
도 1은 본 발명에 따른 방법의 제 1 실시예에 따른 DRAM-메모리 셀의 실시예.
도 2a, b는 도 1에 따른 DRAM-메모리 셀을 제조하기 위한 본 발명에 따른 방법의 제 1 실시예.
도 3은 본 발명에 따른 방법의 제 2 실시예에 따른 DRAM-메모리 셀의 다른 실시예.
도 4a, b는 도 3에 따른 DRAM-메모리 셀의 제조를 위한 본 발명에 따른 방법의 제 2 실시예.
도 5는 본 발명에 따른 방법의 제 3 실시예에 따른 DRAM-메모리 셀의 또다른 실시예.
도 6은 통상의 DRAM-메모리 셀의 실시예.
도 7a-g는 도 6에 따른 DRAM-메모리 셀의 제조 방법의 실시예.
도 8은 통상의 DRAM-메모리 셀의 다른 실시예.
도 9는 통상의 DRAM-메모리 셀의 또다른 실시예.
도 10은 통상의 DRAM-메모리 셀의 또다른 실시예.
도 11a-d는 도 10에 따른 DRAM-메모리 셀의 제조 방법의 실시예.
도 12는 통상의 DRAM-메모리 셀의 또다른 실시예.
도 13은 매립 콘택을 형성하기 위한 인-시튜 프로세스 시퀀스.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 메모리 셀 101 : 기판
102 : 영역 103 : 게이트-희생층
104 : 하부-산화물층 105 : 하부 스톱층
106 : 하드 마스크층 107 : 하부 스택
108 : 트렌치 109 : 트렌치의 상부 영역
110 : 트랜지스터 111 : 트렌치의 하부 영역
112 : 게이트 113 : 드레인-영역
114 : 소스-영역 117 : 트랜지스터의 채널
120 : 워드 라인 151 : 천연 산화물층
152 : 절연 칼라 희생층 160 : 트렌치 커패시터
161 : 전도성 트렌치 충전물 162 : 전도성 매립 브리지
164 : 유전체층 165 : 매립 플레이트
168 : 절연 칼라 170 : 매립 웰
180 : 트렌치 절연물 (STI) 183 : 에지 없는 콘택
185 : 비트 라인 189 : 절연층
200 : 추가의 경계면 201 : 경계면
202 : 다른 경계면 205 : 터널층
210 : 희생 재료 250 : 매립 콘택
상기 목적은 본 발명에 따라 청구항 1에 기술된, 절연 칼라(168)를 갖는 트렌치 커패시터(160)에 의해 달성된다.
상기 목적은 또한 청구항 6에 기술된 방법에 의해 달성된다.
바람직한 실시예는 개별 종속항의 대상이다.
본 발명에 따른 트렌치 커패시터(160) 또는 본 발명에 따른 제조 방법은 공지된 해결책에 비해서, 경계면(201)에서의 저항이 강하게 저하된다는 장점을 갖는다. 특히 고장도 상이한 유지 시간으로 인해 감소되며, 그와 동시에 수율도 상승된다. 메모리 셀(100)을 축소시킬 수 있는 가능성도 높아지는데, 그 이유는 트랜지스터(110)와의 전기 콘택이 As 및 P가 전도성 트렌치 충전물(161)로부터 외부로 확산됨으로써 이루어지는 것이 아니라, 오히려 직접적인 도핑(이온 주입, PLAD 또는 PIII, 기상 도핑)에 의해서 이루어지고, 그에 따라 전도성 매립 브리지(162)와 기판(101) 사이의 매립 콘택(250)에서의 접합부의 깊이가 100nm 이상에서 50nm 이하로 감소될 수 있기 때문이다. 따라서, 짧은 채널 효과 및 트랜지스터(110)의 관통 현상이 피해질 수 있다.
본 발명의 기초를 이루는 생각은, 경계면(201)을 통과하는 주입 (또는 플라즈마 도핑 혹은 기상 도핑), 및 후속 프로세스 단계 동안 파괴되지 않고 그에 따라 변위가 형성되지 않는 터널층(205)을 선택적으로 형성하려는 것이다.
(배리어 높이가 2 eV인) 질화물 배리어는 동일 두께에서의 더 높은 터널 전류로 인해 (배리어 높이가 3.5 eV인) 산화물 배리어보다 선호될 수 있다. 더 얇은 산화 질화물-층의 형성도 또한 가능하다.
질화물 또는 산화 질화물은 열적으로 형성될 수 있거나, (LP)CVD-데포지션 또는 열적 성장 및 CVD-데포지션 혹은 CVD-데포지션과 열적 압축의 조합에 의해서 형성될 수 있다.
본 발명의 실시예는 도면을 참조하여 하기에서 자세히 설명된다.
도면에서 동일한 도면 부호는 동일한 또는 기능적으로 동일한 소자를 나타낸다.
도 1은, 본 발명에 따른 방법의 제 1실시예에 상응하는 본 발명에 따른 DRAM-메모리 셀의 실시예를 도시한다.
도 1과 관련된 DRAM-메모리 셀의 본 실시예에서, 매립 콘택(250)은 특히 (예컨대 As 또는 P를) 경사 주입함으로써 제조되며, 매립된 전도성 브리지(162)와 기판(101) 사이의 경계면(201)에 제공된다. 매립 콘택(250)은 (예를 들어 질화물, 산화 질화물 또는 산화물로 이루어진) 터널층(205)의 성장 전에 실행된다. 대안적으로는, 예를 들어 플라즈마 도핑(PLAD) 또는 플라즈마 액침-이온 주입(PIII) 또는기상 도핑과 같은 등방성 도핑 프로세스가 경사 주입 대신 사용될 수 있다. PLAD-방법 또는 PIII-방법이 바람직한데, 그 이유는 이 방법들이 매우 평탄한 접합부의 형성을 가능하게 하기 때문이다.
터널층(205)의 형성 후에 주입하는 것도 또한 가능하다. 이 경우에는 터널층(205)이 주입을 위한 표유층으로서 사용된다.
일반적으로 상기 실시예에 의해서는 전도성으로 매립된 브리지(162)로부터 기판(101)으로의 전이를 위해 콘택 영역의 접합부 깊이가 감소될 수 있으며, 이것은 짧은 채널 효과 및 관련 트랜지스터(110)의 관통 현상을 감소시키기 위해서 매우 중요하다.
도 2a,b는 도 1에 따른 DRAM-메모리 셀을 제조하기 위한 본 발명에 따른 방법의 실시예를 도시한다.
매립된 전도성 브리지(162)를 제공하기 전의 도 7e의 프로세스 단계에 상응하는 도 2a에서 보여지는 바와 같이, - 주입 동안의 기판 실리콘의 손상을 피하기 위해서 예를 들어 5nm 두께의 표유 산화물을 선택적으로 데포짓한 후에는 - 매립 콘택(250 또는 250')을 형성하기 위해서 예를 들어 As, P 또는 Sb, 특히 As에 의한 경사 주입이 실행된다. 2개의 측면이 주입되는 이유는, 인접한 2개의 트렌치 커패시터(160) 중에서 일반적으로 좌측 커패시터는 좌측 트렌치 측면에 연결되고 우측 커패시터는 우측 트렌치 측면에 연결되기 때문이며, 이 경우에는 하나의 트렌치 절연부(180)가 상기 2개의 커패시터로 나누어진다.
표유 산화물이 제공된 경우에는, 그 다음에 예를 들어 습식 에칭에 의해서BHF가 제거된다.
그 다음에 예비 세척이 (예를 들어 습식 화학적으로 (DHF, BHF) 또는 인-시튜 방식으로 (H2-프리 베이킹, HF-증기, HF/NH3-증기, UHV-어닐링)) 이루어진 후에는, 예를 들어 실리콘 질화물(780°, 30분, NH3, 1 토르) 또는 실리콘 산화 질화물 또는 실리콘 산화물을 0.5-2nm, 바람직하게는 0.8-1,5nm의 두께로 열성장시킴으로써 터널층(205)이 경계면(201)에서 실행된다. 이 경우에는 특히 질화물이 3.5 eV의 배리어 높이를 갖는 산화물에 비해서 2 eV의 적은 배리어 높이를 가지기 때문에 전자 터널링 흐름을 위해서 바람직하다.
(LP)CVD-데포지션도 가능하지만, 열적 형성 또는 CVD-데포지션 및 열적 압축의 조랍이 바람직하다.
그 다음에는 도 2b에서 보여지는 바와 같이 트렌치(108)가 전도성 트렌치 충전물(161)로 채워지고, 트렌치 충전물이 평탄화되어 함몰되며, 마지막으로 매립된 전도성 브리지(162)가 폴리 실리콘의 형태로 인-시튜 방식으로 As-도핑 또는 P-도핑에 의해 1x1019cm-3보다 크게 형성된다. 마찬가지로 매립된 전도성 브리지(162)를 추후에 도핑하는 것도 가능하다.
그 후에 도 7g와 관련하여 기술된 바와 같은 방법이 하기에서 계속된다.
또한 등방성 주입도 가능한데, 이 경우에는 전도성 트렌치 충전물(161)의 상부 단부도 주입된다.
마지막으로, 주입 대신에 기상 도핑도 또한 (예를 들어 AsH3로 900-1,100℃,1분, 760 토르에서 또는 AsH3또는 PH3로 수직 오븐에서 800-1,050℃에서) 바람직하게는 매립 콘택을 형성하기 위해 확산 배리어로서 작용하는 표유 산화물 없이 실행될 수 있다.
주입, PLAD 또는 PIII 방법이 특히 평탄한 매립 콘택(250)의 형성을 가능하게 하는 한편, 기상 도핑 방법은 인-시튜 방식으로 그리고 표유 산화물 없이 터널층(205)의 형성 전에 실행되며, 그에 따라 고생산성의 장점을 제공한다.
매립 콘택(250)을 인-시튜 방식으로 형성하기 위한 프로세스는 도 13에 도시되어 있다. 도면에서 X로 표시된 축상에는 시간이 그리고 Y로 표시된 축상에는 온도가 도시된다. 단계(S1)에서는 예비 처리된 기판(101)이 오븐내로 도입된다. 제 2 단계(S2)에서는 수소 분위기에서 선택적인 가열 단계가 이루어진다(프리 베이킹). 상기 단계는 수직 오븐내에서 다수의 웨이퍼를 위해 약 950℃ 및 1 토르에서 약 30분 동안 실행될 수 있거나, 또는 개별 웨이퍼-클러스터 공구내에서 약 950℃ 및 1 토르에서 AsH3(아르신) 분위기에서 30분 동안 실행될 수 있다. 단계(S4)에서는 매립 콘택(250)의 경계면(201)에 산화물, 질화물 또는 산화 질화물로 이루어진 터널층(205)이 형성된다. 예를 들면, 열질화물-터널층이 수직 오븐내에서 다수의 웨이퍼를 위해 780℃ 및 1 토르에서, NH3(암모니아) 분위기에서 형성될 수 있다. 대안적으로는, 열질화물-터널층이 개별 웨이퍼-클러스터 공구내에서 800℃ 및 100 토르에서, NH3(암모니아) 분위기에서 형성될 수 있다. 단계(S5)에서는 예를 들어 n-도핑 폴리실리콘으로 이루어진 전도성 매립 브리지(162)가 형성된다. 매립 브리지의 형성은 예를 들어 550℃ 및 0.6 토르에서, SiH4(실란) 분위기에서 CVD-데포지션의 출발 가스(선구 물질)로서 실행된다. 형성된 폴리실리콘이 시간에 따라 순차적으로 AsH3(아르신)로 도핑됨으로써, 도핑 폴리실리콘이 형성된다. 대안적으로 도핑 폴리실리콘은 CVD-데포지션에 의해서 실란 및 아르신의 2가지 출발 가스(선구 물질)를 사용하여 제조된다. 이 방법에서 폴리실리콘은 1019㎝-3내지 1020㎝-3의 도펀트 농도를 갖는다. 단계(S6)에서는 기판이 오븐으로부터 빼내진다. 매립 콘택(250)을 형성할 때 인-시튜 프로세스의 장점으로서는, 클린 룸 분위기에 의해 기판(101)의 오염이 피해지고 개별 프로세스 시퀀스가 정확하게 시간과 결합된다는 점(그럼으로써 재생 가능성이 증가된다) 및 충전 과정 및 방전 과정의 생략에 의해서 도달되는 스루풋의 증가를 들 수 있다.
상기 실시예는 또한 경계면(201)에서의 저항이 강하게 저하되는 장점을 제공한다. 특히 메모리 셀의 상이한 메모리 시간으로 인한 파손이 감소되는 동시에 프로세스 수율은 상승된다. 메모리 셀(100)이 축소될 가능성도 높아지는데, 그 이유는 트랜지스터(110)를 갖는 전기 콘택이 As 및 P가 전도성 트렌치 충전물(161)로부터 외부로 확산됨으로써 실행되는 것이 아니라, 이온 주입, PLAD, PIII 또는 기상 도핑에 의해서 실행되며 그에 따라 100nm 이상의 접합부 깊이가 전도성 매립 브리지(162)와 기판(101) 사이의 매립 콘택(250)에서 50nm 이하로 감소될 수 있기 때문이다. 따라서 트랜지스터(110) 및 기생 버티컬 트랜지스터의 짧은 채널 효과 및 관통 현상이 피해질 수 있다.
전도성 매립 브리지(162)의 외부 확산을 피하기 위해 경계면(201)에 충분한 두께의 터널층(205)을 형성하는 것 및 평탄 주입과 관련하여 전도성 매립 브리지(162)에 전이부를 형성하는 것의 조합에 의해서, 트랜지스터(110)와 트렌치 커패시터(160) 사이에 매우 우수한 매립 콘택(250)이 형성된다.
도 3은 본 발명에 따른 방법의 제 2실시예에 상응하는, 본 발명에 따른 DRAM-메모리 셀의 추가 실시예를 도시한다.
도 3에 도시된 바와 같이 제 2실시예는 도 10에 도시된 공지된 변형예를 구성하며, 이 변형예에서는 제 1실시예에서와 마찬가지로 매립 콘택(250)이 확산 대신에 주입, 플라즈마 도핑 및/또는 기상 도핑에 의해서 제조된다.
도 4a,b는 도 3에 따른 DRAM-메모리 셀을 제조하기 위한 본 발명에 따른 방법의 제 2실시예를 도시한다.
도 11c에 도시된 프로세스 단계에 상응하는 도 4a와 관련하여, 경사 주입은 제 1실시예와 관련하여 기술된 바와 같이 실행된다. 그 다음에 도 4b에 도시된 바와 같이 전도성 트렌치 충전물(161)의 형성되고, 전도성 트렌치 충전물(161)이 기판 표면 아래에서 약 50nm로 함몰된다.
추가의 방법 단계들은 도 7g와 관련하여 기술된 바와 같이 진행된다.
이와 관련하여 또한 언급될 수 있는 사실은, 제조 방법에 따라 트렌치(108)의 하부(111)와 트렌치(108)의 상부(109) 사이에, 즉 절연 칼라(168)의 하부면(도 9와 비교)에 추가의 경계면(202)을 포함하는 트렌치 커패시터에도 상기 제 1 실시예 및 제 2 실시예가 적용될 수 있다는 점이다.
본 발명에 따른 DRAM-메모리 셀의 추가 실시예를 본 발명에 따른 방법의 제 3실시예에 상응하게 나타내는 방식의 구조는 도 5에 도시된다.
본 발명은 주로 바람직한 실시예를 참조하여 기술되었지만, 본 발명은 그 실시예에만 제한되지 않고 다양한 방식으로 변형될 수 있다.
특히 사용된 재료들은 다만 예로 든 것들이며, 적합한 특성을 갖는 다른 재료들도 사용될 수 있다. 언급한 세척 프로세스 및 도핑 프로세스, 열적 성장 프로세스 및/또는 디포지션 프로세스에도 동일하게 적용된다.
터널층(205)을 위해서는 특히 산화물층, 질화물층 또는 산화 질화물층이 언급되지만, 원칙적으로는 통상적으로 1,100℃의 가열 프로세스 단계 동안에도 파괴되지 않고 가급적 높은 터널 전류를 가능하게 하는 모든 층이 적합하다.
또한 도시된 실시예는 서로 조합 가능하며, 이것은 프로세스 단계의 시퀀스와 관련이 있다.
본 발명에 의해 콘택팅이 더 우수하게 조절될 수 있는, 절연 칼라를 갖는 트렌치 커패시터가 제공된다.

Claims (16)

  1. - 기판(101)내에 형성되고 상부 영역(109) 및 하부 영역(111)을 갖는 트렌치(108);
    - 트렌치(108)의 상부 영역(109)에 형성된 절연 칼라(168);
    - 기판(101)내에 형성되고 트렌치(108)의 하부 영역에 의해서 적어도 부분적으로 관통되는 매립 웰(170);
    - 트렌치(108)의 하부 영역(111) 둘레에 형성된, 외부 커패시터 전극으로서의 매립 플레이트(165);
    - 트렌치(108)의 하부 영역(111) 및 절연 칼라(168)를 커버하기 위한, 커패시터 유전체로서의 유전체층(164); 및
    - 트렌치(108) 내부에 채워지는 전도성 트렌치 충전물(161)을 포함하는, 트렌치 커패시터에 있어서,
    상기 기판(101)이 주입, 플라즈마 도핑 및/또는 기상 도핑에 의해 제공된 매립 콘택(250)을 포함하는 것을 특징으로 하는 트렌치 커패시터.
  2. 제 1항에 있어서,
    트렌치(108) 내부의 전도성 트렌치 충전물(161) 상부에는 전도성 매립 브리지(162)가 있는 것을 특징으로 하는 트렌치 커패시터.
  3. 제 1항 또는 제 2항에 있어서,
    상기 트렌치(108)는 유리병 형태를 가지며, 트렌치(108)의 유리병 형태로 확대된 영역 중에서 전도성 트렌치 충전물(161)내에는 공동부(172)가 형성되는 것을 특징으로 하는 트렌치 커패시터.
  4. 제 1항 또는 제 2항에 있어서,
    상기 전도성 매립 브리지(162)가 전도성 트렌치 충전물(161)과 매립 콘택(250) 사이에 접합부를 형성하는 것을 특징으로 하는 트렌치 커패시터.
  5. 제 1항 또는 제 2항에 있어서,
    매립 콘택(250)의 경계면(201)에 터널층(205)이 배치되는 것을 특징으로 하는 트렌치 커패시터.
  6. 제 1항 또는 제 2항에 있어서,
    상기 터널층(205)이 산화물, 질화물 또는 산화 질화물로 이루어지는 것을 특징으로 하는 트렌치 커패시터.
  7. 제 1항 또는 제 2항에 있어서,
    매립 콘택(250)을 통해서 트랜지스터(110)와 결합되는 것을 특징으로 하는 트렌치 커패시터.
  8. - 기판(101)내에 매립 웰(170)을 제공하는 단계;
    - 기판(101)내에 상부 영역(109) 및 하부 영역(111)으로 이루어진 트렌치(108)를 형성하는 단계;
    - 트렌치(108)의 상부 영역(109)에 절연 칼라(168)를 형성하는 단계;
    - 기판(101) 내부의 트렌치(108) 하부 영역(111) 둘레에, 외부 커패시터 전극으로서의 매립 플레이트(165)를 형성하는 단계;
    - 트렌치(108)의 하부 영역(111) 및 절연 칼라(168)의 내부면을 커버하기 위한 커패시터 유전체로서 유전체층(164)을 형성하는 단계; 및
    - 내부 커패시터 전극으로서의 전도성 트렌치 충전물(161)로 트렌치(108)를 채우는 단계로 이루어지는, 트렌치 커패시터를 제조하기 위한 방법에 있어서,
    주입, 플라즈마 도핑 및/또는 기상 도핑을 이용하여 도펀트를 제공함으로써 매립 콘택(250)을 형성하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서,
    매립 콘택(250)을 형성하기 위한 도펀트를 경사 주입 또는 등방성 주입 방법을 이용하여, 노출된 또는 표유 산화물이 제공된 경계면(201)을 통해 제공하는 것을 특징으로 하는 방법.
  10. 매립 콘택(250)을 형성하기 위한 도펀트를 기상 도핑 방법을 이용하여 경계면(201)을 통해 제공하는 것을 특징으로 하는 방법.
  11. 제 10항에 있어서,
    기상 도핑을 800°내지 1,200°의 온도에서 및 500 Pa 내지 50 kPa의 압력에서 실행하는 것을 특징으로 하는 방법.
  12. 제 9항 내지 제 11항 중 어느 한 항에 있어서,
    매립 콘택(250)의 경계면(201)에 터널층(205)을 제공하는 것을 특징으로 하는 방법.
  13. 제 12항에 있어서,
    상기 터널층(205)을 산화물, 질화물 및/또는 산화 질화물로 형성하는 것을 특징으로 하는 방법.
  14. 제 8항, 9항, 10항, 11항 또는 제 13항 중 어느 한 항에 있어서,
    전도성 트렌치 충전물(161)상에 전도성 매립 브리지(162)를 형성하는 것을 특징으로 하는 방법.
  15. 제 8항, 9항, 10항, 11항 또는 제 13항 중 어느 한 항에 있어서,
    병유리 형태를 형성하기 위해서 트렌치(108)의 상부면(109)에 비해트렌치(108)의 하부면을 확대하는 것을 특징으로 하는 방법.
  16. 제 14항에 있어서,
    프로세스 챔버로부터 기판(101)을 중간 시간에 제거하지 않고, 매립 콘택(250), 터널층(205) 및 전도성 매립 브리지(162)를 하나의 프로세스 시퀀스에서 실행하는 것을 특징으로 하는 방법.
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