KR100598301B1 - 절연 칼라를 가진 트렌치 커패시터 - Google Patents

Abstract

본 발명은 트렌치 커패시터 제조 방법에 관한 것이고, 칼라 및 트렌치 하부 측벽을 라이닝하는 노드 유전체를 제공하여 개선된 트렌치 커패시터를 제조한다. 더욱이, 트렌치 커패시터는 실질적으로 상부의 직경과 같거나 큰 하부를 포함한다.

Description

절연 칼라를 가진 트렌치 커패시터 {A TRENCH CAPACITOR WITH ISOLATION COLLAR}

도 1은 통상적인 DRAM 셀을 도시한다.

도 2a 내지 도 2c는 통상적인 DRAM 셀을 제조하기 위한 방법을 도시한다.

도 3은 본 발명의 일 실시예에 따른 DRAM 셀을 도시한다.

도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 도 3의 DRAM 셀을 제조하는 방법을 도시한다.

도 5는 본 발명의 선택적인 실시예를 도시한다.

도 6a 내지 도 6c는 본 발명의 실시예에 따른 방법을 도시한다.

도 7a 내지 도 7c는 본 발명의 실시예에 따른 또다른 방법을 도시한다.

도 8은 본 발명에 따른 다른 실시예를 도시한다.

*도면의 주요부분에 대한 부호의 설명*

300:DRAM 셀 301:기판

310:트랜지스터 325:확산 영역

351:p-형 웰 360:트렌치 커패시터

364:노드 유전체층 365:매립형 플레이트

370:매립형 웰 380:STI

본 발명은 소자 및 소자 제조에 관한 것으로, 특히, 트렌치 커패시터에 관한 것이다.

집적 회로(IC) 또는 칩은 전하 저장을 목적으로 커패시터를 사용한다. 전하를 저장하기 위해 커패시터를 사용하는 IC의 예는 DRAM 칩과 같은 메모리 IC이다. 커패시터내의 전하 레벨("0" 또는 "1")은 데이터의 비트를 나타낸다.

DRAM 칩은 열과 행으로 상호결합된 메모리 셀 어레이를 포함한다. 전형적으로, 열과 행은 각각 워드라인과 비트라인이라 불린다. 메모리 셀로부터 데이터를 판독하거나 기록하는 것은 적절한 워드라인과 비트라인을 활성화시킴으로써 수행된다.

전형적으로, DRAM 메모리 셀은 커패시터에 접속된 트랜지스터를 포함한다. 트랜지스터는 채널에 의해 분리된 두 개의 확산 영역을 포함하고, 확산 영역 위에 게이트가 위치한다. 확산 영역 사이의 전류의 흐름의 방향에 따라, 하나는 드레인으로 불리고 다른 하나는 소스로 불린다. "드레인"과 "소스"라는 용어는 여기서는 교환적으로 사용되어 확산 영역들을 지칭한다. 게이트가 워드라인에 결합되고 확산 영역들중 하나가 비트라인에 결합된다. 다른 확산 영역은 커패시터에 결합된다. 트랜지스터를 스위칭-온하기 위해 게이트에 적절한 전압을 인가하여 확산 영역들 사이의 채널을 통해 전류가 흐르도록 함으로써 커패시터와 비트라인 사이에 접속을 형성할 수 있다. 트랜지스터를 스위칭-오프하는 것은 전류가 이러한 채널을 통해 흐르는 것을 방지함으로써 이러한 접속을 단절시킨다.

커패시터내에 저장된 전하는 커패시터로부터 전류가 누설되기 때문에 시간이 지나면서 소산된다. 전하가 미정된 레벨(임계치 이하)로 소산되기 전에, 노드가 리프레쉬되어야 한다.

소자 크기를 감소시킬 것에 대한 계속적인 요구로 인해 DRAM 설계시 밀도를 증가시키고 형상 크기와 셀 면적을 작게하도록 고려되었다. 더 적은 표면적을 가지는 셀을 제조하기 위해, 커패시터와 같은 더 적은 소자가 사용된다. 하지만, 더 적은 커패시터의 사용은 저장 커패시티를 감소시키고, 메모리 소자의 성능과 동작에 역효과를 줄 수 있다. 예를 들면, 감지 증폭기는 셀내의 정보를 신뢰성 있게 감지하기 위해 적절한 신호 레벨을 필요로 한다. 저장 커패시턴스와 비트라인 커패시턴스의 비율은 신호 레벨을 결정하는데 중요하다. 만일 커패시터가 너무 작으면, 이러한 비율은 너무 작아서 적절한 신호를 제공할 수 없다. 또한, 저장 커패시티가 작을수록 더 큰 리프레쉬 주파수를 필요로 한다.

DRAM에서 흔히 사용되는 커패시터의 한 형태가 트렌치 커패시터이다. 트렌치 커패시터는 실리콘 기판내에 형성된 3-차원 구조물이다. 트렌치 커패시터의 볼륨 또는 커패시턴스를 증가시키는 것은 기판 내부로 깊게 에칭함으로써 얻어질 수 있다. 이와 같이, 트렌치 커패시터의 커패시턴스를 증가시키는 것은 셀의 표면적을 증가시키지 않는다.

통상적인 트렌치 커패시터는 기판 내부로 에칭된 트렌치를 포함한다. 트렌치는 전형적으로 커패시터의 전극(저장 노드라 불림)으로서 사용되는 n+ 도핑된 폴리로 충전된다. 선택적으로, "매립형 플레이트"라 불리는 커패시터의 제 2 전극은 n+ 도펀트를 도펀트 소스로부터 트렌치 하부를 감싸는 기판 영역 내부로 외부확산시킴으로써 형성된다. 비소가 도핑된 규화물 유리(ASG)와 같은 n+ 도핑된 규화물 유리가 도펀트 소스로서 사용된다. 질화물을 포함하는 노드 유전체가 커패시터의 두 개의 전극을 분리시키기 위해 제공된다.

트렌치 상부에, 유전체 칼라가 제공되어 노드 정션으로부터 매립형 플레이트로의 누설을 방지한다. 칼라가 형성될 트렌치 상부의 노드 유전체는 트렌치 형성 이전에 제거된다. 질화물의 제거는 칼라를 따라 발생하는 수직 누설을 방지한다.

하지만, 질화물층의 상부를 제거하는 것은 칼라의 하부와 노드 유전체의 상부 에지부 사이의 전이 영역에 핀홀들을 형성한다. 핀홀들은 노드 유전체의 무결성(integrity)을 저하시키고 트렌치로부터 전하가 누설되는 실질적인 원인이 된다. 이는 트렌치 커패시터의 유지 시간을 감소시키며 성능에 역효과를 준다.

핀홀 형성을 방지하기 위해, 두 단계의 트렌치 에칭 처리가 고안되었다. 먼저, 트렌치가 반응성 이온 에칭(RIE)에 의해 칼라의 깊이까지 트렌치가 부분적으로 에칭된다. RIE는 하드 에칭 마스크에 대해 선택적이다. RIE에 사용되는 전형적인 화학제는 예를 들면, NF₃/HBr/He/O₂이다. 트렌치 측벽 위에 칼라를 형성하기 위해 산화물층이 증착되고 에칭된다. 예를 들면, CHF₃/Ar, C₄F₈/Ar 또는 CF₄를 사용하는 RIE의 에칭은 실리콘에 대해 선택적이다. 트렌치의 나머지 부분은 칼라 형성 이후에 에칭된다. 다음으로, 노드 유전체가 칼라 위와 트렌치 측벽 하부에 형성된다. 이러한 처리는 노드 유전체의 상부를 제거할 필요가 없고, 따라서 핀홀이 형성되는 것을 방지한다.

비록 이러한 두 단계의 트렌치 형성이 핀홀 형성을 효과적으로 방지하지만, 실리콘을 제거하기 위한 제 2 RIE 단계가 칼라의 과도한 침식을 야기하게 된다. 칼라의 저하는 누설을 발생시킨다. 게다가, 칼라는 제 2 RIE 트렌치 에칭을 위한 하드 에칭 마스크로서 사용되고, 칼라의 내부 영역의 직경과 일치하는 직경을 가진 트렌치 하부를 형성한다. 따라서, 트렌치의 하부는 칼라의 외부 직경과 비등한 크기의 직경을 갖는 상부보다 작다. 이는 커패시터의 커패시턴스를 감소시키기 때문에 바람직하지 않다.

이상의 설명으로부터, 감소된 전하 누설 및 증가된 커패시턴스를 가진 트렌치를 필요로 한다.

본 발명은 상기한 문제점을 해결한 감소된 전하 누설 및 증가된 커패시턴스를 가진 트렌치를 제공하는 것을 목적으로 한다.

본 발명은 메모리 셀내에서 사용되는 것과 같은 개선된 트렌치 커패시터에 관한 것이다. 일 실시예에서, 트렌치 커패시터는 예를 들면, DRAM 또는 임베디드(embedded) DRAM 칩과 같은 DRAM 셀내에서 사용된다. 트렌치 커패시터는 기판내에 트렌치를 형성함으로써 형성된다. 트렌치는 반도체 재료로 충전된다. 일 실시예에서, 반도체 재료는 다결정 실리콘(이하 폴리) 또는 비결정 실리콘과 같은 실리콘을 포함한다. 트렌치 상부의 반도체 재료는 제거되고 유전체 칼라가 그곳에 형성된다. 다음으로, 실리콘 재료가 트렌치 하부로부터 제거된다. 다음으로, 트렌치 하부에서 칼라와 트렌치 측벽을 라이닝(lining)하는 노드 유전체가 형성된다. 트렌치는 트렌치 커패시터의 전극으로서 사용되는 도핑된 재료로 충전된다.

본 발명은 이하에서 첨부된 도면을 참조로한 상세한 설명을 통해 이해될 것이다.

본 발명은 메모리 셀내에 설비되는 것과 같은 트렌치 커패시터에 관한 것이다. 예시를 위해, 본 발명은 트렌치 커패시터 DRAM 셀에 관해 설명된다. 하지만, 본 발명은 상당히 광범위하고 일반적인 트렌치 커패시터에까지 확대될 수 있다. 이러한 셀은 예를 들면, RAM, DRAM, 동기 DRAM(SDRAM), 정적 RAM(SRAM) 및 ROM과 같은 집적회로(IC)에 사용된다. 다른 IC는 프로그램 가능 논리 어레이(PLA), 응용주문형 IC(ASIC), 머지드(merged) 논리/메모리 IC(임베디드 DRAM)와 같은 논리 소자 또는 회로 소자를 포함한다.

전형적으로, 다수의 IC가 실리콘 웨이퍼와 같은 반도체 기판상에서 동시에 제조된다. 가공 이후에, 웨이퍼는 다수의 개별 칩으로 분할되기 위해 다이싱된다. 다음으로, 칩은 패키지화되어 예를 들면, 컴퓨터 시스템, 휴대전화, 개인 휴대 단말기(PDA)와 같은 소비자 제품 및 다른 제품에서 사용하기 위해 최종 제품화된다. 이해를 돕기 위해, 본 발명은 단일 셀을 제조하는 것에 관해 설명된다. 본 발명에 대해 설명하기 전에 통상적인 트렌치 커패시터 DRAM 셀에 대해 설명한다.

도 1을 참조하면, 통상적인 트렌치 커패시터 DRAM 셀(100)이 도시되어 있다. 이러한 통상적인 트렌치 커패시터 DRAM 셀은 예를 들면, IEDM 93-627에 게재된 네스빗 등의 자가-정렬 매립형 스트랩(BEST)을 가진 0.6㎛ ² 256Mb 트렌치 DRAM 셀에 개시되어 있고, 이는 본 명세서에서 참조를 위해 인용된다. 전형적으로, 셀의 어레이는 워드라인과 비트라인에 의해 상호 접속되어 DRAM 칩을 형성한다.

DRAM 셀은 기판(101)내에 제조된 트렌치 커패시터(160)를 포함한다. 기판은 붕소(B)와 같은 p-형 도펀트(p^-)로 저농도 도핑된다. 트렌치는 전형적으로 비소(As) 또는 인(P)과 같은 n-도펀트(n⁺)로 고농도 도핑된 폴리실리콘(이하 폴리)(161)으로 충전된다. 선택적으로, 예를 들면, As로 도핑된 매립형 플레이트(165)가 트렌치 하부를 감싸는 기판내에 제공된다. As는 ASG와 같은 도펀트 소스로부터 실리콘 기판으로 확산하는데, 다시 말하면, 트렌치 측벽상에 위치한다. 폴리와 매립형 플레이트는 커패시터의 전극으로서 사용된다. 노드 유전체(164)는 전극을 분리시킨다.

DRAM 셀은 또한 트랜지스터(110)를 포함한다. 트랜지스터는 게이트(112) 및 확산 영역(113, 114)을 포함한다. 채널(117)에 의해 분리된 확산 영역은 인(P)과 같은 n-형 도펀트를 주입하여 형성된다. "노드 정션"이라 불리는 노드 확산 영역(125)이 커패시터를 트랜지스터에 연결시킨다. 노드 확산 영역은 매립형 스트랩(162)을 통해 트렌치 폴리로부터 도펀트를 외부로 확산시킴으로써 형성된다.

칼라(168)가 트렌치 상부에 형성된다. 설명된 바와 같이, 트렌치 상부는 칼라를 포함하는 영역이고, 트렌치 하부는 칼라 하부를 포함한다. 칼라는 매립형 플레이트에 대한 노드 정션의 누설을 방지한다. 누설은 셀의 유지 시간을 저하시키고 성능에 역효과를 주는 리프레쉬 주파수를 증가시키기 때문에 바람직하지 않다.

P 또는 As와 같은 n-형 도펀트를 포함하는 매립형 웰(170)이 기판 표면 하부에 제공된다. 매립형 n-웰내의 도펀트는 칼라 하부 주위에서 최대 농도를 가진다. 전형적으로, 웰은 매립형 플레이트에 비해 저농도 도핑된다. 매립형 웰은 어레이내의 DRAM 셀의 매립형 플레이트들로 접속하는데 사용된다.

게이트와 비트라인에 적절한 전압을 제공하여 트랜지스터를 활성화시킴으로써 트렌치 커패시터로 액세스한다. 일반적으로, 게이트는 워드라인을 형성하고 확산 영역(113)은 접촉부(183)를 통해 DRAM 셀 어레이내의 비트라인(185)에 연결된다. 비트라인(185)은 레벨간 유전체층(189)에 의해 확산 영역으로부터 절연된다.

얕은 트렌치 절연물(Shallow Trench Isolation : STI)(180)이 다른 셀 또는 소자로부터 DRAM 셀을 절연시키기 위해 제공된다. 도시된 바와 같이, 워드라인(120)이 트렌치 위에 형성되고 STI에 의해 절연된다. 워드라인(120)은 "패싱 워드라인"이라 불린다. 이러한 구성은 폴디드(folded) 비트라인 아키텍쳐라 불린다. 라이너(도시 안됨)가 비트라인 접촉부를 라이닝하고 게이트로부터 이를 절연시킨다.

도 2a 내지 도 2c는 트렌치 커패시터를 제조하는 두 단계의 트렌치 커패시터 에칭 처리를 도시한다. 도 2a를 참조하면, 패드 스택(207)이 기판(201) 표면상에 형성된다. 기판은 트렌치 커패시터의 매립형 플레이트를 접속하는데 사용되는 매립형 n-웰을 포함한다. 패드 스택은 하드 마스크층(206), 패드 정지층(205) 및 패드 산화물층(204)과 같은 여러 층을 포함한다. 하드 마스크층은 트렌치가 형성될 영역(202)을 한정하기 위해 통상적인 리소그래피 기술을 사용하여 패터닝된다. 제 1 RIE가 수행되어 칼라의 깊이와 같은 깊이를 가진 트렌치(209)를 형성한다.

TEOS와 같은 산화물층(267)이 웨이퍼상에 증착되어 패드 스택과 트렌치 측벽을 덮는다. 산화물층은 칼라로서 사용된다. 산화물층의 밀도를 증가시키기 위해 어닐링이 수행되어 산화물의 질을 개선시킨다.

도 2b를 참조하면, 트렌치 하부에서 산화물이 제거된다. 예를 들면, 산화물 플라즈마 에칭과 같은 RIE가 사용되어 과도한 산화물을 제거한다. 트렌치 하부를 형성하기 위해 제 2 RIE가 수행된다. 제 2 RIE는 예를 들면, 실리콘 플라즈마 에칭이다. 칼라는 RIE 동안 에칭 마스크로서 사용된다. 결과적으로, 트렌치 하부는 트렌치 상부 폭(W₁)보다 작은 폭(W₂)을 가진다. 이는 트렌치 커패시터의 커패시턴스를 감소시키기 때문에 바람직하지 않다. 또한, 제 2 RIE는 칼라의 상부를 침식시켜 커패시터의 유지 시간에 역효과를 주는 누설을 야기한다.

트렌치의 하부를 형성한 후에, n-형 매립형 플레이트(265)가 선택적으로 형성된다. 매립형 플레이트는 예를 들면, 기체 형태의 도핑(gas phase doping), 플라즈마 도핑 또는 이온 주입에 의해 형성된다. 선택적으로, 도핑된 규화물 유리는 트렌치 측벽을 라이닝하도록 증착되어 도펀트 소스를 제공하는데, 이러한 도펀트 소스로부터 도펀트가 드라이브-인(drive-in) 어닐링에 의해 기판 내부로 확산한다. 도핑된 규화물 유리는 예를 들면, BHF를 이용한 화학 에칭에 의해 제거된다.

도 2c를 참조하면, 노드 유전체층(264)이 웨이퍼상에 증착되어 트렌치 측벽을 라이닝한다. 다음으로, 트렌치는 폴리(271)로 충전된다. 트렌치 충전 처리는 또한 웨이퍼 표면을 폴리로 덮는다. 폴리는 n-형 도펀트로 고농도 도핑된다.

도 1에 도시된 DRAM 셀의 나머지 부분을 형성하기 위해 처리가 계속된다. 이는 폴리, 칼라 및 트렌치내의 노드 유전체를 리세싱하여 스트랩을 형성하는 단계, STI를 형성하도록 절연 영역을 한정하는 단계, 게이트 스택을 포함한 여러 층을 증착시키고 패터닝하는 단계, 레벨간 유전체층을 증착하는 단계, 접촉 개구부를 형성하는 단계 및 비트라인을 형성하는 단계를 포함한다. 이러한 방법은 IEDM 93-627에 게재된 네스빗 등의 자가-정렬 매립형 스트랩(BEST)을 가진 0.6㎛ ² 256Mb 트렌치 DRAM 셀 및 엘-카레이 등의 솔리드 스테이트 테크놀로지 p89(1997)에 개시되어 있고, 이는 본 명세서에서 참조를 위해 인용된다.

본 발명에 따라, 개선된 트렌치 커패시터가 제공된다. 트렌치 커패시터는 칼라 위에 형성되는 노드 유전체를 포함하여 노드 유전체층의 상부를 제거하는 단계를 필요로 하지 않는다. 이는 칼라와 유전체층 상부의 전이 영역에 핀홀이 형성되는 것을 방지한다. 추가적으로, 트렌치의 하부는 상부의 폭 또는 직경과 적어도 비등한 폭 또는 직경을 가진다. 이로 인해, 감소된 누설과 증가된 커패시턴스가 얻어진다.

도 3은 본 발명의 일 실시예에 따른 DRAM 셀(300)내에 설비되는 트렌치 커패시터(360)를 도시한다. 예시적으로, DRAM 셀은 매립형 스트랩을 갖는 머지드 절연 노드 트렌치(Merged Isolation Node Trench : MINT) 셀이다. 표면 스트랩을 사용하는 다른 트렌치 셀 구성도 사용가능하다. 0.25㎛ 설계 규칙을 사용하는 256메가비트 DRAM 칩의 경우, 통상적인 트렌치 커패시터의 크기는 대략 7-8㎛ 깊이 및 0.25㎛×0.50㎛ 의 개구부를 가진다.

도시된 바와 같이, 트렌치 커패시터는 기판(301)내에 형성된다. 기판은 예를 들면, 제 1 도전형인 도펀트로 저농도 도핑된다. 일 실시예에서, 기판은 B와 같은 p-형 도펀트(p^-)로 저농도 도핑된다. 고농도 도핑된 p-형(p⁺) 기판도 사용가능하다. 예를 들면, p+/p- 에피 기판도 사용될 수 있다. 이러한 기판은 전형적으로 대략 2-3㎛ 두께의 p^- 에피층을 가진 대략 10¹⁹㎝^-3의 도펀트 농도를 포함한다. B의 농도는 대략 1.5×10¹⁶㎝^-3이다. p-형 웰(351)이 어레이 소자(110)의 절연을 위해 제공된다. p-웰의 도펀트 농도는 대략 5×10¹⁷ - 8×10¹⁷㎝^-3이다.

본 발명에 따르면, 트렌치의 하부는 상부의 폭 또는 직경(W₁)과 동일하거나 더 큰 폭 또는 직경(W₂)을 가진다. 선택적으로, 매립형 플레이트(365)는 트렌치 하부를 감싼다. 도시된 바와 같이, 매립형 플레이트는 트렌치 상부와 부분적으로 중첩한다. 매립형 플레이트는 커패시터의 전극으로서 사용된다. 전형적으로, 트렌치는 제 2 도전형의 도펀트로 고농도 도핑된 반도체 재료(320)를 포함한다. 반도체 재료는 예를 들면, 폴리이다. 폴리는 예를 들면, As 또는 P와 같은 n-형 도펀트(n⁺)로 고농도 도핑된다. 일 실시예에서, 폴리는 As로 고농도 도핑된다. As의 농도는 대략 10¹⁹-10²⁰㎝^-3이다.

노드 유전체층(364)은 커패시터의 전극을 분리시킨다. 본 발명에 따르면, 노드 유전체는 칼라의 내부 측벽과 트렌치 하부의 트렌치 측벽을 라이닝한다. 유전체층은 예를 들면, 질화물 또는 질화물/산화물을 포함한다. 산화물/질화물/산화물 또는 산화물, 질화산화물 또는 NONO와 같은 층으로 구성된 스택형태의 다른 적합한 유전체층도 사용가능하다.

커패시터의 매립형 플레이트(365)를 DRAM 어레이내에 다른 커패시터에 접속시키는 것은 제 2 도전형 도펀트를 포함하는 매립형 웰(370)이다. 일 실시예에서, 매립형 웰은 As 또는 P와 같은 n-형 도펀트를 주입시킴으로써 형성된다. 웰의 농도는 전형적으로 대략 1×10¹⁷ - 1×10²⁰㎝^-3이다. 매립형 웰은 또한 n-형 에피층을 갖도록 형성될 수 있고 기준전압에 접속된다. DRAM 어레이내의 커패시터의 매립형 플레이트를 공통 기준전압에 접속시킴으로써, 유전체층내의 최대 전기장이 최소화되고, 이에 따라 신뢰성을 개선시킨다. 일 실시예에서, 기준전압은 비트라인 로우(low) 및 하이(high) 전압 제한값 사이의 중간에 있고, 일반적으로 V_DD/2로 불린다. 접지와 같은 다른 기준전압도 사용가능하다.

스트랩(362)이 도핑된 폴리 위에 제공된다. 도핑된 폴리(361)로부터의 도펀트는 실리콘 내부로 외부 확산하여, 트랜지스터와 커패시터를 연결하는 노드 확산 영역(325) 또는 노드 정션을 형성한다. 비록 실시예가 매립형 스트랩에 관해 예시적으로 설명되었지만, 표면 스트랩과 같은 다른 형태의 연결도 사용가능하다.

칼라가 트렌치 상부에 제공되고 매립형 플레이트의 최상부 주위까지 연장한다. 도시된 바와 같이, 칼라는 기판 표면 아래에서 약간 리세싱되어 매립형 스트랩(362)을 수용한다. 칼라는 유전체 재료를 포함한다. 일 실시예에서, 열적 산화물층이 가장 먼저 형성되고 다음으로 TEOS층이 그 위에 증착된다. 칼라는 노드 정션으로부터 매립형 플레이트로의 누설을 방지 또는 감소시킨다. 일 실시예에서, 칼라는 대략 1.2㎛ 깊이 및 20-90㎚ 두께를 가진다.

STI(380)가 트렌치의 최상부에 제공되어 어레이내의 다른 셀로부터 DRAM 셀을 절연시키고 인접 커패시터간의 스트랩 형성을 방지한다. 도시된 바와 같이, STI는 트렌치의 일부와 중첩하고 나머지 일부는 트랜지스터와 커패시터 사이에 전류가 흐를 수 있도록 남긴다. 일 실시예에서, STI는 일반적으로 대략 트렌치 폭의 1/2 정도 중첩한다. STI는 스트랩과 스트랩간의 누설을 방지 또는 감소시킨다. STI의 깊이는 대략 0.25㎛이다.

트랜지스터(310)는 게이트 스택(312) 및 드레인/소스 확산 영역(313, 314)을 포함한다. 확산 영역은 As 또는 P와 같은 n-형 도펀트를 포함한다. 확산 영역(314)은 노드 정션(325)에 연결된다. "워드라인"이라 불리는 게이트 스택 또한 폴리층(315)을 포함한다. 전형적으로, 폴리는 n 또는 p-형 도펀트로 도핑된다. 선택적으로, 금속 규화물층(도시 안됨)이 폴리층 위에 형성되어 게이트 스택의 판저항을 감소시킨다. 폴리 및 규화물은 종종 "폴리사이드"라 불린다.

도시된 바와 같이, 게이트 스택은 워드라인을 절연시키기 위한 에칭 마스크로서 사용되는 질화물층(316)으로 캡핑(capping)된다. 선택적으로, 측벽 산화물(도시 안됨) 및 라이너(317)가 워드라인을 절연시키는데 사용된다. 라이너는 예를 들면, 질화물 또는 다른 적합한 재료를 포함한다. 또한, 라이너는 경계 없는 접촉부(383)를 형성하는 동안 에칭 정지물로서 사용된다. 경계 없는 접촉부는 확산 영역(313)과 비트라인(385) 사이에 접속을 제공한다. BPSG 또는 산화물과 같은 다른 유전체 재료의 유전체층(389)은 확산 영역들로부터 비트라인을 절연시킨다. 라이너(도시 안됨)가 접촉부를 게이트로부터 절연시키기 위해 제공될 수 있다.

패싱 워드라인(320)이 STI(380) 위에 형성된다. 패싱 워드라인은 STI와 두꺼운 캡 산화물에 의해 트렌치로부터 절연된다. 일 실시예에서, 패싱 워드라인의 에지부는 실질적으로 트렌치 측벽에 정렬한다. 이러한 구성은 폴디드 비트라인 아키텍쳐라 불린다. 예를 들면, 오픈 또는 오픈-폴디드 아키텍쳐와 같은 다른 구성도 사용가능하다.

이상에서 설명된 바와 같이, 제 1 도전형은 p-형이고 제 2 도전형은 n-형이다. 본 발명은 또한 n-형 기판내에 형성된 p-형 폴리를 가진 트렌치 커패시터에도 적용할 수 있다. 더욱이, 원하는 전기특성을 얻기 위해 기판, 웰, 매립형 플레이트 및 DRAM 셀의 다른 엘리먼트를 불순물 원자로 고농도 또는 저농도 도핑하는 것이 가능하다.

제 1 도전형은 p-형이고 제 2 도전형은 n-형이지만, p-형 폴리가 충전된 트렌치를 가진 n-형 기판내에 DRAM 셀을 형성하는 것도 사용가능하다. 더욱이, 기판, 웰, 매립형 플레이트 및 DRAM 셀의 다른 엘리먼트를 불순물 원자로 고농도 도핑 또는 저농도 도핑하여 원하는 전기특성을 얻을 수 있다. 추가적으로, 수직형 트랜지스터 또는 다른 형태의 셀 레이아웃도 사용가능하다.

도 4a 내지 도 4g는 본 발명에 따른 DRAM 셀을 형성하는 방법을 도시한다. 도 4a를 참조하면, 기판(401)이 제공되고 그 위에 DRAM 셀이 제조된다. 기판의 주 표면은 결정적인 것이 아니며, (100), (110) 또는 (111)고 같은 임의의 적합한 방향이 사용가능하다. 일 실시예에서, 기판은 B와 같은 p-형 도펀트(p^-)로 저농도 도핑된다. B의 농도는 대략 1-2×10¹⁶㎝^-3이다.

기판은 또한 n-형 매립형 웰(470)을 포함한다. 매립형 웰은 P 또는 As 도펀트를 포함한다. 일 실시예에서, 마스크가 패터닝되어 매립형 웰 영역을 한정한다. n-형 도펀트가 기판의 매립형 웰 영역으로 주입된다. 매립형 웰은 기판으로부터 p-웰(451)을 절연시키는 역할을 하고, 또한 커패시터들의 매립형 플레이트들 사이에 도전 브리지를 형성한다. 주입의 농도와 에너지는 대략 1.5MeV에서 대략 1×10¹³㎝^-2보다 크다. 선택적으로, 매립형 웰은 주입 및 이후 기판 표면 위에 에피층을 성장시킴으로써 형성된다. 이러한 기술은 브로너 등의 미국 특허번호 제 5,250,829호에 개시되어 있고, 이는 본 명세서에서 참조를 위해 인용된다.

전형적으로, 패드 스택(407)이 기판 표면상에 형성된다. 패드 스택은 예를 들면, 패드 산화물층(404)과 정지층(405)을 포함한다. 다음 처리에 대한 연마 또는 에칭 정지층으로서 사용되는 정지층은 예를 들면, 질화물을 포함한다. 정지층 위에는 하드 마스크층(406)이 위치한다. 하드 마스크는 TEOS를 포함한다. BSG와 같은 다른 재료도 하드 마스크층으로서 사용될 수 있다. 선택적으로, 반사-방지 코팅(Anti-Reflective Coating : ARC)이 리소그래피 해상도를 개선시키기 위해 사용될 수 있다.

하드 마스크층이 통상적인 리소그래피 기술을 사용하여 패터닝되어 트렌치가 형성될 영역을 한정한다. 이는 레지스트를 증착시키고 원하는 패턴으로 레지스트를 선택적으로 노출시키는 것을 포함한다. 다음으로, 레지스트가 현상되고, 포지티브와 네가티브 레지스트중 어느 것이 사용되었는가에 따라 노출된 부분 또는 노출되지 않은 부분이 제거된다. 다음으로, 패드 스택의 노출된 부분이 기판 표면까지 에칭된다. 다음으로, 반응성 이온 에칭(RIE)은 깊은 트렌치(408)를 형성한다.

반도체층(452)이 웨이퍼상에 증착되어 트렌치를 충전한다. 반도체층은 예를 들면, 실리콘을 포함한다. 일 실시예에서, 반도체층은 폴리를 포함한다. 비결정 실리콘도 사용가능하다. 1050-1100℃에 이르는 온도 안정성을 가지며 질화물 또는 산화물에 대해 선택적으로 제거될 수 있는 다른 형태의 재료도 사용가능하다. 후속하여 폴리층(414)이 제거되기 때문에 폴리층은 희생 폴리층이라 불린다. 전형적으로, 트렌치가 폴리로 충전되기 전에 트렌치 측벽을 라이닝하는 천연 산화물이 형성된다. 산화물층은 전형적으로, 대략 0.3-1㎚ 두께를 가진다. 다음으로 폴리가 칼라 하부 주위로 리세싱된다. 폴리를 리세싱하는 것은 예를 들면, 트렌치내의 폴리 최상부 및 패드 스택의 최상부가 공동-평탄한 표면을 형성하도록 CMP, 화학 건식 에칭(CDE) 또는 RIE에 의해 평탄화하는 것을 포함한다. RIE는 트렌치내 폴리를 리세싱하기 위해 수행된다. 폴리를 리세싱하기 위해 CDE를 사용하는 것도 가능하다. 바람직하게는, 폴리는 하나의 단계에서 CDE 또는 RIE에 의해 평탄화되고 리세싱된다.

다음으로 유전체층(467)이 웨이퍼 위에 증착되어 패드 스택 및 트렌치 측벽을 덮는다. 유전체층은 칼라를 형성하는데 사용된다. 유전체층은 예를 들면, 산화물을 포함한다. 일 실시예에서, 유전체층은 열적 산화물층을 성장시키고 다음으로 플라즈마 강화 CVD(PECVD) 또는 저압 CVD(LPCVD)와 같이 TEOS를 사용하는 화학기상증착(CVD)에 의해 산화물층을 증착하여 형성된다. CVD 산화물은 어닐링에 의해 밀집될 수 있다. 산화물층은 수직 누설을 방지하기에 충분한 두께를 가진다. 전형적으로, 층은 대략 10-50㎚ 두께를 가진다. 선택적으로, 유전체층은 열적 산화물을 포함한다.

다른 실시예에서, 유전체층은 CVD 산화물로부터 형성된다. CVD 산화물 형성 이후에, 산화물의 밀도를 증가시키기 위해 어닐닝이 수행될 수 있다. 어닐링은 예를 들면, Ar, N₂, O₂, H₂O, N₂O, NO 또는 NH₃ 분위기에서 수행된다. CVD 산화물 바로 아래에 열적 산화물층을 형성하기 위해 O₂ 또는 H₂O와 같은 산화 분위기가 사용된다. 산화 분위기의 산소가 CVD 산화물을 통해 확산하여 기판 표면상에 열적 산화물층을 형성하는데 사용된다. 이는 원한다면 CVD 산화물을 증착시키기 이전에 열적 산화 단계를 필요로 하지 않고 열적 산화물을 바람직하게 형성할 수 있게 한다. 전형적으로, 어닐링은 대략 0.5-3 시간동안 대략 1000-1100℃의 온도에서 수행된다.

도 4b를 참조하면, 유전체층은 예를 들면, 칼라를 개방하기 위해 RIE에 의해 에칭된다. 칼라 개방 RIE 화학제는 폴리와 질화물에 대해 선택적으로 산화물을 에칭하도록 선택된다. RIE는 패드 스택 표면과 개구부 하부로부터 유전체층을 제거한다. 유전체층은 실리콘 측벽상에 남겨져 칼라(468)를 형성한다. 도시된 바와 같이, 칼라의 최상부가 약간 침식되어 끝이 가늘어지는 최상부를 형성한다.

도 4c를 참조하면, 희생 폴리층이 트렌치 하부로부터 제거된다. 희생 폴리의 제거는 바람직하게는 CDE에 의해 얻어진다. 얇은 천연 산화물층이 전형적으로 노출된 트렌치 측벽상에 위치한다. 이러한 천연 산화물은 CDE 에칭 정지물로서 충분한 역할을 한다. 예를 들면, NF₃ + Cl₂ 화학제를 사용하는 CDE는 산화물에 대한 비교적 높은 선택도를 가지고 실리콘 또는 폴리를 에칭하여 얇은 천연 산화물층을 에칭 정지물로서 사용하여 폴리를 제거할 수 있도록 한다. 예를 들면, 대략 4000:1의 선택도가 천연 산화물을 에칭 정지층으로서 사용하여 트렌치로부터 폴리를 제거하는데 효과적인 것을 판명되었다.

일 실시예에서, 높은 Cl₂를 이용한 CDE는 산화물에 대한 실리콘 또는 폴리 에칭 선택도를 증가시키는데 사용된다. 약 12sccm의 유량에서는 산화물 에칭률이 0이지만 폴리 에칭률은 대략 2㎛/min 정도이다. 이는 천연 산화물층으로 하여금 희생 폴리를 제거하기 위한 효과적인 에칭 정지물로서 사용되게 한다. 전형적으로, 천연 산화물의 두께는 대략 1㎚, 더욱 바람직하게는 대략 1.5㎚이다.

선택적으로, KOH 또는 HF:HNO₃:CH₃COOH를 사용하는 습식 에칭이 폴리를 제거하는데 사용될 수 있다. 하지만, KOH의 사용은 트렌치 측벽상에 K 오염을 야기하고, 이는 추가의 세정 단계를 필요로 한다. RIE가 이방성 에칭이기 때문에 이 또한 폴리를 제거하는데 사용할 수 있다. 폴리를 제거하기 위한 RIE에 적합한 화학제는 SF₆을 포함한다. 산화물 또는 질화물에 대해 선택적으로 폴리를 에칭하는 NF₃/HBr과 같은 다른 적합한 화학제도 사용가능하다. 산화물 또는 질화물에 대한 폴리의 RIE 에칭 선택도는 평탄한 표면에서 대략 100:1 보다 작지만 RIE 동안 이온들이 미리 설정된 수직 방향으로 움직이기 때문에 수직 표면에서는 2000:1 보다 더 크다. 수직 표면상에서의 산화물 또는 질화물에 대한 폴리의 높은 선택도 때문에, 칼라의 상부만이 침식된다. 하지만, 이는 칼라가 기판 표면 아래에서는 침식되지 않기 때문에 문제가 되지 않는다.

폴리를 제거한 이후에, As 또는 P와 같은 n-형 도펀트를 포함하는 매립형 플레이트(465)가 제 2 전극으로서 사용되기 위해 선택적으로 형성된다. 칼라는 절연 마스크로서 사용되고, 칼라 아래의 영역만이 도핑되게 한다. 도펀트 농도는 대략 1×10¹⁹-1×10²⁰㎝^-3이다. 매립형 플레이트를 형성하기 위해, PH₃ 또는 AsH₃을 사용하는 기체 형태의 도핑, 플라즈마 도핑 또는 플라즈마 이머젼 이온 주입(Plasma Immersion Ion Implantation : PIII)이 사용된다. 이러한 기술은 예를 들면, 램섬 등의 J. Electrochemical. Soc. Vol. 141, No. 5(1994) pp.1378, 미국 특허번호 제 5,344,381호, 미국 특허번호 제 4,937,205호 및 1998년 2월 27일자로 출원되어 공동계류중인 미국 특허출원 IMPROVED TECHNIQUES FOR FORMING TRENCH CAPACITORS IN AN INTEGRATED CIRCUIT(attorney docket number:98P7430)에 개시되어 있고, 이는 본 명세서에서 참조를 위해 인용된다. 칼라를 절연 마스크로서 사용하는 이온 주입도 사용가능하다. 선택적으로, 매립형 플레이트가 도펀트 소스로서 ASG와 같은 도핑된 규화물 유리를 사용하여 형성된다. 도핑된 규화물 유리를 도펀트 소스로서 사용하는 것은 베커 등의 J. Electrochemical. Soc. Vol. 136(1989) pp.3033에 개시되어 있고, 이는 본 명세서에서 참조를 위해 인용된다. 도핑된 규화물 유리가 사용될 때, 매립형 플레이트가 형성된 이후에 층이 제거된다.

도 4d를 참조하면, 노드 유전체층(464)이 웨이퍼상에 증착되어 패드 스택 표면과 트렌치 내부를 덮는다. 유전체층은 커패시터의 플레이트를 분리하는 노드 유전체로서 사용된다. 일 실시예에서, 유전체층은 NO 박막 스택을 포함한다. NO 박막 스택은 질화물을 증착하고 다시 산화시킴으로써 형성된다. 질화물층은 FTP 기술중 열적 질화 및 CVD 질화에 의해 예를 들면, 대략 6.5㎚ 두께로 형성된다. 질화물층은 예를 들면, 대략 900℃의 온도에서 재산화(reoxidation)된다. 질화물층의 재산화는 질화물 주변 두께를 증가시킨다. 산화물-질화물-산화물(ONO) 또는 산화물-질화물-산화물-질화물(ONON)과 같은 다른 형태의 유전체 박막 스택도 사용가능하다. 얇은 산화물, 질화물 또는 질화된 산화물 박막도 사용가능하다.

폴리층(461)이 웨이퍼의 표면상에 증착되어 트렌치를 충전하고 패드 스택을 덮는다. 폴리는 예를 들면, CVD 또는 다른 공지된 기술에 의해 증착된다. 도시된 바와 같이, 폴리층은 컨포멀하다. 폴리는 P 또는 As와 같은 n-형 도펀트로 도핑된다. 일 실시예에서, 층은 As로 도핑된다. As의 농도는 대략 1×10¹⁹-1×10²⁰㎝^-3이다. 트렌치는 As 도핑된 폴리로 충전된다. 도핑된 폴리는 커패시터의 전극(또는 노드 유전체)으로서 사용된다. 선택적으로, 층은 비결정 실리콘을 포함한다. 재료는 인-시튜(in-situ) 도핑되거나 또는 후속하여 도핑될 수 있다.

도 4e를 참조하면, 폴리층(461)이 예를 들면, NF₃/Cl₂, NF₃/HBr 또는 SF₆과 같은 적합한 화학제를 사용하는 CDE 또는 RIE에 의해 리세싱된다. 일 실시예에서, 폴리는 대략 패드 질화물의 레벨까지 리세싱된다. 이는 패드 산화물이 다음의 습식 에칭 처리 동안 언더컷되는 것을 바람직하게 방지한다. 만일 언더컷이 문제가 안된다면 폴리는 매립형 스트랩의 깊이까지 리세싱될 수 있다.

도 4f에서, 폴리 위의 여분의 노드 유전체층이 예를 들면, DHF 및 HF/글리세롤을 이용하는 습식 에칭에 의해 제거된다. 다음으로, 마스크층이 예를 들면, BHF를 사용하는 습식 에칭에 의해 스트립된다. 하드 마스크를 제거하기 위해 CDE를 사용하는 것도 가능하다. 몇몇 실시예에서, 하드 마스크층이 가공단계중 전반부에서 예를 들면, 깊은 트렌치 형성 이후에 제거된다. 도시된 바와 같이, 트렌치내의 칼라와 유전체층도 약간 리세싱된다.

일 실시예에서, 도 4g에 도시된 바와 같이, 매립형 스트랩(462)이 형성된다. 매립형 스트랩은 예를 들면, 트렌치내 도핑된 폴리(415)를 리세싱하기 위한 에칭에 의해 형성된다. 전형적으로, 에칭은 RIE이다. 폴리는 매립형 스트랩을 형성하기에 충분한 깊이까지 리세싱된다. 일 실시예에서, 폴리는 실리콘 표면 아래로 대략 0.10㎛까지 리세싱된다. 다음으로 칼라와 노드 유전체가 습식 에칭에 의해 도핑된 폴리의 최상부 표면 아래까지 리세싱된다. BHF 또는 다른 산화물 에칭 화학제가 습식 에칭에 사용될 수 있다. CDE도 사용될 수 있다. 전형적으로, 칼라 산화물은 리세싱된 폴리의 최상부 아래로 대략 50㎚정도 리세싱된다. 습식 에칭도 노드 유전체를 리세싱한다. 하지만, 에칭은 칼라 산화물보다 더 적게 노드 유전체를 리세싱한다. 이로써 더 적은 매립형 스트랩 개구부가 형성된다. 예를 들면, HF/글리세롤 화학제를 사용하는 추가의 질화물 에칭이 매립형 스트랩 개구부를 넓히는데 사용된다. 매립형 스트랩 개구부를 넓히는 것은 매립형 스트랩 저항을 바람직하게 감소시킨다. 리세스의 깊이는 물론 매립형 스트랩의 설계 요구조건에 의존한다.

폴리층이 기판상에 증착되어 질화물층과 트렌치의 최상부를 덮는다. 비결정 실리콘도 사용가능하다. 전형적으로, 증착된 층은 도핑되지 않는다. 층이 질화물 정지층(405)으로 평탄화된다. 평탄화 이후에, 트렌치내 폴리는 예를 들면, 기판 표면 아래로 대략 0.05㎛까지 리세싱되고, 도핑된 폴리(420) 위에 대략 0.10㎛ 두께의 매립형 스트랩(462)을 남긴다. 단일 RIE 또는 CDE 단계를 사용하여 층을 평탄화 및 리세싱하는 것도 사용가능하다.

도 4h를 참조하면, DRAM 셀의 활성 영역(AA)이 한정된다. 반사-방지 코팅(Anti-Reflective Coating : ARC)층이 기판 표면상에 증착되고 질화물 정지층과 매립형 스트랩을 덮는다. ARC는 AA를 한정하기 위한 리소그래피 기술의 해상도를 높이기 위해 사용된다. 레지스트층이 ARC층 위에 형성되어 AA 에칭 마스크로서 사용된다. 다음으로, 활성 영역이 통상적인 리소그래피 기술에 의해 한정된다. 다음으로, 셀의 불활성 영역이 예를 들면, RIE에 의해 이방성 에칭된다. 불활성 영역은 STI(480)가 형성될 영역이다.

도시된 바와 같이, STI가 트렌치 일부와 중첩하고 스트랩(440)의 일부를 컷-오프한다. 다음의 어닐링에서, 도핑된 폴리로부터의 도펀트는 스트랩을 통해 위쪽으로 및 외부로 확산하여 확산 영역(425)을 형성한다. STI의 깊이는 대략 0.25㎛이다. 전형적으로, 불활성 영역은 산화물 칼라의 최상부 아래로 에칭된다. 일 실시예에서, 불활성 영역은 기판 표면 아래로 대략 0.25㎛정도 에칭된다.

불활성 영역이 에칭된 이후에, 레지스트와 ARC층이 제거된다. 레지스트 또는 ARC 여분이 남는 것을 방지하기 위해, 세정 단계가 사용될 수 있다. 실리콘 및 폴리 측벽으로 산소가 확산하는 것을 방지하기 위해, 질화물 라이너(도시 안됨)가 불활성 영역을 보호하도록 제공된다. 라이너는 예를 들면, 질화물을 포함한다. 전형적으로, 패시베이션 산화물이 질화물 라이너 형성 이전에 노출된 실리콘상에서 열적으로 성장된다. 질화물 라이너는 예를 들면, 저압 화학기상증착(LPCVD)에 의해 형성된다. 질화물 라이너는 기판 표면 위에 형성되어 질화물층과 불활성 STI 영역을 덮는다.

기판 표면상에 유전체 재료가 형성된다. 유전체 재료는 예를 들면, SiO₂를 포함한다. 일 실시예에서, 유전체 재료는 TEOS이다. 고밀도 플라즈마(HDP) 산화물 또는 다른 적합한 절연 재료도 사용가능하다. 유전체층의 두께는 불활성 영역을 충전하기에 충분한 두께를 가진다. 유전체층은 전형적으로 컨포멀하기 때문에, CMP와 같은 평탄화 기술을 사용한다. 이러한 기술은 IEDM 93-627에 게재된 네스빗 등의 자가-정렬 매립형 스트랩(BEST)을 가진 0.6㎛ ² 256Mb 트렌치 DRAM 셀에 개시되어 있고, 이는 본 명세서에서 참조를 위해 인용된다. STI 및 질화물층이 실질적으로 평탄하도록 기판 표면이 연마된다.

다음으로 패드 정지층이 예를 들면, 습식 화학 에칭에 의해 제거된다. 습식 화학 에칭은 산화물에 대해 선택적이다. 이 경우 패드 산화물은 또한 실리콘에 대해 선택적인 습식 화학 에칭에 의해 제거된다. 패드 산화물을 제거한 이후에, 산화물층이 웨이퍼 표면상에 형성된다. 산화물층은 "게이트 희생층"이라 불리고 다음의 주입을 위한 스크린 산화물로서 사용된다.

DRAM 셀의 n-채널 액세스 트랜지스터(410)를 위한 p-형 웰(451)을 위한 영역을 한정하기 위해, 레지스트층이 산화물층 최상부에 증착되고 p-웰 영역을 노출시키도록 적절하게 패터닝된다. 도시된 바와 같이, 붕소(B)와 같은 p-형 도펀트가 웰 영역 내부로 주입된다. 도펀트는 펀치스루를 방지하고 판저항을 감소시키기에 충분한 깊이까지 주입된다. 도펀트 프로파일은 예를 들면, 게이트 임계전압(V_t)과 같은 원하는 전기특성을 얻도록 설계된다.

게다가, n-채널 지원 회로를 위한 p-형 웰도 형성된다. CMOS 소자내의 상보형 웰의 경우, n-웰이 형성된다. n-형 웰을 형성하는 것은 n-형 웰을 한정하고 형성하기 위한 추가의 리소그래피 및 주입 단계를 필요로 한다. p-형 웰의 경우와 같이, n-형 웰의 프로파일은 원하는 전기특성을 얻기 위해 설계된다. 웰이 형성된 이후에, 게이트 희생층이 제거된다.

트랜지스터의 게이트를 형성하기 위한 여러 층이 형성된다. 이는 게이트 산화물로서 사용되는 게이트 산화물층(415), 폴리층(416) 및 캡 질화물층(418)을 형성하는 단계를 포함한다. 전형적으로, 폴리층은 WSi_x와 같은 금속 규화물층(417)을 포함하고, 판저항을 감소시키는 폴리사이드를 형성할 수 있다. 다음으로, 여러 게이트층이 트랜지스터(410)의 게이트 스택(412)을 형성하도록 패터닝된다. 패싱 게이트 스택(420)이 트렌치 위에 전형적으로 형성되고 STI에 의해 절연된다. 소스/드레인 확산 영역(413, 414)이 P 또는 As와 같은 n-형 도펀트를 주입함으로써 형성된다. 일 실시예에서, P는 소스 및 드레인 영역 내부로 주입된다. 주입량 및 에너지는 원하는 동작특성을 가진 도펀트 프로파일을 형성하도록 선택된다. 소스 및 드레인의 게이트에 대한 확산과 정렬을 개선시키기 위해, 질화물 스페이서(도시 안됨)가 사용될 수 있다. 확산 영역(414)이 확산 영역(425)에 접속되어 노드 정션을 형성한다.

유전체층(489)이 웨이퍼 표면 위에 형성되어 게이트와 기판 표면을 덮는다. 유전체층은 예를 들면, BPSG를 포함한다. TEOS와 같은 다른 유전체층도 사용가능하다. 도시된 바와 같이, 경계 없는 접촉 개구부(483)가 에칭되어 확산 영역(413)을 노출시킨다. 다음으로, 접촉 개구부가 n+ 도핑된 폴리실리콘과 같은 도전성 재료로 충전되어 접촉 스터드를 형성한다. 비트라인인 금속층(485)이 유전체층 위에 형성되어 접촉 스터드를 통해 소스와 접촉한다.

도 5는 본 발명의 선택적인 실시예를 도시한다. 도시된 바와 같이, 트렌치 커패시터 하부의 폭(W₂) 또는 직경은 상부의 폭(W₁) 또는 직경보다 크다. W₂를 증가시키는 것은 커패시터의 커패시턴스를 증가시킨다. 이러한 구조물을 얻기 위해, 희생용 폴리가 예를 들면, NF₃/HCl₂ 화학제를 사용하는 CDE에 의해 도 4b에 도시된 바와 같이 제거된다. 다른 화학제가 또한 실리콘을 선택적으로 에칭하기 위해 사용가능하다. 추가적으로, SF₆, NF₃/HBr을 사용하는 RIE 또는 KOH 화학제를 사용하는 습식 에칭도 사용된다. 트렌치의 하부는 예를 들면, CDE 에칭에 의해 확장된다. 트렌치의 확장은 예를 들면, 티. 오자키 등의 "1기가비트 DRAM을 위한 병모양 커패시터를 가진 0.228㎛² 트렌치 셀 기술"에 개시되어 있고, 이는 본 명세서에서 참조를 위해 인용된다. CDE 에칭을 위한 에칭제는 트렌치 측벽상에 얇은 천연 산화물을 제거하도록 선택된다. 이는 Cl₂의 유량을 감소시킴으로써 산화물에 대한 에칭의 선택도를 감소시키거나 화학제를 바꿈으로써 얻어진다.

습식 에칭 또는 CDE는 희생층 폴리를 제거하지만 인접 트렌치로 확장하는 또는 접촉하는 확장부를 제한하도록 시간이 정해진다. 트렌치 하부의 확장은 인접 트렌치간의 최소 이격의 대략 50%보다 작게, 바람직하게는 20-30%보다 작다. 인접 트렌치간의 이격이 전형적으로 최소 그라운드룰(Ground Rule : GR)과 동일하기 때문에, 확장은 GR의 50% 보다 작게 제한되어야 한다. 이는 예를 들면, 하부 직경이 2GR보다 작은 병모양 트렌치를 제공한다. 바람직하게는, 트렌치의 확장부는 GR의 대략 20-40%이다.

희생 폴리 및 에칭 정지층을 제거한 이후에, 매립형 플레이트가 선택적으로 형성될 수 있다. 매립형 플레이트를 제조하기 위해, 예를 들면, 1000-1100℃에서 AsH₃ 또는 PH₃를 이용한 기체 상태 도핑, As 또는 P 이온 주입, 플라즈마 도핑 또는 플라즈마 이머젼 이온 주입과 같은 여러 기술을 사용할 수 있다. 다음으로, 도핑된 폴리는 증착되어 노드 전극을 형성한다. 도핑된 폴리는 트렌치 하부를 충전하면서 보이드(572)를 형성한다. 보이드가 트렌치 하부에 위치하기 때문에, 다음의 가공 단계 또는 소자 성능에 영향을 주지 않는다. 트렌치내에 반구형 실리콘 그레인(HSG)을 형성하거나 또는 노드 유전체 증착 이전에 트렌치 측벽을 형성하는 것과 같은 트렌치 커패시턴스를 개선하기 위한 다른 기술도 사용된다.

도 6a 내지 도 6c는 본 발명에 따라 DRAM 셀을 형성하기 위한 선택적인 방법의 일부를 도시한다. 도 6a를 참조하면, 기판(601)이 제공된다. 도시된 바와 같이, 기판은 n-형 매립형 웰(670)을 포함한다. 예를 들면, 패드 산화물층(404), 연마 정지층(405) 및 하드 마스크층(406)을 포함하는 패드 스택(407)이 기판 표면상에 형성된다. 패드 스택은 트렌치 영역(602)을 한정하도록 패터닝되고 깊은 트렌치(608)가 RIE에 의해 형성된다.

트렌치를 형성한 이후에, 에칭 정지층(676)이 트렌치 측벽상에 증착된다. 트렌치 측벽상의 천연 산화물층이 너무 얇아서(＜1㎚) 에칭 정지물로서 사용되기에 충분하지 않을 때, 에칭 정지층이 사용된다. 에칭 정지층은 패드 스택을 덮고 트렌치 측벽을 라이닝한다. 일 실시예에서, 에칭 정지층은 폴리가 선택적으로 제거될 수 있는 재료를 포함한다. 에칭 정지층의 두께는 다음으로 증착된 희생 재료(615)가 측벽을 확장시키지 않고 트렌치로부터 수직으로 제거되어 병모양 트렌치를 방지하기에 충분하다. 최적의 두께는 희생 폴리를 제거하는데 사용되는 에칭 처리 조건에 의존한다. 전형적으로, 층의 두께는 1-20㎚, 바람직하게는 1-5㎚이다.

일 실시예에서, 에칭 정지층은 열적 성장 또는 CVD와 같은 여러 기술에 의해 형성된 산화물, 질화물 또는 옥시질화물과 같은 유전체 재료를 포함한다. 바람직하게는, 에칭 정지층은 산화물을 포함한다. 산화물 사용으로 인해 칼라 형성 이전에 상부를 제거할 필요가 없거나 희생 폴리를 제거한 이후에 하부를 제거할 필요가 없다.

희생 폴리층(652)이 웨이퍼 위에 증착되고 트렌치(608)를 충전한다. 희생 폴리는 리세싱되어 트렌치의 상부로부터 제거된다. 폴리는 칼라 하부 주위까지 리세싱된다. 선택적으로, 트렌치 상부내의 에칭 정지층의 노출된 부분은 예를 들면, DHF 화학제를 포함하는 습식 에칭을 사용하여 제거된다. 다음으로, 칼라층(667)이 형성되어 트렌치 측벽 상부 및 희생 폴리의 최상부를 덮는다. 칼라 산화물로서 사용되는 유전체층은 전형적으로 CVD 산화물 아래의 얇은 열적 산화물을 포함한다. 선택적으로, 어닐링이 칼라층을 밀집시키기 위해 수행될 수 있다. 선택적으로, 칼라 산화물은 CVD 산화물 증착 및 산화 분위기에서 밀집에 의해 형성된다. 이는 트렌치/CVD 산화물 계면에서 열적 산화물층의 형성을 용이하게 하고 칼라 신뢰성을 개선시킨다.

도 6b를 참조하면, 칼라층이 RIE에 의해 에칭되어 칼라(668)를 형성한다. 희생 폴리(651)가 RIE 또는 CDE에 의해 제거된다. 희생 재료를 제거하는데 습식 에칭도 사용가능하다. 산화물 에칭 정지층은 희생 폴리를 제거하는 동안 에칭이 트렌치 측벽으로 확장되는 것을 방지한다. 도 6c를 참조하면, 산화물 에칭 정지층이 제거된다. 다음으로 매립형 플레이트(665)가 앞에서 설명된 기술을 사용하여 형성된다. 유전체층(664)이 웨이퍼 위에 증착되어 칼라 및 트렌치 하부의 트렌치 측벽을 덮는다. 유전체층은 트렌치 커패시터의 노드 유전체로서 사용된다. 다음으로, 도핑된 폴리층(661)이 증착되어 트렌치를 충전한다. 트렌치 커패시터 및 메모리 셀을 형성하기 위한 처리가 도 4d 내지 도 4h에 설명된 방법으로 계속된다.

도 7a 내지 도 7c는 본 발명의 선택적인 실시예를 도시한다. 도시된 바와 같이, 예를 들면, 패드 산화물층(704), 정지층(705) 및 하드 마스크층(도시 안됨)을 포함하는 패드 스택(707)이 기판 표면상에 형성된다. 패드 스택은 트렌치 영역을 한정하기 위해 패터닝된다. RIE가 트렌치 영역내에 깊은 트렌치(708)를 형성하기 위해 수행된다. n-형 매립형 웰(670)이 또한 기판내에 제공된다.

하드 마스크층은 트렌치 형성 이후에 스트립되고 기판 표면 위에 패드 정지물(705) 및 패드 산화물(704)을 남긴다. 에칭 정지층(776)이 트렌치로부터 희생 폴리(752)의 제거를 위한 에칭 정지물로서 사용되기 위해 형성된다. 에칭 정지층 형성 이후에, 희생 폴리층(752)이 트렌치를 충전하기 위해 증착된다. 희생 폴리는 원하는 깊이까지 리세싱되고, 이는 칼라 하부 주위에 위치한다. 에칭 정지층의 노출된 부분이 예를 들면, 습식 DHF 또는 CDE에 의해 제거될 수 있다. 에칭 정지층의 노출된 부분의 제거는 DT RIE 손상 및 오염을 방지하고 이후에 형성될 칼라의 신뢰성을 높인다. 다음으로, 유전체층(767)이 증착되어 트렌치 표면 및 측벽을 덮는다. 유전체층은 칼라를 형성하는데 사용된다. 유전체층을 밀집시키기 위해 어닐링이 수행된다. 선택적으로, CVD 산화물이 증착되고 산화 분위기에서 어닐링되어 CVD 산화물을 밀집시키고 단일 열적 가공 단계에서 CVD 산화물 아래에 열적 산화물을 형성한다.

도 7b를 참조하면, RIE가 칼라(768)를 형성하기 위해 수행된다. RIE 이후에, 희생 폴리 및 에칭 정지층이 제거된다. 도 7c를 참조하면, 매립형 플레이트(765)가 앞에서 설명된 기술을 사용하여 형성된다. 노드 유전체(764)가 형성된다. 다음으로, n-도핑된 폴리가 트렌치를 충전한다. 이 경우, 도 4e 내지 도 4h에 설명된 방법이 계속된다.

도 8을 참조하면, 본 발명의 선택적인 실시예에 따른 DRAM 셀이 도시된다. 도시된 바와 같이, DRAM 셀은 트랜지스터(810)에 연결된 트렌치 커패시터(860)를 포함한다. 트렌치 하부를 감싸는 매립형 플레이트를 제외하면 트렌치 커패시터(860)는 도 3에 도시된 트렌치 커패시터(360)와 동일하다. 매립형 플레이트없이 커패시터를 제조하는 것은 도 4, 도 6 및 도 7에 도시된 방법과 동일하다. 하지만, 도 4c, 도 6c 및 도 7c에 도시된 매립형 플레이트를 제조하는 단계는 생략된다. 이는 희생 폴리 제거 이후에, 매립형 플레이트를 형성하는 대신에 노드 유전체가 증착된다.

트렌치 하부의 확장을 방지하기 위해 에칭 정지물을 사용하는 실시예에서, 노드 유전체는 희생 폴리 및 에칭 정지층 제거 이후에 형성된다. 추가적으로, 도 5의 병모양 트렌치 커패시터가 또한 매립형 플레이트를 형성하기 위한 단계없이 형성된다. 예를 들면, 노드 유전체는 희생 폴리를 제거하고 트렌치 하부를 확장시킨 이후에 형성된다.

비록 본 발명이 상기한 여러 실시예를 참조로 하여 설명되고 도시되었지만, 당업자라면 본 발명의 범위에서 벗어나지 않는 변경 및 변화가 가능하다는 것을 알 수 있을 것이다. 그러므로, 본 발명의 범위는 이상의 설명에 의해 한정되는 것이 아니라 첨부된 청구항과 이들의 전체 범위를 가진 등가물에 의해 한정된다.

본 발명에 따르면, 감소된 충전 누설 및 증가된 커패시턴스를 가진 트렌치를 제공된다.

Claims (1)

1. 트렌치 커패시터를 제조하는 방법에 있어서,

   기판내에 트렌치를 형성하는 단계;

   상기 트렌치의 하부에 반도체 재료를 제공하는 단계;

   상기 반도체 재료 위의 상기 트렌치의 상부에 유전체 칼라를 형성하는 단계;

   상기 트렌치의 하부로부터 상기 반도체 재료를 제거하는 단계;

   상기 유전체 칼라 및 상기 트렌치의 하부에 위치하는 상기 트렌치의 측벽들을 라이닝하는 노드 유전체를 형성하는 단계; 및

   상기 트렌치 커패시터의 전극으로서 사용되는 도핑된 반도체 재료로 상기 트렌치를 충전하는 단계를 포함하며, 상기 트렌치의 하부 직경은 상기 트렌치의 상부 직경과 적어도 같은 것을 특징으로 하는 트렌치 커패시터 제조 방법.

Images