TW454341B

TW454341B - A trench capacitor with isolation collar

Info

Publication number: TW454341B
Application number: TW088105376A
Authority: TW
Inventors: Martin Schrems
Original assignee: Siemens Ag
Priority date: 1998-04-06
Filing date: 1999-04-03
Publication date: 2001-09-11
Also published as: EP0949680A2; US6008104A; CN1240303A; CN1134845C; KR19990082940A; EP0949680A3; KR100598301B1; JPH11330403A

Description

45434 1 五、發明說明（f ) (發明之領域）本發明整體上係關於裝置及裝置之製造，尤其係關於渠式電容器。 (發明之背景} 積體電路（ICs)或晶片係採用電容器Μ貯存電荷。採用電容器以貯存電荷之1C之例有記憶體1C,如動態隨機存取記億體（DRAM)晶片，電容器内電荷之係位準表示資料之位元。 DRAM晶片含有互成列行連接之記憶體胞之陣列β典型地，列及行之連接係分別被稱為字元線及位元線。藉動作適當之字元線及位元線可對記憶胞執行實料之謓取或寫入0 典型地，ΜΑΜ胞記憶體胞含有接至電容器之電晶體。電晶體具有兩個被適當隔離之擴散區，在此兩擴散區之上方設有閘極。依流過兩擴散區之電流之方向，一画被稱為洩極及另一個為源極。本文之"洩極”及”源極"此兩名詞係可替換來表示擴散區。閛搔係結合於句線而擴散區之一朗結合於位元線。另一個擴散區係结合於電容器。對閘極施加適當之電壓可使電晶體導通，進而使電流流過擴散區間之通道Κ連接電容器及位元線。切斷電晶體則陏止電流流過通道而切斷電容器與位元線之連接。貯存在電容器内之電荷由於漏電而随著時間逐漸消失。在電荷逐漸消失到無法判定之位準（在臨界值之下）之前此節點須被充電。 -3- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------------- ί (請先閱讀背面之注意事項再填^本頁) 訂· 經濟部智慧財產局員工消費合作社印製 Λ 45434 1 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（>) 小型化裝置之這項需求有利於設計具有較大密度及較小特性尺寸及胞面積之DRAMs 。製造佔用較少表面稹之胞須使用較小之組件，如電容器。但是，使用較小電容器導致減少貯存容量，進而對記憶體裝置之性能及蓮轉性產生不良之影響。例如，偵測放大器爾有足夠之信號位準俾可靠地偵測胞内之資訊。貯存電容對位元線電容之比率在決定信號位準係舉足輕重。如果竃容器太小時比率可能會太小而無法提供充份之信號位準。另外，貯存容最愈小再新頻率需愈高。 DRAM上普遍採用之一種電容器係為渠式電容器。渠式電容器係為肜成在矽基Η上之三維結構。渠式電容器之體積或電容能随著對基片蝕刻愈深而愈增大。如此，不必增加胞之表面積即可增大渠式電容器之電容。傅統之渠式電容器含有蝕刻進入基片之渠。此渠係典型地被充填摻有聚矽雜質之η +俾做為電容器之電極（稱為貯存節點）。或者，選擇性地，藉從雜質源朝外擴散進入包圍榘之下部之基片之領域之+雜質而胗成電容器之第2電極，稱為"埋入板"。摻有矽酸鹽玻璃η + ,如摻人矽酸鹽玻璃之砷USG)係做為雜質源。含有氮化物之節點介電質係用來隔離電容器之兩掻。渠之上部設有介電頸環Μ阻止從節點接合至理入板間 <·** * 之漏電。要設置頸瓖之渠的上部之節點介電質在要形成頸環之前就被除去。除去氮化物可防止沿著頸環漏電。但是，去除氮化物曆之上部在環之底部與節點介電質 -4 — ----------------- (請先閱讀背面之注意事項再填k本頁) IF, 訂· --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 4543 4 1 A7 _B7___ 五、發明說明（4 ) 之間之介面處會產生针孔。针孔畲降低節點介電質之整體性，且為自渠漏電之實質源。這會減少渠式電容器之罨荷駐留時間而對性能有不良之影饗。欲避免針孔之彤成，已往有建議採用兩段式渠之蝕刻流程。首先，渠係藉反應性離子蝕刻（RiE)被局部地蝕刻到環之深度。RIE可去除硬之鈾刻遮罩◊使用於RIE 之典型化學物包括，例如，HF3/HBr/He/〇2 。接著，澱積及蝕刻氧化物層俾在渠之側壁上形頸環。使用例如 CHF 3 /He/O 2 , CHF 3 /Ar , C 4 F 8 /Ar ,或 CF4 化學物之鈾刻劑，係為RIE具有矽_汰性。俟頸環形成後才蝕刻渠之剩餘部份。然後在頸環之上方及渠側壁之下部形成節點介電質。這種流程可省掉去除節點介電質之上部之作業，進而避免形成針孔。雖然瑄種兩段式之渠之肜成流程能有效地防止針孔之產生，但是用於去除矽之第2 RIE步驟會造成頸環_之_ / 度蝕刻。.頸糫之衰減會引起漏電。另外，頸環係做為第 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製於上生等該產徑，免直部避部上要下於霡之小肜榘係情生部種產下這，之。覃渠遮-刻此蝕因 firv 硬。之徑劑直等刻之約蝕週係渠内徑 Ε 之直 RT環之 2 頸部週外之環頸於之容電加增及漏洩荷電低。降容種電一之供器提容，電故少之減述 :·-11 其於因由胞撢憶記於用使如器容電式渠。之望良所改為於係 > 關述0 ^ ^ 電 1 發# S丨本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4543 4.Ab _B7 _ 五、發明說明（4 ) 者。於一個寊例上，渠式電容器係被使用於dram或埋入式DRAM晶片之DRAH胞上。渠式電容器係藉在基片上彤成渠而製成。.渠内被充填手導體虼料。於一傾實例上，半導體材料含有矽，如多晶矽（聚矽）或非晶矽。渠之上部之半導體材料被去除後接著在其上形成介電環。然後從渠之下部去除矽材。接著，形成湖護頸環及渠之底部之渠壁之節點介電。最後，渠內充填雜質材俾做為渠式電容器之電欏。 (附圖之說明）第1圖示出傳統之D R A ; 第2a〜c圖示出用於形成傳統DRAM胞之流程ί 、 - 第3鬭示出本發明之一個實例之DRAM胞；第4a〜h圖示出用於形成第3圖之DRAM睢之本發明之個 - 第第第例實 > 夕另之明 i 發程本流出之示例圖實 5 *1 夕程另流再外之另例之實例個實一之之 3J tty 琪 Φ. 發發本本成成形形於於用用出出示示圖圖經濟部智慧財產局員工消費合作社印製說為 ο 者用使上胞。憶例記實如外，另器再容之電明式發η渠明本U於示㈤係 ί 洋f 及圈明之 ‘，8 發Ϊ第ί本但。取。胞存胞器機 AM容隨 DR電，器式如容渠例電之，式般等渠一 > 為蓋CS 係涵(I 容可路内，電廣體極積圍於範用之使明被發係本胞 UStL ，種是瘥見起明之述敍明發本本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 454341 A7 B7 經濟部智慧財產局員工消費合作社印裝五、發明說明u ) 記憶體（RAMs)，動態 RAMs(DRAHs),同步 DfUMs(SDRAHs) ，靜態RAMs(SRAMs)及唯_記憶體（ROMs)。其它之ICs 則包含邏輯裝置，如可程式規削邏輯陣列（P L A s ),應用特定ICs(ASiCs),合併之邏輯/記憶體ICs(埋入式 DRAMs),或任何電路裝置。典型地，多數之ICs係平行地形成在半導體基片，如矽晶圓上，俟製成後晶圓被切割成小方塊K將ICs分成多數之晶片。瑄些晶Η然後被套裝成最後之產品俾使用於，例如，消費者之產品，如電腦，蜂窩式電話，涸人數位式幫肋器（PDAs)及其它產品。為討論起見，本發明敘述之內容係為單一胞之形成。在說明本發明之前先敘述傳統之渠式電容器DRAM。參照第1画，其係示出傳統之渠式電容器100 。這種傳統之_式電容器DRAM胞係被揭示於，例如，UesbitK 等發表於IEDM93-627上之一篇論文”A0.6ti 2 256Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST)”，此篇論文被本文採用為所有目的之參考。典型地，胞之陣列係用字元線及位元線互連K形成DRAM晶片0 D I? A Μ胞含有形成在基片1 〇 1上之渠式電容器1 6 0 。基片係稍被摻予Ρ型雜質如硼（Β)。渠内被充填，典型地，接予極濃之η型雜質如砷（As)或磷（Ρ) 之多晶矽（聚矽）161 。或者，在圍繞渠之下部之基片上設置被摻予，例如，砷之埋入板165 。砷係自彤成在渠 --------------— (請先閱讀背面之注意事項再頁) 訂- 線.

A 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） 454341 A7 B7 五、發明說明U ) 之側壁上之雜質源，如ASG ,擴散進入矽基片。聚矽及埋入板係做為電容器之電極。節點介電質164則隔離這些電極。 DRAM胞另含有電晶體110 。電晶體110包含閘極112 ，及擴散區113和114 。被通道117隔離之擴散區係藉注入η型雜質，如磷（P)而形成。節點擴散區125稱為 ”節點接合”，係結合電容器及.電_晶體。節點擴散區係藉 ' ...../· \從渠之聚矽經埋入162 外擴散區之雜質而形成。頸環168係形成在渠之上部。如本文所述，渠之上部係指含有頸環之部份，而下部酣指含有頸環下方之部份。頸環阻止節點接合漏^電至埋人板。漏電需遊免，因其 V - 會降低胞之電荷保存時間，增加再新頻率，進而對性能有不良之影響。含有η型雜質之埋入井170 ,如P或As,係設在基片表面之下方。埋入之n -井内之最高雜質濃度係約在頸環之底部。典型地，相較於埋入板，井之摻雜程度輕微。埋人井係用為連接DRAM陣列之埋入板。藉對閘極及位元線施加適當之電壓使電晶體動作可存取渠式甯容器。大體上，閘極係形成字元線，而擴散區 1 13則經接點183而结合於DRAM陣列之位元線185 。位元線185係藉介設之介電層189 Jj與擴散區隔離。淺渠隔離物（ST I) 180係設置來隔離DRAM胞與其它胞或裝置。如所示，字元線120係形成在渠之上方並藉STI 而與渠之上方隔離◊宇元線120係被稱為”通行字元線” -8 ~ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） “ --------------^--- (請先閱讀背面之注意事項再填k本頁) . --線- 經濟部智慧財產局員工消費合作社印製 454341 A7 B7 五、發明說明（T ) 。瑄種組態被稱為折觼位元線結構。襯護（未圖示）塗覆在位元線之接線上俾將其與閘極隔離。 (請先閱讀背面之注意事項再填窝本頁) 第2a〜C圖示出用於形成渠式電容器之兩段式渠鈾刻流程9參照第2a圖，墊曼207係形成在基H201之表面上。基片含有用於連接渠式電容器之埋入板之埋入之n-井。墊#含有各種層，如硬遮罩層206 ,墊阻止曆205 ，及憨氧化層204 。硬遮罩曆係藉傳統之微影術肜成圖樣Μ界定要形成渠之區202 。執行第1RIE以形成深度事於頸環深度之_ 209 /> 氧化_267 ,如TE0S，接著澱積在晶圓上覆蓋墊#及渠之側壁。氧化層係做為頸環。另外，藉退火Κ稠化氧化物層俾改菩氧化物之品質。

' 參照第2b圖，其示出渠之®部之氧化物被去除。RIE . 钶如化物電槳蝕刻法係i來去除過刺之氧弗物。第 2 R LE—則...係甩來=形-__成1_之_.丕.部）第%.. R LE係為，例如，矽電漿鈾刻法。在進行R I E期間頸瓚係做為蝕刻遮Θ . y

。結果，造成渠之下部寬度w2小於渠之上部之寬度V 、 — 經濟部智慧財產局員工消費合作社印製。瑄種情形需要避免，因其會減少渠式電容器之電容。另外，第2 R IE可能^蝕刻，之上部導致漏電進而對電容器保存電荷之時間有不良之影響。俟形成渠之下部後可選擇性地形成ri型埋入板265 。此埋入板係藉，例如，氣相摻雜，罨漿摻離，或離子注人而形成。替換地，澱積矽酸鹽玻璃以襯墊在渠之側壁上俾提供雜質源，藉退火之驅動雜質則自該雜質源擴散 -9 ~ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 454341 經濟部智慧財產局員工消費合作社印製五、發明說明（及）進入基用例如BHF之化學蝕刻可去除摻離之矽酸鹽玻璃。參照第2e圖，其示出舾點介電層264鼹積在晶圓上並椒墊在渠之細壁上。然後，充填聚矽於渠内。渠之充槙流程亦使聚矽覆蓋到晶圓之表面。聚矽傺被慘入極濃之 η型雜質。流程繼缠進行以形成第1圖所示之0卩八11胞。瘡些流程俗包含凹陷渠内之聚矽，顗琛及節點介電，並形成用於界定領域以形成STI之條，澱積及圖樣化各種層，如閘極昼層，滕積中介之介電層，生成接點開口，及形成位元線。瑄些流程傜被掲示於，例如，Nesbit氏等發表於 IEDH93-627上之論文"A fl.6#n2 256Mb Trench DRAH With Self-Aligned buried strap(BEST)"及 EL-Kareh 氏等發表於"Solid state technology1•刊物，P-89 (1997年5月）上之論文，這兩篤皆被本說明書採做為所有目的之參考。 — 依本發明，提供改良之渠式電容器。渠式電容器含有形成在頚環上方之節點介電而無箱去除節點介電層之上部。這可避免在頸瑗和介電層之上緣之介面處産生針孔。5外，渠之下部之寬度或直徑至少等於上部之寬度或直徑。藉此減少漏電及増加電容。第3圖示出依本發明之第1實例使用於DRAM胞300之渠式電容器360 β如所示，DRAM胞傺為具有埋入條之合併之隔離節點渠（MIHT)胞。也可使用其它之胞組態，如 _lfl- --- I (請先間讀背面之注意事項再填賞本頁) ij· ——線· /l 本紙張尺度埤用中國國家標準（CNS)A4規格（210 X 297公釐） 5434 1 五、發明說明（9) 使用表面條之這種組態。渠之典型尺寸，例如，利用 0.25 W m設計規則作成之256百萬位元DRAM之情形時係約為7〜8« ηι深，渠之開口約為0.25w mX 0.50w m。如所示，渠式電容器係形成在基片301上◊基片例如係被稍微摻入具有第1電氣型之雑質。於一實例上，基片係被稍微摻入具有P-型雜質（P+),如B 。亦可使用摻入極濃之P-型（p + )雜質之基片。例如，能使用P + / P — e p i基Η。瑄種基片含有約1 0 13 c nr3之雜質澹度並具有典型地約2〜3 w m厚之p _ e ρ丨層。Β之濃度係約為 1 . 5 X 1 6 16 c『3 。p -型井3 5 1係用來隔離陣列裝置11 0 。 P -型井之雜質濃度係約為5 X 1 0 17〜8 X 1 0 17 c nr3 。 .依本發明，渠之下部之寬度或_1 2儀實際地約等 -- --- — 於或大於上部之寬度tfi 。選擇地，可在渠之下部四周設置埋入板365 。如所示，埋入板局部蠱置在渠之上部。埋入板係做為電容器之電極。典型地，渠含有被摻入極濃之具有第2電氣型之雜質之半導體材料320 。半導體材料係為例如聚矽。聚矽例如係被摻人極濃之η-型雜質（η +)如As或Ρ 。於一實例上，聚矽係被摻入極濃之 A s。A s之濃度約為1 0 13〜1 〇 20 c nr3 。 .節點介電層364分隔電容器之電極。依本發明，節點介電層襯墊在頸環之内側壁及渠之下部之側壁上◊介電曆含有，例如氮化物或氮化物/氧化物。亦可使用氧化物/氮化物/氧化物或其它適宜之介電曆或蠡層，如氧化物，氮化之氧化物，或Ν0Η0。一 11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填r本頁) 訂線. 經濟部智慧財產局員工消費合作社印製 A7 454341 B7_ 五、發明說明（、。） (請先閱讀背面之注意事項再填寫本頁) 含有第2導電性之埋入井3 70係用來連接電容器之埋入板36 5與DRAM陣列内之其它電容器。於一實例上，埋入井係藉注人η型雜質而彤成。井之濃度約為1X10 17 〜1 X 1 0 20 c «Γ3 。埋入井亦可藉η -型epi層形成，並接至參考電壓。藉將DRAM陣列內之電容器之埋入板接至共通之參考電壓可將介電層上之最大電場減少至最小，藉此，改善可靠性。於一實例上，參考電壓值係為位元線之低及高電颳極限之差之一半共通地被稱為VDD/2。也可使用其它之參考電壓，如接地電壓。條362係設在摻雜聚矽之上方。雜質從摻雑聚砂361 朝外擴散進入矽而形成節點擴散區325或節點接合以結合電晶體及電容器。雖然說明之實例係為埋入條，但，例如亦可使用露出條。經濟部智慧財產局員工消費合作社印製頸環係設在渠之上部並延伸至埋入板之頂部附近。如所示，頸環係稍為凹陷到低於基片表面以容納埋入條362 。頸環含有介電材料。於一實例上，首先形成熱氧化曆，接著在其上毅積TE0S曆。頸環阻止或減少從節點接合到埋入板之漏電。於一實例上，頸環之深度約為1.2«祖，厚度約為20〜90nm。 STI380係設在渠之頂部Μ隔離DR AM胞和陣列內之其它胞俾阴止在栢鄰之電容器間形成條。如所示，S T I重叠部份之渠，留下剩餘剖份供電流在電晶體及電容器間流通。於一實例上，STI公稱地重盤約渠之一半寬度。STI 阳Lh或降低條對條之漏電。STI之深度約為0.25w in。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 454341 Α7 Β7 五、發明說明（IV) 電晶體31.0含有閘極曼365及洩極/源極擴散區313 及314 。擴散區含有η-型雜質，如As或P 。擴散區314 係連接至節點接合。閘極蠱亦稱為”字元線”，含有聚矽層3〗5 。典梨地，聚矽係被摻予η或p -型雜質。選擇地，在聚矽層之上形成金屬矽化物層（未圖示）俾減少閘極叠之薄片電阻。聚矽及矽化物有時稱為”聚矽化物”。如所示，閘極II被覆蓋一層氮化物層316 ，此氮化物曆316係用做為隔離字元線之蝕刻罩。另外，側壁氧化物（未圖示）及襯膜317係用來隔離字元線。襯瞑含有例如氮化物或其它適宜之材料。襯膜在胗成無界線接點383 期間係做為鈾刻阻止物。無界線接點提供擴散區313及位元線385間之連接。介電層389 ,如BPSG或其它之介電材料如氧化物，隔離位元線及擴散區。可設置襯膜 (未圖示）Μ隔雜接點和閘極。通行字元線320係形成在STI380之上。通行字元線係藉STI及厚蓋氧化物而與渠隔離。於一實例上，通行字元線之緣係實質地對準渠之側壁。這種組態係稱為摺昼位元線结構。其它之組態，例如，開放或開放一摺《結構亦可使用。如上述，第1電氣型係為Ρ -型，而第2電氣型則為η -型。本發明亦可應用於具有形成在η-型基片上之Ρ-型聚矽之渠式電容器。另外，可對基片，井，埋人板，及 DRAM胞之其它元件摻予具有極濃或微量之不純原子之雜質Μ獲得所要之電氣特性。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）請先閱讀背之注事項再填

經濟部智慧財產局員工消費合作社印製 454341 A7 ____ B7 經濟部智慧財產局員工消費合作社印製五、發明說明（α) 雖然，第1電氣型僑P-型及第2電氣型係η-型，但是在η-型基片上藉形成充填Ρ-型聚矽之渠而作成之ΜΑΜ胞亦可使用。再者，可對基片，井，埋人板，及DRAM胞之其它元件摻予具有極濃或微量之不純原子之雜質议獲得所要之電氣特性。另外，亦可使用垂直電晶體或其它型式之胞之配置。一 - - f 4a〜g圖示出形成本發明DRAM胞名流程。第“圖示出基片401上設有DRAM胞。基片之主要表面並不重要，任何適宜之方位，如（l〇〇)t U10),或（111)皆可使用。於一範例上，基片係被輕微摻予P-型雜質（P ~ ),如B 之濃度約為1〜。基片亦含有η-型埋人井470 〇埋人井含有P或As之雜質。於一實例上，遮覃係被圖揉化以界定埋入井區◊然後將η-型雜質注入基片之埋入井區。埋入井係用來隔雛 Ρ-弁451和基片，並在電容器之埋入板間彤成導電性橋。注入之雜質濃度及能量絛在UHeV時約>ix lOBcur2 。 .替換地，可藉注入及接著在基片表面上生長epi層K彤：' 一 . 成埋人井。瘡種技術係被揭示於核准給Bronner氏等之美國專利、5t250,829 /號上，眈專利之内容被本發明採做為所有目的之參考。典型地，在基片之表面上形成墊*407 。墊盤40 7包含例如S5氧化物曆404及氮胆止層405 »阻止餍其係做為磨光或随後之流程之蝕刻阻止，包含例如氮化物。在 PB止磨之上設置硬遮罩層406 。硬總軍含有TE0S。其它 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 κ 297公釐）

A7 B7 五、發明說明（0) 材料如BSG亦可用為硬遮罩層。另外，可塗覆抗反射膜 (ARC)以改菩微影術之解析度。 (請先閱讀背面之注意事項再填寫本頁) 硬遮罩曆係藉傳統之微影術以界定要形成渠之區。這包栝澱積阻體及Μ所要之圖樣進行曝光。此阻止曆接著被顯影俾依使用之阻止層係正性或負性去除曝光或非曝光之部份。墊#之曝光部份然後被鈾刻到基片之表面。接著，藉反應性離子蝕刻（RIE)形成深渠408 。經濟部智慧財產局員工消費合作社印製半導髖層452澱積在晶圓上並充填渠。半導體曆含有例如矽。於一實例上，半導體層含有聚矽。亦可使用無晶矽。亦可使用溫度穩定性達約1050〜1100Τ：及具有氮化物或氧化物選擇性之其它型式之材料。聚矽層452因其隨後要被去除，故稱為犧牲之聚矽層。典型地，形成天然之氧化物並在渠被充填聚矽前塗覆在渠之側壁上。氧化物阍之厚度係典型地約為，例如0 . 3〜1 r> m。聚矽然後被凹陷到頸環之底部。凹陷聚矽之方法包含例如，藉 CMP平坦化，化學乾鈾刻（CDE),或RIE Μ彤成與渠之聚矽頂部和墊盤之頂部齊平之表面。執行RIE Κ凹陷渠内之聚矽。亦可使用CD Ε Μ凹陷聚矽。最理想是藉CD Ε 或RIE於單一步驟中平坦化及凹陷聚矽。接著在晶阊上澱積介電層467 。此介電層467係用來形成頸環。介電曆包含，例如氧化物，於一實例上，介電曆係藉首先生長熱氧化物曆，接著藉化學氣相澱積法 (CVD),如利用TEOS之電漿增強CVD(PECVD)或低壓CVD (LPCVD),澱積氧化層而形成〇CVD氧化物可藉退火增 — 15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 454341 _B7_ 五、發明說明（4 ) (諝先閱讀背面之注^一^項再填寫本頁) 稠。氧化物曆之厚度係足夠到胆止垂直漏電。典型地氧化物廇之厚度約為10〜50η«ι。替換地，介電層含有熱氧化物曆。於另外之實例上介電層係自CVD氧化形成。俟形成 CVD氧化物後可執行退火Μ增稠氧化物。退火作業係在例如，Ar, Ν2, Η2〇. Η2〇, Ν0,或 NH3 之環境下進行。氧化環境，如〇2或H2G可用來在CVD氧化層下形成熱氧化曆。來自周圃環境之氧氣擴散通過CVD氧化層Μ在基片表面上形成熱氧化物曆。這種方法之優點係，如需要能在澱積CVD氧化之前無需熱氧化物步驟即可形成熱氧化物。典型地，退火作業係在約1G00〜1100C 之漓度下，進行約0.5〜3小時。第4b圖示出介電層係藉，例如，RIE而蝕刻Μ打開頸環。頸環開口之RIE化學物係選擇具有聚矽及氮化物之選擇性蝕刻氧化物。RIE自墊昼之表面及開口之底部除去介電層。餘留在矽側壁上之介電曆則形成頸環468 。如所示，稍微蝕刻之頸環之頂部係成為錐形。經濟部智慧財產局員工消費合作社印製第4 C鬭示出犧牲聚妙層侔-之底部被除去。最好係利 '用CDE除去犧甦靨___。典型地，在露出之渠_側壁上里現一/ :0薄的^然氧化物廯卩此天然氧化物坷足夠到做為C D E ‘ 之鈾刻向止物。利用例如，N F 3 + C 1 2化學物之C D E蝕刻具有極高之氧化物選擇性之矽或聚矽，而能藉薄之天然氧化物層做為蝕刻阻止物K去除聚矽。例如，業已發琨4000:1之選擇性係足夠利用氧化物做為蝕刻阻止層Μ -16" 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4341 A7 B7 五、發明說明（π ) 自渠除去聚矽。閱讀背面之注意事項再填窝本頁於一實例上，採用具有高CU之CDEK增加矽或聚矽對氧化物之鈾刻選擇性。約12SCCUIB之流動率產生有效之零蝕刻率而聚矽之触刻率則約為2微米/分鐘。這則足夠使矢然氧化物層在去除犧牲層時做為有效之蝕刻阻止物。典型地，天然氧化物之厚度應為約1微米（μ»), 而約1 . 5微米（u m )則更佳。替換地，亦可藉利用，例如，KOH或HF:HN〇3 : 經濟部智慧財產局員工消費合作杜印製 CH 3 COOH之濕蝕刻K除去聚矽。但是，使用KOH會造成 K污染渠之側壁而需額外之清除作業。RIE亦苟用來去除聚矽，因其係為各異方向性。用於RIE清除聚矽之適宜化學物含有SFs 。其它蝕刻具有氧化物或氮化物，如 HP3 / HBr,選擇性之聚矽之適當化學物亦坷使用。具有氧化物或氮化物之蝕刻選擇性在平坦表面上係約小於 100:1而在垂直表面上則增加到2000:1,這是在進行ΙΠΕ 蝕刻期間離子主要係朝垂直方向移動之故。由於垂直方向上之聚矽對氧化物或氮化物之高選擇性之故，只有頸擐之上部被去除。但是，這不會造成問題，因為頸環不會被蝕刻到低於基片之表面。俟去除掉聚矽後，含有η -型雜質，如As或P之埋入板 46 5可選擇性地形成Μ做為第2電極。頸瓖係做為隔離遮罩俾僅容許在頸環下之區域摻離。雜質之濃度約為 lx：1()i9〜1〇2〇cBr3 。埋人板係藉使用ρη3或ASH3氣相 ί〜揍雜，電漿摻離，或電漿浸沒離子注入（P IT I)而形成。 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 45434 1 Α7 Β7 五、發明說明（) 這些技術係揭示於，例如，Ran so®氏等發表於” J. Electromechanical. Soc. Vol. 141, Ko,5(1994), ρρ 137δ"上之論文；美國專利第5, 344, 38 1號；美國專利第 4,937,205 ;及與本專利申請同樣在進行專利申請（於 1 998年2月27日提出，專利代理人之檔號98Ρ7430 )之美國專利申請USSN第__ ,名稱為"Improved

Techniques For Forming T r e u c h Capacitors In An Integral; ed Circuit’'上，這些皆被本文採做為所有目的之參考。亦可使用藉頸環做為隔離罩之離子注入法。替換地，埋入板可利用摻雜之矽酸鹽玻璃，如AS G做為雜質源而形成。使用接雜之矽酸鹽坡璃做為雜質源之例係掲示於 Becker氏等發表於"Electromechanical. Soc. Vol. 136(1989)PP3033 ”上之論文，此篇論文係结合於本文做為所有目的之參考。當採用摻雜之矽酸鹽玻璃時，在埋入板形成後即去除。第4d國示出在晶圓上澱積一曆節點介電層46 4 ,覆蓋在墊癲及渠之内部之表面上◊介電曆係做為分隔電容器極板之介電。於一實例上，介電層含有N0薄膜叠層。N0 薄膜轎曆係藉澱積氮化物曆後再予Μ氧化而形成。氮化物層係藉，例如，在FTPI工具内利用熱氮化及CVD氮化物而形成厚度達大約6.5奈米Um)。氮化物層係在例如約goot;之溫度下再氧化。氮化物層之再氧化可邊際地增加氮化物之厚度。亦可使用其它型式之介電薄膜層，如氧化物-氮化物_氧化物（0N0)或氧化物-氮化物-氧 -18- 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） (諝先閲讀背面之注意事項再填寫本頁) 幻· 線· 經濟部智慧財產局員工消費合作社印製 46434 1 A7 B7 五、發明說明（α) 化物-氮化物（ONONU另外，薄氧化物，氮化物，或歲1 化之氣化物膜亦可使用。聚矽層461葆媵積在晶圓之表面上並充镇渠及覆蓋盤簦。聚矽俗藉，例如，CVD或其它熟知之技術予以截積。如所示，聚矽愾保形的。聚矽俗摻予n-塑雜質，如P 及Ase於一實例上，聚矽層僳摻入As之雜質。AS之濃度約為IX 10 17〜IX ΙΟ20”3。渠偽被充琪摻入48雜質之聚矽β摻雜之聚砂傺做為電容器之電棰（或節黏電極）。替換地，聚矽層含有無晶之矽。材料可在原處（in-situ)摻雜或順序摻雜。第4e圖所示藉，例如，利用適宜之化學物如HF3/C：l2 ，或NF3 /HBr，或SFe之CDE或RIE凹陷聚矽❶於一實例上，聚矽傺凹陷到墊氮化物之水平附近。這種情形之優點你在隨後之濕蝕刻作業期間防止墊氣化物過切 (undercut)。如果過切不是問題時聚矽則能過切至埋入條之深度。經濟部智慧財產局員工消費合作社印製第4f圖示出藉利用，例如，DHF及HF/甘油之湯独刻將殘留在聚矽上方之節點介電層除去。接箸，藉利用，例如，BHF之濕蝕刻剝掉遮罩層。亦可利用CDE去除硬遮罩。於某些實例上，硬遮罩傺在較早之流程上去除，例如在形成深渠之後。如所示，頸環及渠内之介電層亦被輕撤凹陷》於一實例上，如第4 g圖所示，形成埋入條462 »埋入條像藉，例如，蝕刻凹陷渠内摻雜之聚矽415而形成。典 -19- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 5 4 3 41 A7 _ B7 五、發明說明（J ) 型地，蝕刻俗為RIE 。聚砂凹陷到足夠形成埋入條之深度^於一實例上，聚矽傑被凹陷到約低於矽表面0,10微米。然後藉濕蝕刻将頸環及節點介電凹陷到低於摻雜之聚矽之表®。可使用BHF或其它氧化物蝕刻化學物以執行濕蝕刻。亦能使用CDE 。典型地，頸環氣化物偽被凹陷到約低於凹陷之聚矽之頂部5〇niu濕蝕刻同時凹陷節點介電質。但是，蝕刻凹陷節點介電質之程度傺小於頸環氣化物者》這則産生較小之埋入條開口。利用，例如，HF/甘油化學物之附加氮化物蝕刻可增大埋入條之開口。增加埋入條開口之優點像降低埋入條之電阻。凹陷之深度當然係依埋入條之設計要求而定。聚矽係澱積在基片上覆蓋氮化物層及渠之頂部。亦可使用無晶矽。典型地，澱積之層傜未摻雜。此層係磨光平坦化到氮化物阻止層405 。俟平坦化後，渠内之聚矽則凹陷到，例如，約低於基片之表面〇.〇 5微米，在摻雜之聚砂4 20上方留下約0.10微米厚之埋入條462。亦可使用單一之RIE或CDE流程進行層之平坦化及凹陷。第4h圃示出界定DRAM胞之動作匾（ΑΑ)β抗反射塗層 (ARC)偽澱積在基片表面並覆蓋氤化物阻止層及埋入條 ^ ARC係用來改善界定AA用之撤影流程之解析度。阻止層係形成在ARC層之上做為AA蝕刻遮罩。接箸藉傳統之微影術界定動作區。而胞之非動作區則藉，例如，βΙΕ 施予各異方向性地蝕刻。非動作匾係為形成STI48Q之區。如所示，STI重β部份之渠，截斷部份之條440。 -2 0- 本紙張尺度適用中圉國家標準（CNS)A4規格（210 X 297公釐） --------------弊--- ； - (請先閲讀背面之注意事項再填頁) 訂· _ --線. 經濟部智慧財產局員工消費合作社印製 45434 1 A7 B7 五、發明說明（β 諝先閱讀背 © 之注意事項再填寫本頁於隨後之退火流程上，雜質從摻雜之聚矽朗上及朝外擴散通過條Μ形成擴散區42 5 ，STI之深度約為0.25微米。典型地，非動作區係蝕刻到低於氧化物頸環之頂部。於一實例上，非動作區係蝕刻到低於基片衷面約〇 . 25微米。經濟部智慧財產局員工消費合作社印製俟非動作區蝕刻後則去除阻止層及AR C層。為確保無殘留阴止曆及ARC層，可採用清除之流程。非動作區上設有襯膜（未圖示）Μ防止氧氣擴散進入矽及聚矽側壁。襯膜典型地含有，例如，氮化物，在形成氮化物襯膜之前鈍化氧化物，先熱生長在露出之矽上◊氮化物襯膜僳藉，例如，低壓化學氣栢殺積（LPVCJ))而形成。氮化物襯膜係形成在基片表面上覆蓋氮化物層及非動作STI區介電材料係形成在基Η之表面上。介電材料含有例如 Si〇2 。於一實例上，介電材料係為TE0S。亦可使用高密度之電漿（HDP)或其它適宜之隔離材料。介電層之厚度係足夠到充填非動作區。因介電曆典型係為保形，故採用平坦化方法，如CMP 。瑄種方法係揭示於Nesbit氏等發表於 IEDM93-627,名稱”A 0.6WIB2 256Mb Trench DRAM Cell With Self-Aligned Buried Strap(BEST)" 之論文上，此篇論文已被本文採做為所有目的之參考。基片之表面磨光俾STI及氮化物成為實質地平坦。接著，藉例如濕化學蝕刻去除墊龃止層。濕化學蝕刻係具氧化物選擇性。此時亦藉具敕選擇性之濕化學蝕刻去除墊氧化物。在去除墊氧化物後朗在晶圓上形成氧 -21- 本紙張尺度通用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 454341 五、發明說明（〆）化物層。此氧化物曆，稱為”閘極犧牲曆”係做為隨後之注入流程之遮罩氧化物。 (請先閲讀背面之注意事項再填寫本頁) m出曆係澱積在氧化物層之頂部並適當地圖案化μ露出Ρ -井區。俾界定DRAM胞之η -通道存取電晶體410之Ρ-型井之區。如所示，p -型雜質，如硼（B )，係注入井區。雜質係注入足夠深俾阻止擊穿及降低薄片電阻。雜質之輪廊僑可控制俾獲得所要之電氣物性，例如，閘極之臨界電颳（V t >。另外，亦彤成η-通道支撐電路用之P-型井。用於互補金属氧化物矽（CMOS)裝置上之互補井係磨成η-型井。形成η -型井則餺要用於界定及彤成n-型井之額外之微影及注入流程。與P -型井之情形一樣，η -型之輪廊係可控制俾獲得所要之電氣特性。俟形成井後閘犧牲層即被除去。製成各種手於彩成電晶體之閘極之曆。這係包括形成做為閛極氧化物之閘極氧化層415 ,聚矽曆416 ,及帽蔫氮化物層41S 。典型地，聚矽曆可包含金屬砂化物層 41 7 ,如W S i X，俾形成聚矽化物Μ降低薄片電阻。接經濟部智慧財產局員工消費合作社印製著，將各種閘極廇圖案化Κ形成電晶體410之閛極叠曆 412 。通行閘極撬層420係典型地形成在渠之上方並藉 STI而與渠隔離。源極/洩極擴散區413及414係藉注入η -型雜質，如Ρ或As而形成。於一實例上，Ρ係注入源極及洩極區。注人量及能量依能產生可獲得所要之蓮轉特件.之雜質輪廊而定。為改善源極及洩極對閛極之擴散及對準，可採用氮化物間隔件（未圖示）。擴散區41 4 本紙張尺度適用中國國家標準（CNS)A4規掊（210 X 297公釐） 45434 ) A7 B7 五、發明說明（Η ) 連接牵擴散區425 ,進而形成節點接合。介電層489係形成在晶圓表面覆蓋閛極及基片表面。 (請先閱讀背面之注意事項再填寫本頁) 介電餍例如含有BPSG。另外之介電層如TEOS,亦可使用。如所示，無界線接點開口 483係蝕刻到露出擴散區413 。接點開口然後允填導電性材料，如η +摻雜聚矽，Μ 形成接點之柱。代表位元線之金屬曆4S 5係形成在介電罾之上方舱經接點柱而與源極連接。第5阔示出本發明之另外實例。如所示，榘式電容器之下部之直徑之寬W2係大於上部者Wi 。增加W2會增大電容器之電容。為達成這種結構，如第4b圖所示，藉利用例如NF3 /Cl2之化學物之CDE清除犧牲聚矽。亦可使用其右選擇性地蝕刻矽之化學物。另外，亦可藉利用SFe , /HBr之RIE，或利用KOH化學物之濕鈾刻。渠之底部係藉例如CDE蝕刻而露出。渠之擴大方法係揭示於例如Τ . 0 z a k ΐ氏等發表之論文，0 . 2 2 8 w m 2 經濟部智慧財產局員工消費合作社印製

Trench Cell Technologies With Bottle. Shaped Capacitor for 1 Gigabit DRAMs"上，此篇論文係結合於本文做為所有目的之參考。CDE蝕刻用之蝕刻劑係經選擇能除去榘側壁上之天然氧化物。這可藉減少C12之流動率Μ降低蝕刻劑對氧化物之選擇性（s e 1 e c t i v i t y ), 或藉改變化學物而達成。濕鈾刻或CDE係有時限俾在去除犧牲聚矽之際限制渠不致擴大進入或接觸相鄰之渠。渠之底部之擴大係小於相鄰渠間之最小間隔50S：,而20〜30¾則為最佳。因相 -2 3 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 5 4 3 41 A7 B7 五、發明說明（〆） (請先閲讀背面之生意事項再填寫本頁) 鄰渠之間隔典梨地係約於最小基本規則（G R )，故渠之擴大應限制在50¾ GR之下。這將提供例如下部直徑小於 2GR之瓶型渠。渠之擴大最好約為20〜403： GR。俟去除犧牲聚矽及触刻阻止層後能選擇地彤成埋入板。可使用各種用於形成埋人板之技術，諸如，利用例如 AsHa或PH3在約;LOOO〜1100*0之溫度下執行之氣栢摻雜 ,As或P之離子注人，電漿摻雜，或電漿浸沒雛子注入。然後澱積摻雜之聚矽K形成節點電極。摻雜之聚矽，當其充填渠之下部時其内會產生空隙572 。因空隙572 係位在渠之下部，故不會影響隨後之流程和或裝置之功能。其它增大渠之電容之技術，如在渠内形成半球形之矽粒或在澱積節點介電質之前粗糙化渠之側壁亦可使用。第6a〜c _示出形成本發明之DRAM胞之替換流程。第 6a圖示出設有基Η 601 。如所示，基片含有η-型埋入井 670 。墊疊407 ,其含有例如硬遮罩層406 ,係形成在基片表面上。墊籲係被圖案化Μ界定渠區602 ,而深渠 608則藉RIE而形成於其上。經濟部智慧財產局員工消費合作社印製俟形成渠後在渠之側壁上澱積一層蝕刻阻止曆。如果蕖側壁上之天然氧化物曆太薄（約<1奈米）而不足於做為蝕刻阴』fc曆時此蝕刻姐止曆則是特別有用。蝕刻阻止層覆蓋墊蠹及做為渠側壁之襯瞑。於一實例上蝕刻阻止層含有能去除具有其之選擇性之聚矽之材料。蝕刻阻止曆之厚度係足於使隨後澱積犧牲材615自渠去除而不會實質地擴大側壁，進而避免造成瓶型之渠。所需之實際最 _ 2 4 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 54341 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（佳厚度傜依用來去除犧牲聚定。典型地，曆之厚度約奈米。於一實例上，蝕刻盹止如熱生長或CVD彤成之氧蝕刻胆It層最好含有氧化成頸環之前無需去除渠之需去除渠之下部。犧牲聚矽層652係澱積矽係凹陪，此凹陪部份係到頸環之底部附近。選擇眼士蘑部份可藉，例如，。接著，形成頸環層667 及犧牲聚矽之頂剖。介電型地含有在CVD氧化物底執行退火Μ增稠頸瓖層。 CVD氧化物並在氧化之環便在渠/CVD氧化物介面間環之可靠性。第6b圖示出藉RIE蝕刻，藉R TE或CDE去除犧牲去除犧牲層。氧化物蝕刻眼止蝕刻擴散大渠之側壁蝕刻m止餍。然後，利用矽所執行之蝕刻之流程條件而為1〜20奈米，最好為約1〜5 層含介電材料，如藉各種技術化物，氮化物，或氧氮化物。物。使用氧化物之優點係在形上部或在去除犧牲聚矽之後無在晶圓上自渠之上性地，渠含有DHF ,此曆係罾，其係下之熱氧替換地，境下增稠形成墊氧充填渠部去除之上部化學物覆蓋渠做為頸化物。頸環氧而形成化物曆 608 〇。聚矽之露出之濕蝕之側壁環氧化選擇性化物可。這種 ,進而犧牲聚係凹陷之蝕刻刻去除之上部物，典地，能藉澱積方法方改善頸頸環曆Μ形成頸環668 。接著聚矽651 。亦可使用濕蝕刻以阻止層在去除犧牲聚矽之際能。第6c圖示出接著去除氧化物上述之技術彤成埋入板S65 。 -25 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）請先閲面之注事項再填寫本頁 54341 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（4) 介電層664係澱積在晶圓上覆蓋頸環及渠之下部之側壁。介電層係做為渠式電容器之節點介電。接著，澱積摻雜之聚矽曆661並充填渠。之後，持縝第4d〜h圖所示之流程Μ形成渠式電容器及記憶體胞。第7a〜c圓示出本發明之再另外實例。如所示，含有，例如熱氧化物曆704 ，胆止層705 ,及硬遮罩層（未圖示）之墊#707係形成在基Η表面上。墊#係被画築化Μ界定渠區。接著進行RIE以在渠區形成深的渠708 。η-型埋人井670亦設置於基片上。俟形成渠後硬遮罩層即被剝除，而在基Η表面上方留下墊胆止曆7 0 5及墊氧化物層7 0 4 。蝕刻阻止層7 7 6係用來當自渠去除犧牲聚矽752之際做為蝕刻阻止之用。俟形成蝕刻阻止層後則濺積犧牲聚矽752之層Μ充填渠。接著犧牲聚矽凹陷至所要之深度，約在頸環底部附近。蝕刻胆止層之露出部份可藉例如濕DHF蝕刻或CDE而被去除。蝕刻阴止曆之露出部份之去除亦同時除去DTRIE 之損害及污染，進而改善隨後形成之頸環之可靠性。接著，澱積介電麕767並覆蓋榘之表面及側壁。介電層係用來形成頸環。然後進行退火Μ增稠介電層。替換地，在氧化之環境下锻積CVD氧化物及退火以增稠CVD氧化物躺以單一之熱處理步驟在CVD氧化物底下形成熱氧化物。

第7b圖示出執行RIE Κ形成頸環76 8 。俟執行完RIE 後則去除犧牲層及蝕刻砠止層。第7 c圖示出利用上述之 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (諳先閲讀背面之注意事項再填寫本頁) 訂· 線. A7 _B7_ 五、發明說明（< ) 技術形成理人板76 5 。接著，形成節點介電764 。然後，用H接雜之聚矽充填渠。之後，持續執行第4e〜h圖所不之流程。第8圓示出本發明之再另外實例之DRAM胞。如所示， DRAM胞含有結合於電晶體810之渠式電容器860 。渠式電容器860除了環繞著渠之下部瑄點不同外，餘皆與第 3画所述之榘式電容器栢似。形成無埋入板之電容器之流稈係與第4 , 6及7圖所示者相同。至於，例如，第 4c, 6c，及7c所示之埋入板之形成流程則省略。此意指俟去除犧牲聚砂後即溅積節點介電而非形成埋入板。於採用蝕刻睹止曆Μ阻止渠之下部之擴大之實例上，節點介電係在去除犧牲聚矽及蝕刻阻止層後才形成。另外，第5圖之瓶型渠式電容器亦可藉省去用於形成埋人板之潦程而彤成，此電容器係無埋入板。例如，節點介電係在去除犧牲聚矽及擴大渠之大部後才形成。經濟部智慧財產局員工消費合作社印製雖然本發明已藉各種實例說明如上，但對於熟知此項技術者，將明白可對本發明進行變更及修改而不會逾越本發明之範圃。因此本發明之範圍不受限於上述而係受限於申請專利範圍之各項及其等之全部同等之範圍。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 54 3 41 A7 B7 五、發明說明（站）符號之說明經濟部智慧財產局員工消費合作社印製 100 傳統之渠式電容器DRAM胞 10 1 基片 110 電晶體 112 閘極 1 13 擴散區 114 擴散區 11.7 通道 120 字元線 125 節點擴散區 160 渠式電容器 161 多晶矽 (資 g矽） 162 埋入條 164 節點介電質 165 埋入板 168 頸環 170 埋入井 180 淺渠隔離物 183 接點 185 位元線 189 介設之介電曆 20 1 基 Η 202 區 204 墊氧化層一 2 8 - (請先閲讀背面之注意事項再填窝本頁)

本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） i54341 A7 B7 五、發明說明（β) 經濟部智慧財產局員工消費合作社印製 20 5 墊 m 止曆 206 硬碑罩層 207 墊凝 209 渠 264 節點介電層 265 η 型埋入板 267 氧化曆 271 聚矽 300 DRAM 丨胞 301 基片 310 電晶 Mffi 體 313 汲棟 / 源極擴散區 314 汲極 / 源極擴散區 316 氮化層 317 襯膜 320 半導體材料 325 節點擴散 351 P 型井 361 摻雜聚矽 362 埋入條 364 節點介電層 365 埋入板 (閘極獯） 370 埋入井 380 淺渠隔離物 -29 — ill----------i I (請先間讀背面之注意事項再填^私頁) ;-線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 15434 A7 B7 五、發明說明（d) 經濟部智慧財產局員工消費合作社印製 383 無界線接點 385 位元線 389 介電層 40 1 基 Η 4 04 墊氣化物層 405 墊阻止層 406 硬魅罩層 40 7 墊蠱 408 溁渠 4 10 電晶 BM 磨 4 12 閘極蠱層 4 13 源極 / 洩極擴散區 4 14 源極 / 洩極擴散區 4 15 閘極氣化 Kg 暦 4 16 聚砂層 4 17 金屬矽化物層 4 18 帽蓋氮化物層 4 2 0 摻雜之聚矽 4 2 5 擴散區 44 0 條 4 5 1 P- 井 4 5 2 半導體層 4 6 1 聚矽層 4 62 埋人條 -30- (請先閱讀背面之注意事項再填氮本頁)

-I 訂. ;|-線本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 5434 A7 B7 五、發明說明（w〉經濟部智慧財產局員工消費合作社印製 464 節點介電層 48 5 埋入板 467 介電曆 468 頸環 470 η 型埋入井 480 淺渠隔離物 48 3 無界限接點開口 48 5 金屬 Prff 曆 489 介電層 572 空隙 601 基片 602 渠區 608 深渠 615 犧牲材 651 犧牲聚矽 652 犧牲聚矽廇 661 摻雜 684 介電層 665 埋入板 667 頸環層 668 頸環 670 η 型埋入井 676 独刻 m ih 層 704 墊氧化物層 -31- (請先閱讀背面之注意事項再填备本頁) Γ：·線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） d 4 3 4 i A7 B7 五、發明說明（^) 經濟部智慧財產局員工消費合作社印製 705 阻止層 707 墊 70S 深渠 75 2 犧牲聚矽 764 節點介電質 765 埋入板 767 介電曆 768 頸 τΜ 環 776 蝕刻胆止層 8 10 電晶 ΜΛ m 860 渠式電容器 ------f — -- ... (請先閱讀背面之注意事項再填寫氧頁) 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims

六、申請專利範圍第88 1 05 376號「具有隔絕環之渠式電容器」專利案 (90年2月修迮）六、申請專利範圍：一種用於製造渠式電容器之方法，其包含：形成渠於基片中；沈積充塡物材料於渠之下部中；在該充塡物材料之上方之渠上部中沈積介電頸環；從渠之底部去除充塡物材料：形成襯護頸環及渠之底部之渠側壁的節點介電質；及充塡該渠有摻雜之半導體材料俾做爲渠式電容器之電極，其中該渠之下部的直徑係實際地至少等於該渠之上部的直徑。 2_如申請專利範圍第1項之方法，其中沈積介電頸環之步驟含有使用化學氣相沈積法來沈積該介電頸環的步驟。 3. 如申請專利範圍第1項之方法，其中沈積介電頸環之步驟含沈積氧化物層之步驟。 4. 如申請專利範圍第3項之方法，其中該氧化層之厚度係在10nm至50nm之間。 5. 如申請專利範圍第1項之方法，尙包含退火該介電頸環而加密該介電頸環之步驟° 6. 如申請專利範圍第1項之方法，尙包含擴散氧氣穿過該介電頸環下方之步驟。 7. 如申請專利範圍第1項之方法，其中形成渠於基片中之本紙張尺度適用中國國家標準（CNS) Α4規格（210Χ297公釐） "先聞讀背而之注意事項再Μ寫本頁) ，1T 經濟部智蒽財4咼爵工消費合作社印製 454341 A8 B8 C8 DR _ 六、申請專利範圍步驟含有以單一蝕刻過程來蝕刻該渠至最後深度之步驟。 (請先閱讀背而之；^意事項再填寫本頁) s.如申請專利範圍第1項之方法，其中沈積充塡物於該渠之下部的步驟含有沈積含有多晶矽及非晶矽之一的充塡物材料之步驟。種用於製造渠式電容器之方法，其包含：形成渠於基片中；沈積犧牲充塡物材料於渠之下部中；在該充塡物材料之上方之渠的上部中及該渠的側壁上沈積介電頸環而形成渠之頸環；以及從渠之底部去除充塡物材料，使得該渠之下部的直徑係實際地至少等於該渠之上部的直徑。 10.如申請專利範圍第9項之方法，尙包含：形成襯護該頸環及該渠之底部之渠之側壁的節點介電質；以及以摻雜之半導體材料來充塡該渠而作爲該渠式電容器之電極。經濟部智袅財'4局段工消費合作社印製 11·如申請專利範圍第9項之方法，其中沈積介電頸環之步驟含有使用化學氣相沈積法來沈積該介電頸環的步驟。 12·如申請專利範圍第9項之方法，其中沈積介電頸環之步驟含沈積氧化物層之步驟。 ia如申請專利範圍第12項之方法，其中該氧化層之厚度係在10nm至50nm之間。 14.如申請專利範圍第9項之方法，尙包含退火該介電頸環 -2- 本紙張尺度適用中國國家標準（CNS > A4現格{ 210X297公釐） 45434 1 經濟部智总时是^肖工消費合作社印製 A8 B8 C8 __—__D8 六、申請專利範圍 ! 而加密該介電頸環之步驟。 15.如申請專利範圍第9項之方法，尙包含擴散氧氣穿過該 ! 介電頸環下方之步驟。 ! | 瓜如申請專利範圍第9項之方法，其中形成渠於基片中之 | ! 步驟含有以單一蝕刻過程來蝕刻該渠至最後深度之步驟。 K如申請專利範圍第9項之方法，其中沈積犠牲充塡物於該渠之下部的步驟含有沈積含有多晶矽及非晶砍之一的充塡物材料之步驟。本紙張尺度適用中國國家標準{ CNS ) A4規格{ 2]0X2W公着） {请先間讀背面之注意事項再填寫本頁J