KR100707803B1 - 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 첨점을 제거하면서, 채널길이를 늘리는 리세스를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판의 소정부분을 식각하여 가운데부분이 둥글게 돌출되고 가장자리 부분이 마이크로 트렌치를 갖는 제1리세스를 형성하는 단계, 상기 제1리세스의 바텀부를 식각하여 상기 제1리세스보다 폭이 크고 라운드진 제2리세스를 형성하는 단계, 상기 제1 및 제2리세스로 이루어진 리세스 상에 게이트 패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 채널 면적을 증가시켜 문턱전압이 높아지고, 이로 인해 항복전압특성이 좋아지며, 라운딩공정으로 리프레시 특성이 향상되는 효과가 있다.
플라스크형 리세스, 등방성식각, 마이크로트렌치, 후처리식각
Description
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 3a는 아르곤의 첨가량에 따른 마이크로 트렌치 발생확률을 설명하기 위한 단면도,
도 3b는 아르곤의 가스량에 따른 마이크로 트렌치 발생확률을 설명하기 위한 그래프,
도 3c는 아르곤의 가스량에 따른 감광막과의 선택비를 설명하기 위한 그래프,
도 3d는 압력에 따른 마이크로 트렌치 발생을 설명하기 위한 단면도,
도 3a는 아르곤의 첨가량에 따른 마이크로 트렌치 발생확률을 설명하기 위한 단면도,
도 3b는 아르곤의 가스량에 따른 마이크로 트렌치 발생확률을 설명하기 위한 그래프,
도 3c는 아르곤의 가스량에 따른 감광막과의 선택비를 설명하기 위한 그래프,
도 3d는 압력에 따른 마이크로 트렌치 발생을 설명하기 위한 단면도,
도 3e는 파워에 따른 마이크로 트렌치 발생을 설명하기 위한 단면도,
도 4와 도 5는 종래기술과 본 발명의 리세스 프로파일을 비교하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 마스크패턴 24 : 감광막
25 : 제1리세스 26 : 제2리세스
27 : 게이트절연막 28 : 게이트패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 활성영역을 정의하는 소자분리막(12)을 형성한다. 소자분리막(12) 상에 마스크패턴(13)을 형성한다. 여기서 마스크패턴(13)은 패드산화막(13a), 하드마스크(13b), 감광막(13c)으로 구성된다.
도 1b를 참조하면, 마스크패턴(13)을 식각마스크로 반도체 기판(11)의 소정 부분을 한번에 식각하여 리세스(14)를 형성한다. 이때, 리세스(14)가 형성되는 시점에서 마스크패턴(13)은 소실된다.
상기한 종래기술은 플라나 게이트(Planat Gate)보다 채널길이가 길고, 리프레시 특성이 향상되었지만, 반도체 소자가 더욱 작아짐에 따라 패턴은 미세해지고, 소자와 소자 사이가 가까워짐에 따라 더욱 채널 간의 길이을 넓힐 필요가 있다.
또한, 상기한 종래기술은 리세스형성 후 소자분리막에 접하는 액티브 영역의 에지에 첨점(Horn)이 형성되 전하가 몰리는 특성이 있어 누설전류(Leakage)가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 첨점을 제거하면서, 채널길이를 늘리는 리세스를 갖는 반도체 소자의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판의 소정부분을 식각하여 가운데부분이 둥글게 돌출되고 가장자리 부분이 마이크로 트렌치를 갖는 제1리세스를 형성하는 단계, 상기 제1리세스의 바텀부를 식각하여 상기 제1리세스보다 폭이 크고 라운드진 제2리세스를 형성하는 단계, 상기 제1 및 제2리세스로 이루어진 리세스 상에 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제1리세스를 형성하는 단계는 염소계가스와 비활성가스의 혼합가스로 진행하는 것을 특징으로 하며, 상기 비활성가스는 상기 혼합가스에서 4％∼10％의 비율만큼 사용하는 것을 특징으로 하고, 상기 제1리세스를 형성하는 단계는 500Ｗ∼2000Ｗ의 파워, 4mT∼8mT의 압력으로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)에 소자분리막(22)을 형성한다. 여기서, 상기 소자분리막(22)은 활성영역을 정의하기 위한 것으로, 적어도 3000Å의 깊이로 형성한다.
이때, 소자분리막(22)은 반도체 기판(21)의 소정영역을 식각하여 트렌치를 형성한 후, 상기 트렌치에 소자분리막(22)으로 사용되는 절연막을 매립하고, 화학적기계적연마(Chemical Mechanical Polishing : CMP)로 분리하여 형성한다.
이어서, 소자분리막(22) 상에 패드산화막(23a)을 형성한다.
다음으로, 패드산화막(23a) 상에 하드마스크(23b)를 형성한다. 여기서, 하드마스크(23b)는 후속 반도체 기판(21)을 식각시 감광막(24)의 마진을 확보하기 위한 하드마스크로 사용하기 위한 것으로, 폴리실리콘으로 형성한다.
다음으로, 하드마스크(23b) 상에 감광막(24)을 형성하고, 노광 및 현상으로 패터닝한다. 패터닝된 감광막(24)을 식각마스크로 하드마스크(23b)과 패드산화막(23a)을 식각한다.
상기 하드마스크(23b)와 패드산화막(23a)을 후속 리세스 공정시 식각마스크로 사용할 마스크패턴(23)이라 한다.
도 2b에 도시된 바와 같이, 감광막(24)을 제거한다. 상기 감광막(24)은 산소플라즈마를 이용하여 제거한다.
이어서, 마스크패턴(23)을 식각마스크로 반도체 기판(21)의 소정부분을 식각하여 제1리세스(25)를 형성한다.
여기서, 제1리세스(25)는 가장자리부분이 가운데부분에 비해 움푹 패인 마이크로 트렌치 형상을 갖는다. 자세히 살펴보면, 가운데부분는 둥글게 돌출된 형상(25a)을 갖고, 가장자리부분은 예리한 마이크로 트렌치 형상(Micro trench, 25b)을 갖게 형성된다.
마이크로 트렌치(25b)는 화학적 식각과 물리적 식각으로 이루어 지는 플라즈마 식각시 물리적 식각에 의하여 발생하는 현상으로 플라즈마 내에 형성된 이온이 플라즈마 장내에서 가속되어 식각층에 충돌됨으로서 발생하는 현상으로 이온의 방향성 때문에 발생하며, 식각시 모서리 부분으로 좀 더 식각이 되는 경우를 말한다.
위와같이, 둥글게 돌출된 형상(25a)과 마이크로 트렌치 형상(25b)을 갖는 제1리세스를 형성하기 위한 조건은 다음과 같다.
먼저, 식각장비는 고밀도플라즈마 장치를 이용하고, 염소계가스인 BCl3에 비활성기체인 아르곤(Ar)을 첨가한 혼합플라즈마를 사용하여 진행한다. 여기서, Ar을 첨가하여 식각하면 식각시 Ar에 의해 폴리머가 증착되는데, 이러한 폴리머로 인해 식각측벽으로의 전자 차아지업(Electron charge-up)현상이 발생하고, 이로써 플라즈마내 활성종들이 식각측벽을 더욱 충동하게 되므로 식각측벽의 바닥쪽은 식각이 매우 잘 진행되어 최종적으로 마이크로 트렌치 형상(25b)을 갖는 식각프로파일이 나타난다.
상기한 식각공정을 자세히 살펴보면, 염소계가스인 BCl3에 비활성기체인 아르곤(Ar)을 첨가한 혼합플라즈마를 사용하여 진행하는데, 아르곤가스는 혼합가스의 4％∼10％의 비율만큼 사용한다. 파워는 500Ｗ∼2000Ｗ를 사용하고, 압력은 4mT∼8mT로 진행한다.
도 3a는 아르곤의 첨가량에 따른 마이크로 트렌치 발생을 설명하기 위한 단면도이다.
도 3a를 참조하면, 아르곤이 4％ 첨가 됐을때의 센터와 에지부분이 91％ 첨가 됐을때의 센터와 에지부분과 비교하여 마이크로 트렌치 형상이 확연히 드러남을 알 수 있다.
도 3b는 아르곤의 가스량에 따른 마이크로 트렌치 발생확률을 설명하기 위한 그래프이다.
도 3b를 참조하면, 아르곤의 첨가량이 증가할수록 마이크로트렌치 형성비율이 낮아지고, 아르곤의 첨가량이 작을수록 마이크로트렌치 형성비율이 높아짐을 알 수 있다.
도 3c는 아르곤의 가스량에 따른 감광막과의 선택비를 설명하기 위한 그래프이다.
도 3c를 참조하면, 센터와 에지쪽에서 모두 아르곤의 첨가량이 증가할수록 감광막과의 선택비가 증가한다.
도 3d는 압력에 따른 마이크로 트렌치 발생을 설명하기 위한 단면도이다.
도 3d를 참조하면, 압력이 4mT일때 보다 압력이 6mT, 8mT, 10mT로 증가할수록 마이크로 트렌치 형상이 옅어진다. 이는, 압력이 감소하면 가스 입자들의 민프리패스(Mean Free Path)증가로 이온들이 측벽 모서리로 몰리게 되어 마이크로트렌치가 더 잘 발생됨을 의미한다.
도 3e는 파워에 따른 마이크로 트렌치 발생을 설명하기 위한 단면도이다.
도 3e를 참조하면, 파워가 0Ｗ일때 보다 파워가 100Ｗ, 500Ｗ로 증가할수록 마이크로 트렌치 형성이 뚜렷이 드러난다. 파워가 증가하면 이온의 사이드벽(Sidewall)에 대한 반사 확률이 증가하여 이온 반사 유량의 증가가 잘 일어난다.
종래기술과 본 발명을 비교해보면, 종래기술은 Cl2와 HBr의 혼합 플라즈마를 사용하여, 소자분리막에 접하는 액티브 영역의 에지에 첨점이 형성되었으나, 본 발명은 BCl3와 Ar의 혼합가스를 사용하여 첨점이 형성되었던 소자분리막에 접하는 액티브 영역의 에지를 더 빨리 식각하여 첨점의 반대 형상인 마이크로 트렌치 형상(25b)이 형성된다.
도 2c에 도시된 바와 같이, 마스크패턴(23)을 식각마스크로 제1리세스(25)의 바닥부분을 식각하여 제1리세스(25)보다 폭이 크고 라운드진 제2리세스(26)를 형성한다.
위와같이, 라운드진 제2리세스(26)를 형성하기 위해 혼합가스로 식각을 진행한다. 혼합가스는 Cl2와 HBr을 혼합하여 사용한다.
상기 혼합가스로 실리콘을 식각하면 마이크로 트렌치(25b)가 발생한 부분의 식각보다 직접적으로 위에서 가스를 공급 받는 부분의 식각이 빨라지기 때문에, 둥글게 돌출된 형상(25a)부분이 더 식각이 되면서 전체적으로 둥근 모양을 이루게 된다. 더불어, 식각시 마이크로 트렌치(25b)쪽에 측면식각(등방성 식각)으로 제1리세스(25)보다 더 큰 폭을 갖는다.
상기한 라운드진 제2리세스(26)는 P1, P2와 순서로 식각된다.
따라서, 제1리세스와 제2리세스로 이루어진 리세스는 종래의 'Ｕ'자형 리세스보다 채널길이가 늘어난 플라스크형 리세스를 형성한다.
도 2d에 도시된 바와 같이, 세정공정을 진행하여, 식각 후 잔류물과 패드산화막(23)을 제거한다. 세정공정은 HF 또는 BOE 중에서 어느 하나로 실시한다.
이후에, 라운딩공정을 실시한다. 라운딩 공정은 리세스의 탑코너('Ｒ')를 라운딩시키기 위한 것으로, CF4와 O2의 혼합가스로 대미지층(DAMAGED LAYER)을 식각하는 LET공정을 실시한다.
따라서, 리세스(25,26)의 탑코너('Ｒ')가 라운딩 되어, 누설전류의 스트레스 포인트를 제거하므로 리프레시특성이 개선된다.
도 2e에 도시된 바와 같이, 제1리세스(25)와 제2리세스(26)로 이루어진 리세스를 포함한 반도체 기판상에 게이트절연막(27)을 형성한다.
이어서, 게이트절연막(27) 상에 리세스(25, 26)에 일부가 매립되고, 나머지는 반도체 기판(21)의 상부로 노출된 게이트패턴(28)을 형성한다.
게이트패턴(28)은 게이트전극(28a)과 게이트하드마스크(28b)가 순차적으로 적층된 구조를 갖는다. 여기서, 게이트전극(28a)은 폴리실리콘과 WSix가 적층된 구조로 형성하고, 게이트하드마스크(28b)는 Si3N4로 형성한다.
도 4와 도 5는 종래기술과 본 발명의 리세스 프로파일을 비교하기 위한 단면도이다.
도 4를 참조하면, 종래에는 'Ｕ'자형 리세스 프로파일로 d1의 채널길이를 갖고, 리세스의 탑코너(40)에 스트레스 포인트가 형성된 것을 볼 수 있다.
도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 플라스크형 리세스 프로파일은 d2의 채널길이를 갖고, 리세스의 탑코너(50)가 라운딩되어 있는 것을 볼 수 있다.
상기한 본 발명은, 마이크로 트렌치를 형성함으로 첨점을 제거하고, 플라스크형 리세스를 형성하여 채널길이를 증가시키고, 라운딩 공정을 실시하여 스트레스 포인트를 없애서 누설전류를 방지할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하 여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 리세스게이트를 갖는 반도체 소자의 제조방법은 채널 면적을 증가시켜 문턱전압이 높아지고, 이로 인해 항복전압특성이 좋아지며, 라운딩공정으로 리프레시 특성이 향상되는 효과가 있다.
Claims (11)
- 반도체 기판의 소정부분을 식각하여 가운데부분이 둥글게 돌출되고 가장자리 부분에 마이크로 트렌치를 갖는 제1리세스를 형성하는 단계;상기 제1리세스의 바텀부를 식각하여 상기 제1리세스보다 폭이 크고 라운드진 제2리세스를 형성하는 단계; 및상기 제1 및 제2리세스로 이루어진 리세스 상에 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1리세스를 형성하는 단계는,염소계가스와 비활성가스의 혼합가스로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 비활성가스는 상기 혼합가스에서 4％∼10％의 비율만큼 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1리세스를 형성하는 단계는,500Ｗ∼2000Ｗ의 파워, 4mT∼8mT의 압력으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 염소계가스는 BCl3인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 비활성가스는 아르곤인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제2리세스를 형성하는 단계는,Cl2와 HBr의 혼합가스로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1,2리세스는 플라스크형 리세스를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1리세스를 형성하는 단계는,산화막과 폴리실리콘 하드마스크로 이루어진 마스크패턴을 식각마스크로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 게이트패턴을 형성하기 전에,상기 제1,2리세스가 형성된 반도체기판에 대해 세정공정을 진행하는 단계; 및상기 제1리세스의 탑코너를 라운딩시키는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제10항에 있어서,상기 라운딩시키는 단계는,CF4와 O2의 혼합가스로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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