KR20100003174A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 본 발명의 일측면에 따른 반도체 소자의 제조 방법은, 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 소정 패턴을 형성하는 단계; 상기 소정 패턴을 포함하는 결과물의 전면에 제2 절연막을 형성하는 단계; 및 상기 제2 절연막을 전면 건식 식각하여 상기 소정 패턴 측벽에 스페이서를 형성하는 단계를 포함하되, 상기 스페이서 형성 단계는, 상기 제1 절연막이 드러나는 시점을 식각 종말점으로 하여 주 식각을 수행하는 단계; 및 상기 제1 절연막에 대한 상기 제2 절연막의 식각 선택비가 높은 가스를 이용하여 과도 식각을 수행하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 제조 방법은, 새로운 전면 건식 식각 방법을 제안하여 게이트 스페이서와 같은 스페이서 형성 공정 또는 랜딩 플러그 콘택과 같은 콘택 형성 공정에서 하부 기판의 손상을 최소화하여 소자의 특성 및 수율을 향상시킬 수 있다.
스페이서, 랜딩 플러그 콘택, 전면 건식 식각, 주식각, 과도식각

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 전면 건식 식각(blanket dry etching)을 이용하여 스페이서(spacer)나 콘택(contact)을 형성하는 반도체 소자의 제조 방법에 관한 것이다.
도1a 내지 도1c는 종래 기술에 따른 게이트 스페이서 형성 방법을 설명하기 위한 공정 단면도이다.
도1a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 산화막(11)을 형성한다.
이어서, 게이트 산화막(11) 상에 게이트 전극용 도전막 및 게이트 하드마스크용 절연막을 순차적으로 형성하고 게이트 마스크를 이용하여 식각함으로써 게이트 전극(12) 및 게이트 하드마스크(13)가 적층된 게이트 패턴(100)을 형성한다. 이와 같은 게이트 패턴(100)의 식각 과정에서 게이트 산화막(11)이 손실될 수도 있으나 이는 게이트 재산화 공정 등을 통하여 보상이 가능하다.
도1b에 도시된 바와 같이, 게이트 패턴(100)을 포함하는 결과물의 전면에 게이트 스페이서용 질화막(14)을 형성한다.
도1c에 도시된 바와 같이, 게이트 스페이서용 질화막(14)에 대하여 스페이서 형성을 위한 전면 건식 식각을 수행하여 게이트 패턴(100)의 측벽에 질화막으로 이루어지는 게이트 스페이서(14a)를 형성한다. 이러한 게이트 스페이서(14a)의 형성 과정에서 일반적으로 얇은 게이트 산화막(11)도 함께 손실되어 반도체 기판(10)이 노출된다.
그러나, 이와 같은 종래 기술에 따른 게이트 스페이서 형성 방법은 다음과 같은 문제점을 발생시킨다.
전술한 바와 같이 게이트 스페이서(14a) 형성 과정에서 노출되는 반도체 기판(10)은 플라즈마에 의한 손상을 입게 되고(도1c의 "A" 참조), 그에 따라 최근의 얕은 접합(shallow junction)이 형성되는 상황에서 소자의 리프레시(refresh) 특성이 저하되는 등의 문제점이 발생한다.
또한, 반도체 기판(10)의 플라즈마 손상은 후속 공정을 어렵게 하여 소자의 불량을 초래하고 수율을 저하시킬 수 있다. 예를 들어, 융기된 소스/드레인(Elevated Source/Drain : ESD) 구조의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 형성을 위하여 게이트 스페이서(14a) 형성 후 SEG(Selective Epitaxial Growth) 공정을 수행하는 경우에, 반도체 기판(10)의 손상은 이러한 SEG 공정을 어렵게 한다.
따라서, 게이트 스페이서(14a) 형성시 반도체 기판(10)의 손상을 방지할 수 있는 기술의 개발이 요구되는 실정이다.
한편, 도1a 내지 도1c는 평면 반도체 기판 상에 게이트가 형성되는 플래너 형(plannar type) 게이트를 도시하고 있으나, 최근 셀 트랜지스터의 채널 길이 확보 등을 위하여, 기판의 활성 영역을 소정 깊이 식각하여 형성된 리세스(recess) 상에 게이트가 형성되는 리세스 게이트 구조, 소자분리막을 소정 깊이 식각하여 수직으로 돌출되는 핀(fin) 활성 영역 상에 게이트가 형성되는 핀 게이트 구조, 상기 리세스 게이트 구조와 상기 핀 게이트 구조가 혼합된 새들(saddle) 게이트 구조 등이 제안된 바 있다.
여기서, 리세스 게이트 구조 및 새들 게이트 구조를 형성하기 위해서는 공통적으로 기판 활성영역의 식각이 요구된다.
한편, 반도체 소자의 고집적화에 따라 패턴이 미세화되면서 기판의 활성 영역을 정의하기 위한 소자분리막 형성시 일반적으로 갭필(gap-fill) 특성이 우수한 SOD(Spin On Dielectric)막을 이용하게 되었다. 그러나, SOD막은 습식 식각률(wet etch rate)이 높은 물질이기 때문에, 전술한 리세스 게이트 또는 새들 게이트 형성 과정과 후속하는 랜딩 플러그 콘택(landing plug contact) 형성 공정 등에서 손실되기 쉽고, 그에 따라 게이트 전극과 랜딩 플러그 콘택이 쇼트(short)되어 SAC(Self Aligned Contact) 불량이 발생할 가능성이 크게 증가한다.
도2는 종래 기술에 따른 새들 게이트 형성 및 랜딩 플러그 콘택 형성시 발생하는 문제점을 나타내는 사진이다.
도2를 참조하면, 소자분리막의 손실로 인하여 새들 게이트와 랜딩 플러그 콘택(LPC)이 쇼트된 것을 알 수 있다(도면부호 "B" 참조).
따라서, 게이트 형성 및 랜딩 플러그 콘택 형성시 소자분리막 손실을 최소화하여 게이트와 랜딩 플러그 콘택 사이의 쇼트를 방지할 수 있는 기술의 개발이 또한 요구되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 새로운 전면 건식 식각 방법을 제안하여 게이트 스페이서와 같은 스페이서 형성 공정 또는 랜딩 플러그 콘택과 같은 콘택 형성 공정에서 하부 기판의 손상을 최소화하여 소자의 특성 및 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일측면에 따른 반도체 소자의 제조 방법은, 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 소정 패턴을 형성하는 단계; 상기 소정 패턴을 포함하는 결과물의 전면에 제2 절연막을 형성하는 단계; 및 상기 제2 절연막을 전면 건식 식각하여 상기 소정 패턴 측벽에 스페이서를 형성하는 단계를 포함하되, 상기 스페이서 형성 단계는, 상기 제1 절연막이 드러나는 시점을 식각 종말점으로 하여 주 식각을 수행하는 단계; 및 상기 제1 절연막에 대한 상기 제2 절연막의 식각 선택비가 높은 가스를 이용하여 과도 식각을 수행하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 측면에 따른 반도체 소자의 제조 방법은, 기판 상의 소정 패턴 사이에 상기 기판과 접촉하는 콘택을 형성하는 반도체 소자의 제조 방법에 있어서, 상기 기판 상에 제1 절연막을 형성하는 단 계; 상기 제1 절연막 상에 상기 소정 패턴을 형성하는 단계; 상기 소정 패턴을 포함하는 결과물의 전면에 식각 정지막을 형성하는 단계; 상기 식각 정지막을 포함하는 결과물의 전체 구조 상에 층간 절연막을 형성하는 단계; 상기 콘택 형성을 위한 마스크 패턴을 이용하여 상기 층간 절연막을 SAC 식각하여 상기 소정 패턴 사이의 식각 정지막을 노출시키는 1차 콘택홀을 형성하는 단계; 상기 식각 정지막을 전면 건식 식각하되, 상기 제1 절연막이 드러나는 시점을 식각 종말점으로 하여 주 식각을 수행한 후 상기 제1 절연막에 대한 상기 식각 정지막의 식각 선택비가 높은 가스를 이용하여 과도 식각을 수행하여, 상기 제1 절연막을 노출시키는 2차 콘택홀을 형성하는 단계; 및 상기 2차 콘택홀에 의하여 노출되는 상기 제1 절연막을 제거하여 상기 기판을 노출시키는 최종 콘택홀을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 제조 방법은, 새로운 전면 건식 식각 방법을 제안하여 게이트 스페이서와 같은 스페이서 형성 공정 또는 랜딩 플러그 콘택과 같은 콘택 형성 공정에서 하부 기판의 손상을 최소화하여 소자의 특성 및 수율을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3d는 본 발명의 일실시예에 따른 게이트 스페이서 형성 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 반도체 기판(30) 상에 게이트 산화막(31)을 형성한다.
이어서, 게이트 산화막(31) 상에 게이트 전극용 도전막 및 게이트 하드마스크용 절연막(예를 들어, 질화막)을 순차적으로 형성하고 게이트 마스크를 이용하여 식각함으로써, 게이트 전극(32) 및 게이트 하드마스크(33)가 적층된 게이트 패턴(300)을 형성한다. 이와 같은 게이트 패턴(300)의 식각 과정에서 게이트 산화막(31)이 손실될 수도 있으나 이는 게이트 재산화 공정 등을 통하여 보상이 가능하다.
도3b에 도시된 바와 같이, 게이트 패턴(300)을 포함하는 결과물의 전면에 게이트 스페이서용 질화막(34)을 형성한다.
도3c에 도시된 바와 같이, 게이트 스페이서용 질화막(34)에 대하여 스페이서 형성을 위한 전면 건식 식각을 수행하여 게이트 패턴(300)의 측벽에 질화막으로 이루어지는 게이트 스페이서(34a)를 형성한다. 이때, 게이트 스페이서(34a) 형성시 발생하는 반도체 기판(30)의 손상을 최소화하기 위하여, 상기 전면 건식 식각을 주 식각(main etch) 및 과도 식각(over etch)의 두 단계로 나누어 진행하며 이를 좀더 상세히 설명하면 다음과 같다.
우선, 게이트 스페이서용 질화막(34)을 전면 건식 식각하되 게이트 산화 막(31)이 드러나는 시점을 식각 종말점으로 하는 주 식각을 수행한다. 이와 같은 주 식각시 사용되는 가스는 CF4/O2의 혼합 가스인 것이 바람직하며 이 혼합가스에 Ar 가스가 더 첨가될 수도 있다. 더욱 바람직하게는, 상기 주 식각은 10mT 이하의 낮은 압력과 500W 이하의 낮은 소스 파워 및 500W 이하의 낮은 바이어스 파워가 인가된 상태에서, 10~50sccm의 유량을 갖는 CF4 가스, 5~50sccm의 유량을 갖는 O2 가스 및 20~100sccm의 유량을 갖는 Ar 가스를 이용하여 수행될 수 있다.
이어서, 상기 주 식각 후 게이트 산화막(31) 상에 테일(tail) 또는 닷(dot) 형태로 잔류하는 질화물 등을 제거하기 위하여 과도 식각을 수행한다. 이때, 과도 식각은 게이트 산화막(31)의 손실을 방지하기 위하여 게이트 산화막(31)에 대한 질화막의 식각 선택비가 높은 가스를 사용하여 수행되어야 한다. 이와 같이 게이트 산화막(31)에 대한 질화막의 식각 선택비가 높은 가스로 HBr 가스, HBr/O2 가스, HBr/He 가스 또는 HBr/O2/He 가스를 이용하는 것이 바람직하다. 더욱 바람직하게는, 상기 과도 식각은 50mT의 낮은 압력과 500W 이하의 낮은 소스 파워 및 300W 이하의 낮은 바이어스 파워가 인가된 상태에서, 50~400sccm의 유량을 갖는 HBr 가스, 3~20sccm의 유량을 갖는 O2 가스 및 50~200sccm의 유량을 갖는 He 가스를 이용하여 수행될 수 있다.
상기 주 식각 및 과도 식각은 ICP(Inductively Coupled Plasma) 타입의 폴리실리콘 식각 장비에서 수행되는 것이 바람직하다. 또한, 주 식각이 수행되는 압력에 비하여 과도 식각이 수행되는 압력이 더 큰 것이 바람직하다. 예를 들어, 주 식 각은 1~5mT의 압력에서 수행될 수 있고, 과도 식각은 주 식각보다 큰 압력에서 수행되는 것을 전제로 3~50mT의 압력에서 수행될 수 있다.
이러한 방식으로 주 식각 및 과도 식각을 수행하는 경우, 스페이서 형성을 위한 전면 건식 식각이 게이트 산화막(31) 상에서 정지되므로 하부의 반도체 기판(30) 손상이 방지된다.
추가적으로, 반도체 기판(30) 상에 잔류하는 게이트 산화막(31)의 제거 공정을 수행할 수 있다. 즉, 도2d에 도시된 바와 같이, 게이트 스페이서(34a)에 의하여 드러나는 게이트 산화막(31)을 제거하되, 반도체 기판(30)의 플라즈마 손상을 최소화하기 위하여 HF 또는 BOE의 케미컬(chemical)을 이용하는 습식 세정(wet cleaning)으로 게이트 산화막(31)을 제거한다.
전술한 도3a 내지 도3d의 공정 결과, 게이트 스페이서(34a) 형성에도 불구하고 반도체 기판(30)의 플라즈마 손상 없이 반도체 기판(30)이 노출된다. 따라서, 소자의 리프레시 특성이 저하되는 등의 문제점이 발생하지 않으며 후속 SEG 공정 또는 후속 랜딩 플러그 콘택 공정 등이 용이하게 수행될 수 있다.
본 도면에서는 일례로서, 플래너 형 게이트를 형성하고 그 측벽에 게이트 스페이서를 형성하는 과정을 도시하였으나, 이에 한정되는 것은 아니며, 플래너 형 게이트 대신 리세스 게이트 또는 새들 게이트를 형성하고 그 측벽에 게이트 스페이서를 형성하는 과정에서도 동일하게 적용될 수 있다.
도4의 (a)는 본 발명에 따른 게이트 스페이서가 형성된 후를 나타내는 TEM 사진이고, (b)는 본 발명에 따른 SEG 공정이 수행된 후를 나타내는 TEM 사진이다.
도4의 (a)를 참조하면, 본 발명의 일실시예에 따라 스페이서를 형성한 경우에 게이트 산화막 상에서 전면 건식 식각이 정지된 것을 알 수 있다.
또한, 도4의 (b)를 참조하면, 본 발명의 일실시예에 따라 스페이서 형성 및 게이트 산화막 제거를 수행하고 SEG 공정을 수행하는 경우에 에피택셜층이 잘 성장된 것을 알 수 있다.
이하에서는, 상기 게이트 스페이서 형성 후 수행되는 랜딩 플러그 콘택 공정에 대하여 설명하기로 한다. 특히, 종래 기술에서 설명한 바와 같이 게이트 전극과 랜딩 플러그 콘택이 쇼트되는 현상은 게이트 구조가 리세스 게이트 또는 새들 게이트인 경우에 더욱 빈번하게 발생하므로, 이하에서는 일례로서, 새들 게이트 형성 및 그 측벽의 게이트 스페이서 형성 후 수행되는 랜딩 플러그 콘택 공정에 대하여 설명하기로 한다. 그러나, 이하의 랜딩 플러그 콘택 공정이 리세스 게이트 또는 플래너 형 게이트 공정 후 수행될 수도 있음은 당업자에게 자명하다.
도5a 내지 도5g는 본 발명의 일실시예에 따른 새들 게이트 형성 및 랜딩 플러그 콘택 공정을 설명하기 위한 도면이다. 특히, 필요에 따라 평면도 및/또는 평면도의 A-A´ 단면도를 도시하였다.
도5a에 도시된 바와 같이, 반도체 기판(50)에 STI(Shallow Trench Isolation) 공정에 의하여 소자분리막(51)을 형성함으로써 반도체 기판(50)의 활성영역(50a)을 형성한다. 이때, 소자분리막(51)은 산화물 계열의 박막 특히, SOD막으 로 이루어진다.
본 도면에서의 점선 부분은 후속 게이트가 통과하게 될 영역(이하, 게이트 예정 영역)을 나타낸다.
도5b에 도시된 바와 같이, 소자분리막(51)을 포함하는 반도체 기판(50) 상에 게이트 예정 영역을 노출시키는 마스크 패턴(52)을 형성한다.
이어서, 상기 마스크 패턴(52)을 식각 베리어로 활성영역(50a) 및 소자분리막(51)을 소정 깊이 식각하되, 활성영역(50a)을 제1 깊이(D1)로 식각하여 게이트 예정 영역의 활성영역(50a) 내에 제1 요홈부(G1)를 형성하고, 소자분리막(51)을 제2 깊이(D2)로 식각하여 게이트 예정 영역의 소자분리막(51) 내에 제2 요홈부(G2)를 형성한다. 여기서, 제2 깊이(D2)가 제1 깊이(D1)에 비하여 더 큰 값을 가져야 한다. 본 도면의 공정 결과 형성되는 제1 및 제2 요홈부(G1, G2)는 A-A´ 방향과 교차하는 방향으로 라인형으로 연장되면서 후속 게이트 하부에 위치하게 된다.
이와 같은 제1 및 제2 요홈부(G1, G2) 상에 형성되는 게이트를 새들 게이트라 한다. 반면, 본 도면에는 도시하지 않았으나, 상기 마스크 패턴(52)을 식각 베리어로 활성영역(50a)만을 식각하고 그 상부에 게이트를 형성하는 경우의 게이트를 리세스 게이트라 한다.
도5c에 도시된 바와 같이, 마스크 패턴(52)을 제거한 후, 제1 및 제2 요홈부(G1, G2)를 포함하는 결과물의 전면에 게이트 산화막(53)을 형성한다.
이어서, 게이트 산화막(53)이 형성된 결과물의 전체 구조 상에 게이트 전극용 제1 도전막(예를 들어, 폴리실리콘막), 게이트 전극용 제2 도전막(예를 들어, 텅스텐막 또는 텅스텐 실리사이드막) 및 게이트 하드마스크용 절연막(예를 들어, 질화막)을 순차적으로 형성하고 게이트 마스크를 이용하여 식각함으로써, 제1 및 제2 요홈부(G1, G2) 상에 제1 게이트 전극(54), 제2 게이트 전극(55) 및 게이트 하드마스크(56)가 적층된 게이트 패턴(500)을 형성한다. 이때, 제1 및 제2 요홈부(G1, G2)의 선폭에 비하여 게이트 패턴(500)의 선폭이 큰 것이 바람직하다.
도5d에 도시된 바와 같이, 게이트 패턴(500)의 측벽에 게이트 스페이서(57)를 형성한다. 여기서, 게이트 스페이서(57)는 질화막으로 이루어질 수 있다.
본 게이트 스페이서(57) 형성 공정은, 반도체 기판(50)의 활성영역(50a) 및 소자분리막(51)의 손상을 방지하기 위하여, 전술한 본 발명의 제1 실시예에 따른 게이트 스페이서 형성 공정 중 도3c과 동일하게 수행되는 것이 바람직하다.
즉, 게이트 패턴(500)을 포함하는 결과물의 전면에 게이트 스페이서용 질화막(미도시됨)을 형성하고, 이 게이트 스페이서용 질화막에 대하여 스페이서 형성을 위한 전면 건식 식각을 수행하되, 상기 전면 건식 식각을 주 식각 및 과도 식각의 두 단계로 나누어 진행한다. 좀더 상세하게는, 우선, 게이트 스페이서용 질화막을 전면 건식 식각하되 게이트 산화막(53)이 드러나는 시점을 식각 종말점으로 하는 주 식각을 수행한 후, 게이트 산화막(53)에 대한 질화막의 식각 선택비가 높은 가스를 사용하여 과도 식각을 수행하는 것이다. 그에 따라, 게이트 스페이서(57) 형성을 위한 전면 건식 식각은 게이트 산화막(53) 상에서 정지되므로, 게이트 스페이서(57) 형성 과정에서 발생하는 반도체 기판(50)의 활성영역(50a) 및 소자분리막(51) 손상이 방지된다. 본 공정의 구체적인 공정 조건은, 전술한 도3c을 설명을 참조하여, 생략하기로 한다.
도5e에 도시된 바와 같이, 게이트 패턴(500) 및 게이트 스페이서(57)를 포함하고 게이트 산화막(53)이 형성되어 있는 결과물의 전면에 식각 정지막(58)을 형성한다. 이 식각 정지막(58)은 후속 랜딩 플러그 콘택 형성을 위한 층간 절연막의 SAC(Self Aligned Contact) 식각 공정시 하부 구조물(예컨대, 게이트 패턴(500), 게이트 스페이서(57) 등)에 대한 추가적인 어택(attack)을 방지하기 위한 것으로서, 질화막으로 이루어지는 것이 바람직하다.
이어서, 식각 정지막(58)을 포함하는 결과물의 전체 구조 상에 층간 절연막(59)을 형성한 후, 식각 정지막(58)이 드러날 때까지 평탄화 공정을 수행한다. 이 층간 절연막(59)은 산화막으로 이루어지는 것이 바람직하다.
도5f에 도시된 바와 같이, 평탄화된 결과물 상에 랜딩 플러그 콘택 형성을 위한 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 층간 절연막(59)을 SAC 식각하여 게이트 패턴(500) 사이의 식각 정지막(58)을 노출시키는 1차 랜딩 플러그 콘택홀(H1)을 형성한다. 이때, 층간 절연막(59)의 SAC 식각은 고밀도 플라즈마 식각 장비에서 CXFY 가스(예를 들어, C4F6 가스)를 이용하여 수행되는 것이 바람직하다.
도5g에 도시된 바와 같이, 반도체 기판(50)을 노출시키는 랜딩 플러그 콘택홀 형성을 위하여 식각 정지막(58)을 전면 건식 식각하되, 반도체 기판(50)의 활성영역(50a) 및 소자분리막(51)의 손상을 방지하기 위하여, 식각 정지막(58)의 전면 건식 식각은 전술한 본 발명의 제1 실시예에 따른 게이트 스페이서 형성 공정 중 도3c과 동일하게 수행되는 것이 바람직하다.
즉, 식각 정지막(58)의 전면 건식 식각을 주 식각 및 과도 식각의 두 단계로 나누어 진행한다. 좀더 상세하게는, 우선, 식각 정지막(58)을 전면 건식 식각하되 게이트 산화막(53)이 드러나는 시점을 식각 종말점으로 하는 주 식각을 수행한 후, 게이트 산화막(53)에 대한 질화막의 식각 선택비가 높은 가스를 사용하여 과도 식각을 수행하는 것이다. 그에 따라, 식각 정지막(58)의 전면 건식 식각은 게이트 산화막(53) 상에서 정지되므로, 식각 정지막(58)의 전면 건식 식각 과정에서 발생하는 반도체 기판(50)의 활성영역(50a) 및 소자분리막(51) 손상이 방지된다. 본 공정의 구체적인 공정 조건은, 전술한 도3c을 설명을 참조하여, 생략하기로 한다.
본 식각 정지막(58)의 전면 건식 식각 결과, 게이트 스페이서(57) 측벽에 식각 정지막 패턴(58a)이 형성되고, 그에 따라 게이트 패턴(500) 사이의 게이트 산화막(53)을 노출시키는 2차 랜딩 플러그 콘택홀(H2)이 형성된다.
도5h에 도시된 바와 같이, 2차 랜딩 플러그 콘택홀(H2)에 의하여 노출되는 게이트 산화막(53)을 제거함으로써 반도체 기판(50)을 노출시키는 최종 랜딩 플러그 콘택홀(H3)을 형성한다. 이때, 게이트 산화막(53)의 제거 공정은, HF 또는 BOE의 케미컬(chemical)을 이용하는 습식 세정(wet cleaning)으로 수행될 수 있다. 이러한 습식 세정을 수행하는 경우, 드러나는 소자분리막(51)이 함께 손실될 수 있으나, 전술한 바와 같이, 게이트 스페이서(57) 형성 공정 및/또는 2차 랜딩 플러그 콘택홀(H2) 형성 과정에서 종래 기술과 달리 소자분리막(51)의 손상이 방지되므로, 소자분리막(51)은 습식 세정에 의하여만 손실되는 것이어서 그 손실 정도가 작다. 따라서, 후속 랜딩 플러그 콘택과 게이트 패턴(500)이 쇼트되는 현상의 발생 빈도가 크게 감소한다.
이어서, 최종 랜딩 플러그 콘택홀(H3)이 형성된 결과물의 전체 구조 상에 랜딩 플러그 콘택용 도전막(예를 들어, 폴리실리콘막)을 형성한 후, 게이트 하드마스크(56)가 드러날 때까지 평탄화 공정을 수행하여, 랜딩 플러그 콘택(60)을 형성한다.
도6은 종래 기술에 따른 랜딩 플러그 콘택 공정과 본 발명의 일실시예에 따른 랜딩 플러그 콘택 공정의 결과를 비교하기 위한 사진이다. 특히, 도6의 좌측 도면은 종래 기술에 따른 랜딩 플러그 콘택 공정이 수행된 후를 나타내는 사진이고, 우측 도면은 본 발명의 일실시예에 따른 랜딩 플러그 콘택 공정이 수행된 후를 나타내는 사진이다.
도6을 참조하면, 종래 기술에 비하여 본 발명의 일실시예에 따라 랜딩 플러그 콘택을 형성한 경우, 소자분리막의 손실이 크게 감소된 것을 알 수 있다.
따라서, 소자분리막의 손실로 인하여 발생되는 불량 특히, 랜딩 플러그 콘택과 게이트 패턴이 쇼트되는 현상이 방지될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1c는 종래 기술에 따른 게이트 스페이서 형성 방법을 설명하기 위한 공정 단면도.
도2는 종래 기술에 따른 새들 게이트 형성 및 랜딩 플러그 콘택 형성시 발생하는 문제점을 나타내는 사진.
도3a 내지 도3d는 본 발명의 일실시예에 따른 게이트 스페이서 형성 방법을 설명하기 위한 공정 단면도.
도4의 (a)는 본 발명에 따른 게이트 스페이서가 형성된 후를 나타내는 TEM 사진이고, (b)는 본 발명에 따른 SEG 공정이 수행된 후를 나타내는 TEM 사진.
도5a 내지 도5g는 본 발명의 일실시예에 따른 새들 게이트 형성 및 랜딩 플러그 콘택 공정을 설명하기 위한 도면.
도6은 종래 기술에 따른 랜딩 플러그 콘택 공정과 본 발명의 일실시예에 따른 랜딩 플러그 콘택 공정의 결과를 비교하기 위한 사진.
* 도면의 주요 부분에 대한 부호의 설명
30 : 반도체 기판 31 : 게이트 산화막
32 : 게이트 전극 33 : 게이트 하드마스크
34 : 게이트 스페이서용 질화막 34a : 게이트 스페이서

Claims (28)

  1. 기판상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 소정 패턴을 형성하는 단계;
    상기 소정 패턴을 포함하는 결과물의 전면에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막을 전면 건식 식각하여 상기 소정 패턴 측벽에 스페이서를 형성하는 단계
    를 포함하되,
    상기 스페이서 형성 단계는,
    상기 제1 절연막이 드러나는 시점을 식각 종말점으로 하여 주 식각을 수행하는 단계; 및
    상기 제1 절연막에 대한 상기 제2 절연막의 식각 선택비가 높은 가스를 이용하여 과도 식각을 수행하는 단계를 포함하는
    반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 절연막은 산화막이고,
    상기 제2 절연막은 질화막인
    반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 식각 선택비가 높은 가스는, HBr 가스, HBr/O2 가스, HBr/He 가스 또는 HBr/O2/He 가스인
    반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 주 식각은, CF4/O2 가스 또는 CF4/O2/Ar 가스를 이용하여 수행되는
    반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 주 식각이 수행되는 제1 압력에 비하여 상기 과도 식각이 수행되는 제2 압력이 더 큰 값을 갖는
    반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 압력은 10mT 이하의 값을 갖고, 상기 제2 압력은 50mT 이하의 값을 갖는
    반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 스페이서 형성 단계 후에,
    상기 스페이서에 의하여 드러나는 상기 제1 절연막을 습식 세정으로 제거하여 상기 기판을 노출시키는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 소정 패턴은, 게이트 패턴이고,
    상기 스페이서는, 게이트 스페이서인
    반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 스페이서 형성 단계 후에,
    상기 소정 패턴 사이의 상기 기판과 접촉하는 콘택을 형성하는 단계
    를 더 포함하고,
    상기 콘택 형성 단계는,
    결과물의 전면에 식각 정지막을 형성하는 단계;
    상기 식각 정지막을 포함하는 결과물의 전체 구조 상에 층간 절연막을 형성하는 단계;
    상기 콘택 형성을 위한 마스크 패턴을 이용하여 상기 층간 절연막을 SAC 식각하여 상기 소정 패턴 사이의 상기 식각 정지막을 노출시키는 1차 콘택홀을 형성하는 단계;
    상기 식각 정지막을 전면 건식 식각하되, 상기 제1 절연막이 드러나는 시점을 식각 종말점으로 하여 주 식각을 수행한 후 상기 제1 절연막에 대한 상기 식각 정지막의 식각 선택비가 높은 가스를 이용하여 과도 식각을 수행하여, 상기 제1 절연막을 노출시키는 2차 콘택홀을 형성하는 단계; 및
    상기 2차 콘택홀에 의하여 노출되는 상기 제1 절연막을 제거하여 상기 기판을 노출시키는 최종 콘택홀을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 절연막은 산화막이고,
    상기 식각 정지막은 질화막인
    반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 식각 정지막의 전면 식각 중 상기 과도 식각은 HBr 가스, HBr/O2 가스, HBr/He 가스 또는 HBr/O2/He 가스를 이용하여 수행되는
    반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 식각 정지막의 전면 식각 중 상기 주 식각은, CF4/O2 가스 또는 CF4/O2/Ar 가스를 이용하여 수행되는
    반도체 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 식각 정지막의 전면 식각 중 상기 주 식각이 수행되는 제3 압력에 비하여 상기 과도 식각이 수행되는 제4 압력이 더 큰 값을 갖는
    반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제3 압력은 10mT 이하의 값을 갖고, 상기 제4 압력은 50mT 이하의 값을 갖는
    반도체 소자의 제조 방법.
  15. 제10항에 있어서,
    상기 층간 절연막은, 산화막으로 이루어지고,
    상기 층간 절연막의 SAC 식각은, CXFY 가스를 이용하여 수행되는
    반도체 소자의 제조 방법.
  16. 제9항에 있어서,
    상기 제2 콘택홀에 의하여 노출되는 상기 제1 절연막의 제거는, 습식 세정에 의하여 수행되는
    반도체 소자의 제조 방법.
  17. 제9항에 있어서,
    상기 최종 콘택홀 형성 단계 후에,
    상기 최종 콘택홀 내부에 도전막을 매립하여 상기 콘택을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  18. 제9항에 있어서,
    상기 소정 패턴은, 게이트 패턴이고,
    상기 콘택은, 랜딩 플러그 콘택인
    반도체 소자의 제조 방법.
  19. 기판 상의 소정 패턴 사이에 상기 기판과 접촉하는 콘택을 형성하는 반도체 소자의 제조 방법에 있어서,
    상기 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 소정 패턴을 형성하는 단계;
    상기 소정 패턴을 포함하는 결과물의 전면에 식각 정지막을 형성하는 단계;
    상기 식각 정지막을 포함하는 결과물의 전체 구조 상에 층간 절연막을 형성하는 단계;
    상기 콘택 형성을 위한 마스크 패턴을 이용하여 상기 층간 절연막을 SAC 식각하여 상기 소정 패턴 사이의 식각 정지막을 노출시키는 1차 콘택홀을 형성하는 단계;
    상기 식각 정지막을 전면 건식 식각하되, 상기 제1 절연막이 드러나는 시점을 식각 종말점으로 하여 주 식각을 수행한 후 상기 제1 절연막에 대한 상기 식각 정지막의 식각 선택비가 높은 가스를 이용하여 과도 식각을 수행하여, 상기 제1 절연막을 노출시키는 2차 콘택홀을 형성하는 단계; 및
    상기 2차 콘택홀에 의하여 노출되는 상기 제1 절연막을 제거하여 상기 기판을 노출시키는 최종 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 절연막은 산화막이고,
    상기 식각 정지막은 질화막인
    반도체 소자의 제조 방법.
  21. 제20항에 있어서,
    상기 과도 식각은 HBr 가스, HBr/O2 가스, HBr/He 가스 또는 HBr/O2/He 가스를 이용하여 수행되는
    반도체 소자의 제조 방법.
  22. 제20항에 있어서,
    상기 주 식각은, CF4/O2 가스 또는 CF4/O2/Ar 가스를 이용하여 수행되는
    반도체 소자의 제조 방법.
  23. 제19항에 있어서,
    상기 주 식각이 수행되는 제1 압력에 비하여 상기 과도 식각이 수행되는 제2 압력이 더 큰 값을 갖는
    반도체 소자의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 압력은 10mT 이하의 값을 갖고, 상기 제2 압력은 50mT 이하의 값을 갖는
    반도체 소자의 제조 방법.
  25. 제20항에 있어서,
    상기 층간 절연막은, 산화막으로 이루어지고,
    상기 층간 절연막의 SAC 식각은, CXFY 가스를 이용하여 수행되는
    반도체 소자의 제조 방법.
  26. 제19항에 있어서,
    상기 제2 콘택홀에 의하여 노출되는 상기 제1 절연막의 제거는, 습식 세정에 의하여 수행되는
    반도체 소자의 제조 방법.
  27. 제19항에 있어서,
    상기 최종 콘택홀 형성 단계 후에,
    상기 최종 콘택홀 내부에 도전막을 매립하여 상기 콘택을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  28. 제19항에 있어서,
    상기 소정 패턴은, 게이트 패턴이고,
    상기 콘택은, 랜딩 플러그 콘택인
    반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101879049B1 (ko) * 2015-11-30 2018-07-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조물 제조 방법

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