KR100811257B1 - 리세스채널을 갖는 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명의 리세스채널을 갖는 반도체소자의 제조방법은, 반도체기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계와, 활성영역의 일부를 노출시키는 오벌(oval) 컨택 형태의 마스크막패턴을 이용하여 활성영역에 리세스채널용 트랜치를 형성하는 단계와, 그리고 리세스채널용 트랜치와 중첩되되, 리세스채널용 트랜치 위에서의 폭이 트랜치 소자분리막 위에서의 폭보다 상대적으로 큰 웨이브(wave) 형태의 게이트스택을 형성하는 단계를 포함한다.
리세스채널, 오벌 컨택 형태(oval contact type)의 마스크막패턴, 웨이브 형태(wave type)의 게이트스택

Description

리세스채널을 갖는 반도체소자의 제조방법{Method of fabricating the semiconductor device having recessed channel}
도 1 및 도 2는 종래의 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 레이아웃도들이다.
도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 절단하여 나타내 보인 단면도이다.
도 4 및 도 5는 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 레이아웃도들이다.
도 6은 도 5의 선 Ⅵ-Ⅵ'를 따라 절단하여 나타내 보인 단면도이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 리세스채널을 갖는 반도체소자의 제조방법에 관한 것이다.
현재 집적회로 반도체소자의 디자인 룰(design rule)이 70㎚ 이하 레벨로 급격히 감소함에 따라 셀 트랜지스터의 게이트 저항이 매우 증가하고, 또한 채널길이도 급격하게 감소하고 있다. 그 결과 게이트 저항 및 문턱전압을 구현함에 있어서 플래너(planar) 트랜지스터 구조로는 한계를 나타내고 있으며, 따라서 최근에는 디 자인 룰의 증가 없이 채널길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트 선폭을 유지하면서 채널의 길이를 보다 확장시켜 주는 구조로서, 반도체기판을 리세스하고 이러한 리세스 영역을 게이트 구조로 채택하여 유효채널길이(effective channel length)를 보다 연장시키는 리세스채널을 갖는 반도체소자에 대한 연구가 활발하게 이루어지고 있다.
도 1 및 도 2는 종래의 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 레이아웃도들이다. 그리고 도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 절단하여 나타내 보인 단면도이다.
도 1 내지 도 3을 참조하면, 반도체기판(100)의 소자분리영역에 트랜치 소자분리막(110)을 형성하여 활성영역(102)을 한정한다. 다음에 라인 형태(line type)의 포토레지스트막패턴(미도시)을 이용한 식각으로 활성영역(102)을 가로지르도록 배치되는 리세스채널용 트랜치(120)를 형성한다. 다음에 게이트절연막(130)을 형성한 후, 전면에 게이트스택용 물질막을, 예컨대 폴리실리콘막, 텅스텐실리사이드막 및 게이트하드마스크막이 순차적으로 적층되는 구조로 형성한다. 다음에 라인 형태의 마스크막패턴을 이용한 패터닝을 수행하여, 리세스채널용 트랜치(120)에 정렬되며, 폴리실리콘막패턴(141), 텅스텐실리사이드막패턴(142) 및 게이트하드마스크막패턴(143)이 순차적으로 적층되는 게이트스택(140)을 형성한다.
그런데 이와 같은 종래의 리세스채널을 갖는 반도체소자의 제조방법에 있어서 다음과 같은 문제가 있다.
먼저 리세스채널용 트랜치(120) 형성시 사용되는 마스크막으로서 라인 형태 의 포토레지스트막패턴이 사용됨에 따라, 트랜치 소자분리막(110)의 상부도 라인 형태로 리세스된 영역이 만들어진다. 이와 같이 상대적으로 넓은 영역인 트랜치 소자분리막(110)에 형성된 리세스된 영역은 후속의 게이트스택용 물질막 증착시 폴리실리콘막의 상부 표면을 굴곡지게 만들고, 그 결과 폴리실리콘막 상부의 텅스텐실리사이드막 내부에 심(seam)이 만들어지게 된다. 이와 같은 심은 후속의 산화공정에서 비정상적인 산화현상을 유발하여 자기정렬컨택공정시 불량을 야기하기나, 또는 랜딩플러그컨택 식각시 반도체기판(100)을 완전히 노출시키지 못하는 낫 오픈(not open)을 야기한다. 또한 트랜치 소자분리막(110) 상부의 리세스된 영역에 의한 단차로 인하여, 도 3에서 "A"로 표시한 부분에 게이트스택(140) 형성을 위한 식각시 식각잔류물을 발생시키고, 이 식각잔류물은 후속공정에서의 랜딩플러그컨택과의 숏(short)을 유발할 수 있다.
다음에 리세스채널용 트랜치(120)와 게이트스택(140) 사이의 오버레이 마진(overlay margin)이 작음에 따라 미스얼라인(misalign)이 발생하고, 그 결과 게이트스택(140)이 어느 한쪽으로 치우치게 형성될 수 있다. 이는 게이트스택(130)이 어느 한쪽으로 치우친 부분에서 반도체기판(100)에 어택(attack)을 가할 수 있으며, 또한 후속 산화공정에서, 도 3에서 "B"로 표시한 바와 같이, 리세스채널용 트랜치(120)의 한쪽 측면에 매우 두꺼운 산화막을 형성시킬 수 있다. 이와 같이 형성된 두꺼운 산화막은 소자의 문턱전압을 변동시키는 등과 같은 소자의 여러 특성들을 열화시킨다.
본 발명이 이루고자 하는 기술적 과제는, 리세스채널용 트랜치 형성시 트랜치 소자분리막에서의 단차가 발생되지 않도록 하고, 리세스채널과 게이트스택 사이의 오버레이 마진이 충분하도록 하여 미스얼라인 발생을 최소화할 수 있도록 하는 리세스채널을 갖는 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법은, 반도체기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계; 상기 활성영역의 일부를 노출시키는 오벌 컨택 형태의 마스크막패턴을 이용하여 상기 활성영역에 리세스채널용 트랜치를 형성하는 단계; 및 상기 리세스채널용 트랜치와 중첩돼, 상기 리세스채널용 트랜치 위에서의 폭이 상기 트랜치 소자분리막 위에서의 폭보다 상대적으로 큰 웨이브 형태의 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 오벌 컨택 형태의 마스크막패턴은, 상기 활성영역 중 리세스채널이 형성될 영역 및 상기 리세스채널이 형성될 영역에 인접한 트랜치 소자분리막의 일부를 노출시키는 개구부를 갖는 것이 바람직하다.
상기 리세스채널용 트랜치는 1000-2000Å의 깊이로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 리세스채널용 트랜치를 형성한 후 전면에 희생산화막을 형성하는 단계와, 그리고 세정으로 상기 희생산화막을 제거하는 단계를 더 포함할 수 있다.
또한, 상기 리세스채널용 트랜치를 형성한 후 전면에 게이트절연막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트스택은, 폴리실리콘막패턴, 텅스텐실리사이드막패턴 및 게이트하드마스크막패턴이 순차적으로 적층되는 구조로 형성하는 것이 바람직하다.
상기 리세스채널용 트랜치 위에서의 게이트스택의 폭은 상기 트랜치 소자분리막 위에서의 폭보다 2배인 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 4 및 도 5는 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 레이아웃도들이다. 그리고 도 6은 도 5의 선 Ⅵ-Ⅵ'를 따라 절단하여 나타내 보인 단면도이다.
도 4 내지 도 6을 참조하면, 반도체기판(200)의 소자분리영역에 트랜치 소자분리막(210)을 형성하여 활성영역(202)을 한정한다. 상기 트랜치 소자분리막(210)은 통상의 방법, 즉 패드산화막 및 패드질화막을 이용하여 트랜치를 형성하는 단계와, 그리고 트랜치를 매립절연막으로 매립한 후 평탄화시키는 단계와, 패드산화막 및 패드질화막을 제거하는 단계를 순차적으로 수행함으로써 형성할 수 있다. 다음에 오벌 컨택 형태(oval contact type)의 마스크막패턴(미도시)을 이용한 식각으로 활성영역(202)의 리세스채널이 형성될 영역에 리세스채널용 트랜치(220)를 형성한 다. 리세스채널용 트랜치(220)의 깊이는 대략 1000-2000Å, 바람직하게는 1500Å이 되도록 한다. 상기 마스크막패턴은, 활성영역(202) 중 리세스채널이 형성될 영역 및 리세스채널이 형성될 영역에 인접한 트랜치 소자분리막(210)의 일부를 노출시키는 개구부를 갖는 포토레지스트막으로 형성할 수 있다. 이때 트랜치 소자분리막(210)의 노출부분은, 후속공정에서 게이트스택이 형성되는 라인(line)과 중첩되는 영역으로 한정되며, 게이트스택이 형성되는 라인과 중첩되지 않는 영역은 모두 상기 포토레지스트막패턴에 의해 덮인다. 경우에 따라서 상기 리세스채널용 트랜치(220) 형성은 폴리실리콘막패턴이나 질화막패턴을 하드마스크막패턴으로 사용하여 수행할 수도 있다.
다음에 리세스채널용 트랜치(220)가 형성된 결과물 전면에 게이트절연막(230)을 형성한다. 이 게이트절연막(230)은, 대략 800-900℃, 바람직하게는 800℃의 온도에서의 습식산화 또는 건식산화방법으로 대략 20-60Å, 바람직하게는 35Å의 두께의 산화막으로 형성할 수 있다. 경우에 따라서는 듀얼(dual) 산화막 구조로 게이트절연막(230)을 형성할 수도 있다. 경우에 따라서 게이트절연막(230)을 형성하기 전에 리세스채널용 트랜치(220) 형성시 식각데미지를 치유하기 위하여 희생산화공정을 수행할 수도 있다. 즉 전면에 희생산화막(미도시)을 형성한 후, HF 용액을 이용한 세정을 수행하여 희생산화막을 제거한다.
다음에 전면에 게이트스택용 물질막을, 예컨대 폴리실리콘막, 텅스텐실리사이드막 및 게이트하드마스크막이 순차적으로 적층되는 구조로 형성한다. 폴리실리콘막은, 포스포러스(P)가 도핑된 폴리실리콘막으로서, 게이트절연막(230)을 형성한 후 시간지연(time delay) 없이 연속적으로 대략 510-550℃, 바람직하게는 530℃의 온도에서 대략 600-1300Å, 바람직하게는 750Å의 두께로 형성한다. 상기 텅스텐실리사이드막은 대략 800-1300Å의 두께, 바람직하게는 1100Å의 두께로 형성한다.
다음에 웨이브 형태(wave type)의 마스크막패턴을 이용한 패터닝을 수행하여, 폴리실리콘막패턴(241), 텅스텐실리사이드막패턴(242) 및 게이트하드마스크막패턴(243)이 순차적으로 적층되는 게이트스택(240)을 형성한다. 상기 웨이브 형태의 마스크막패턴을 이용해 형성된 게이트스택(240)은, 라인 형태를 갖되, 리세스채널용 트랜치(220) 위에서의 폭이 트랜치 소자분리막(210) 위에서의 폭보다 상대적으로 더 큰 웨이브 형태를 갖는다. 이때 리세스채널용 트랜치(220) 위에서의 폭은 트랜치 소자분리막(210) 위에서의 폭의 대략 2배가 되도록 한다.
지금까지 설명한 바와 같이, 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법은, 오벌 컨택 형태의 마스크막패턴을 이용하여 리세스채널용 트랜치를 형성하고, 게이트스택을 웨이브 형태로 형성함으로써, 리세스채널용 트랜치 형성시 트랜치 소자분리막에서의 단차 발생을 방지할 수 있으며, 게이트스택 형성시 게이트스택과 리세스채널용 트랜치 사이의 오버레이 마진을 증대시킬 수 있다는 이점에 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (7)

  1. 반도체기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계;
    상기 활성영역의 일부를 노출시키는 오벌(oval) 컨택 형태의 마스크막패턴을 이용하여 상기 활성영역에 리세스채널용 트랜치를 형성하는 단계; 및
    상기 리세스채널용 트랜치와 중첩돼, 상기 리세스채널용 트랜치 위에서의 폭이 상기 트랜치 소자분리막 위에서의 폭보다 상대적으로 큰 웨이브(wave) 형태의 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.
  2. 제1항에 있어서,
    상기 오벌 컨택 형태의 마스크막패턴은, 상기 활성영역 중 리세스채널이 형성될 영역 및 상기 리세스채널이 형성될 영역에 인접한 트랜치 소자분리막의 일부를 노출시키는 개구부를 갖는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.
  3. 제1항에 있어서,
    상기 리세스채널용 트랜치는 1000-2000Å의 깊이로 형성하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.
  4. 제1항에 있어서,
    상기 리세스채널용 트랜치를 형성한 후 전면에 희생산화막을 형성하는 단계; 및
    세정으로 상기 희생산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.
  5. 제1항에 있어서,
    상기 리세스채널용 트랜치를 형성한 후 전면에 게이트절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.
  6. 제1항에 있어서,
    상기 게이트스택은, 폴리실리콘막패턴, 텅스텐실리사이드막패턴 및 게이트하드마스크막패턴이 순차적으로 적층되는 구조로 형성하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.
  7. 제1항에 있어서,
    상기 리세스채널용 트랜치 위에서의 게이트스택의 폭은 상기 트랜치 소자분리막 위에서의 폭보다 2배인 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.
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KR20050113821A (ko) * 2004-05-31 2005-12-05 삼성전자주식회사 반도체 장치 제조 방법

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