KR20070069814A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 게이트와 비트라인간의 거리를 증가시켜 비트라인 기생 캐패시터를 감소시키는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 게이트전극과 게이트하드마스크가 적층된 복수의 게이트패턴을 형성하는 단계, 상기 게이트전극의 측벽을 식각하는 단계, 상기 라이트 산화를 실시하여 게이트전극의 측벽에 산화막을 형성하는 단계, 상기 산화막을 포함하는 전면에 게이트스페이서를 형성하는 단계를 포함하고, 상기한 본 발명은 게이트와 비트라인간의 거리를 증가시켜 비트라인 기생 캐패시터를 감소시켜 소자 특성을 향상시킴으로 소자의 신뢰성을 증대시키는 효과가 있다.
라이트 산화, 이상산화, 게이트스페이서, 기생캐패시터

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE}
도 1a 와 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 3과 도 4는 종래기술과 본 발명의 바람직한 실시예에 따른 반도체 소자를 비교하기 위한 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트산화막
33 : 게이트패턴 34 : 산화막
35 : 스페이서
본 발명은 반도체 제조 기술에 관한 것으로 기생 캐패시터의 감소를 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 전도체간(게이트와 비트라인, 비트라인과 캐패시터)의 거리가 감소하고 있다. 또한, 게이트간의 스페이싱을 확보하기 위해 게이트스페이서의 두께도 지속적으로 감소한다. 이에따라, 전도체 사이에 있는 산화막과 함께 불필요한 기생 캐패시터(capacitor)를 형성하게 된다. 이러한 기생 캐패시터는 실제 캐패시터의 저장용량을 감소시키는 등의 여러가지 소자특성 악화를 야기한다.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트산화막(12)을 형성한다. 이어서, 게이트산화막(12) 상에 복수개의 게이트패턴(13)을 형성한다. 여기서, 게이트패턴(13)은 폴리실리콘(13a), 실리사이드(13b), 하드마스크질화막(13c)가 순차적으로 적층된 구조로 형성된다.
도 1b에 도시된 바와 같이, 라이트 산화(light oxidation)을 진행한다. 이로 인해, 폴리실리콘(13a)과 실리사이드(13b)의 측벽을 포함하는 기판 전면에 산화막(14)이 형성된다.
위와 같은, 라이트 산화 공정시 실리사이드의 측면에서 불필요한 산화현상의 발생으로 볼록한 형태(A)를 이루게 된다.
이로 인해, 게이트간 스페이싱이 감소되고 후속 게이트스페이서 형성시 두께 증가의 한계를 야기시키며, 볼록한 프로파일로 인해 이후 랜딩플러그콘택을 위한 에치시 많은 게이트스페이서의 측면손실을 유발하여 스페이서의 잔류두께가 작아지고, 기생 캐패시터는 더욱 증가되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트와 비트라인간의 거리를 증가시켜 비트라인 기생 캐패시터를 감소시키는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상부에 게이트전극과 게이트하드마스크가 적층된 복수의 게이트패턴을 형성하는 단계, 상기 게이트전극의 측벽을 식각하는 단계, 상기 라이트 산화를 실시하여 게이트전극의 측벽에 산화막을 형성하는 단계, 상기 산화막을 포함하는 전면에 게이트스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31) 상에 게이트산화막(32)과 게이트패턴(33)을 형성한다. 여기서, 게이트패턴(33)은 폴리실리콘(33a), 실리사이드(33b), 하드마스크질화막(33c)가 순차적으로 적층된 구조로 형성된다.
이때, 게이트패턴(33)의 형성방법은 먼저 반도체 기판(31) 상에 게이트산화막(32)을 형성한 후, 게이트 산화막 상에 폴리실리콘막(33a), 실리사이드(33b)와 하드마스크질화막(33c)을 차례로 형성한다. 이어서, 하드마스크질화막(33c) 상에 도시되지는 않았지만 반사방지막(SiON)을 형성하고, 게이트패턴의 패터닝을 위해 포토레지스트를 형성한다. 이어서, 포토레지스트를 노광 및 현상하여 패터닝하고, 포토레지스트를 식각마스크로 하여 반사방지막을 식각한다. 이어서, 포토레지스트와 반사방지막을 식각마스크로 하여 폴리실리콘막(33a), 실리사이드(33b)와 하드마스크질화막(33c)을 차례로 식각하여 게이트패턴(33)을 형성하고, 포토레지스트와 반사방지막을 제거한다.
도 2b에 도시된 바와 같이, 게이트패턴(33)에 측벽식각을 실시한다. 여기서, 측벽식각은 하드마스크질화막(33c)의 모양은 그대로 유지하면서 이상산화가 발생할 수 있는 폴리실리콘(33a)과 실리사이드(33b)의 측면을 오목한 프로파일로 형성하기 위한 것으로, 반도체 기판(31)과의 높은 선택비를 갖는 조건으로 등방성 식각으로 실시한다.
이때, 등방성 식각은 염소(CHLORINE)계 가스에 HBr과 산소가스가 혼합된 혼합가스를 첨가하여 실시하되, 염소계가스는 2sccm∼120sccm, HBr과 산소가스의 총 유량은 1sccm∼30sccm을 넘지 않도록 하고, 염소계 가스 대 HBr과 산소가스가 혼합된 혼합가스가 4∼2 : 1의 비율을 갖도록 실시한다. 또한, 등방성 식각은 100Ｗ∼300Ｗ의 탑파워, 1Ｗ∼5Ｗ의 바텀파워를 인가하여 실시한다.
위와 같은 등방성 식각은 낮은 바텀파워를 인가하여 식각 이온들이 등방성 식각 성질을 가지며, 반도체 기판(31)에 대한 높은 식각 선택비를 가지면서 반도체 기판(31)과 하드마스크질화막(33c)의 손실 없이 실리사이드(33b)와 폴리실리콘(33a)의 측면만 식각할 수 있다.
따라서, 상기한 등방성 식각으로 게이트패턴(33)이 버티컬한 프로파일(P11)에서 오목한 프로파일(P12)을 갖는다.
도 2c에 도시된 바와 같이, 라이트 산화(light oxidation)공정을 실시하여 반도체 기판(31) 상부, 실리사이드(33b)와 폴리실리콘(33a)의 측벽에 산화막(34)을 형성한다.
이때, 상기 게이트패턴(33)은 등방성 식각으로 인해 오목한 측면프로파일(P12)을 가지므로 산화막(34)의 형성 후에도 일정 공간의 확보가 가능하다.
도 2d에 도시된 바와 같이, 게이트패턴(33)의 측벽에 게이트스페이서(35)를 형성한다. 이때, 오목한 프로파일(P12)부분에도 게이트스페이서(35)가 채워지므로 외부적으로 게이트스페이서(35)를 두껍게 증착하지 않아도 내부에 형성된 만큼의 두께가 증가되면서 게이트패턴(33)사이의 스페이싱을 유지할 수 있다.
이로 인해, 후속 랜딩플러그콘택을 위한 에치시에도 게이트스페이서(35)가 외부적으로 두껍게 증착되지 않았기 때문에 게이트스페이서(35)의 측면손실이 감소하여 최종적인 게이트패턴 측면의 두께가 두꺼워져서, 게이트패턴과 비트라인사이의 거리가 증가된다.
도 3과 도 4는 종래기술에 따른 반도체 소자와 본 발명의 바람직한 실시예에 따른 반도체 소자를 비교하기 위한 TEM사진이다.
도 3을 참조하면, 게이트패턴의 프로파일(100)이 수직하게 형성되어 있다. 이는 후속 라이트 산화(light oxidation)공정시 이상산화로 인해 볼록한 프로파일이 형성되고, 후속 게이트스페이서 형성시 게이트의 스페이싱 확보를 위해 두께 증가에 한계가 있다. 또한, 볼록한 프로파일로 인해 후속 랜딩플러그콘택을 위한 에치시 게이트스페이서의 손실이 발생하여, 게이트와 비트라인간의 거리가 좁아져서 기생 캐패시터가 형성될 수 있다.
도 4를 참조하면, 게이트패턴의 프로파일(200)이 오목하게 형성되어 있다. 이는 후속 라이트 산화공정이 진행되어도 오목한 프로파일(200)의 안쪽으로 산화가 진행되고, 후속 게이트스페이서도 두껍게 증착하지 않아도 오목한 부분만큼 두께가 증가되며, 이후 콘택 오픈시 스페이서 질화막의 손실 역시 작아져서 게이트패턴의 측면 두께가 증가되고, 비트라인간의 거리 확보가 가능하여 기생 캐패시터의 형성을 방지할 수 있다.
상기한 본 실시예는, 게이트패턴의 게이트전극부분을 오목하게 형성하여 후속 라이트 산화공정이 진행되어도 어느정도의 공간확보가 가능하고, 이로 인해 게이트스페이서의 두께도 증가될 뿐 아니라 후속 랜딩플러그콘택을 위한 에치시에도 게이트스페이서의 측면손실이 감소되어 게이트와 비트라인간의 거리확보가 가능하여 기생 캐패시터의 형성을 방지할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 하다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 게이트와 비트라인간의 거리를 증가시켜 비트라인 기생 캐패시터를 감소시켜 소자 특성을 향상시킴으로 소자의 신뢰성을 증대시키는 효과가 있다.

Claims (10)

  1. 반도체 기판 상부에 게이트전극과 게이트하드마스크가 적층된 복수의 게이트패턴을 형성하는 단계;
    상기 게이트전극의 측벽을 식각하는 단계;
    상기 라이트 산화를 실시하여 게이트전극의 측벽에 산화막을 형성하는 단계; 및
    상기 산화막을 포함하는 전면에 게이트스페이서를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 측벽식각을 실시하는 단계는,
    게이트패턴의 게이트전극이 오목한 측면프로파일을 갖도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 측벽식각을 실시하는 단계는,
    등방성 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 측벽식각을 실시하는 단계는,
    탑파워를 100Ｗ∼300Ｗ로, 바텀파워를 1Ｗ∼5Ｗ로 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 측벽식각을 실시하는 단계는,
    상기 게이트하드마스크와 상기 반도체 기판에 대한 높은 식각선택비를 갖도록 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 측벽식각을 실시하는 단계는,
    염소계가스에 HBr과 산소가스가 혼합된 혼합가스를 첨가하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 측벽식각을 실시하는 단계는,
    HBr과 산소가스가 혼합된 혼합가스를 1sccm∼30sccm의 유량으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 측벽식각을 실시하는 단계는,
    염소계가스를 2sccm∼120sccm의 유량으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 측벽식각을 실시하는 단계는,
    염소계가스 : HBr과 산소가스가 혼합된 혼합가스를 4∼2 : 1의 비율로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 게이트전극은,
    폴리실리콘과 실리사이드가 순차적으로 적층된 구조로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
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