KR101068640B1 - 반도체 소자의 수직 채널 트랜지스터 형성 방법 - Google Patents

반도체 소자의 수직 채널 트랜지스터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 수직 채널 트랜지스터 형성 방법에 관한 것으로, 본 발명의 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 반도체 기판상에 반도체 기둥 형성을 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 반도체 기판을 소정 깊이 식각하여 상기 반도체 기둥의 상부를 형성하는 단계; 상기 마스크 패턴 및 상기 반도체 기둥 상부 측벽에 고유전율막으로 이루어지는 제1 스페이서를 형성하는 단계; 및 상기 마스크 패턴 및 상기 제1 스페이서를 식각 베리어로 상기 반도체 기판을 소정 깊이 식각하여 상기 반도체 기둥의 하부를 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 반도체 기둥 상부 및 마스크 패턴의 측벽에 형성되는 스페이서로 종래의 질화막 대신 고유전율막을 이용함으로써, 후속 반도체 기둥 하부의 등방성 식각시 반도체 기둥 상부 및 마스크 패턴의 측벽 어택을 방지할 수 있다.
수직 채널 트랜지스터, 반도체 기둥, 스페이서, 고유전율막, 질화막

Description

반도체 소자의 수직 채널 트랜지스터 형성 방법{METHOD FOR FORMING VERTICAL CHANNEL TRANSISTER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 수직 채널 트랜지스터 형성 방법에 관한 것이다.
디램(DRAM) 소자와 같은 반도체 소자의 집적도가 증가함에 따라 트랜지스터가 차지하는 면적이 점차 감소하게 되면서 트랜지스터의 채널 길이 감소로 인한 단채널 효과(short channel effect)를 방지할 수 있는 수직 채널 트랜지스터 구조가 제안되었다.
수직 채널 트랜지스터 구조는 반도체 기판으로부터 수직으로 돌출되는 반도체 기둥(pillar)과 이 반도체 기둥을 둘러싸는 게이트 전극을 포함하며, 이 게이트 전극과 반도체 기둥 사이에는 게이트 절연막이 배치된다. 여기서, 반도체 기둥의 상부 및 하부에 소스/드레인 영역이 배치되어 반도체 기둥 내부에 상기 게이트 전극에 의하여 감싸지는 채널 영역이 수직으로 배치되기 때문에, 이를 수직 채널 트 랜지스터 구조라 한다. 이러한 수직 채널 트랜지스터 구조의 형성 방법을 간략히 설명하면 다음과 같다.
도1a 내지 도1e는 종래 기술에 따른 수직 채널 트랜지스터 구조의 형성 방법을 설명하기 위한 공정 단면도이다.
도1a에 도시된 바와 같이, 반도체 기판(10) 상에 반도체 기둥 형성을 위한 마스크 패턴(11)을 형성한다. 이때, 마스크 패턴(11)은 섬(island) 형태로 행 방향 및 열 방향을 따라 2차원적으로 배열될 수 있으며, 산화막(11A) 및 질화막(11B)의 적층 구조로 이루어진다.
이어서, 마스크 패턴(11)을 식각 베리어로 반도체 기판(10)을 소정 깊이 비등방성 식각하여 반도체 기둥의 상부(100A)를 형성한다.
도1b에 도시된 바와 같이, 결과물의 전면에 스페이서용 질화막(12)을 형성한다.
도1c에 도시된 바와 같이, 스페이서용 질화막(12)을 전면 건식 식각하여 반도체 기둥 상부(100A) 및 마스크 패턴(11)의 측벽에 질화막 스페이서(12A)를 형성한다. 질화막 스페이서(12A)는 후속 공정에서 마스크 패턴(11) 및 반도체 기둥 상부(100A)를 보호하는 역할을 한다.
이어서, 마스크 패턴(11) 및 질화막 스페이서(12A)를 식각 베리어로 드러난 반도체 기판(10)을 소정 깊이 비등방성 식각하여 반도체 기둥 상부(100A)의 아래에 연장되는 반도체 기둥의 하부(100B)를 형성한다.
즉, 본 도면의 공정 결과, 행 방향 및 열 방향을 따라 2차원적으로 배열되며 반도체 기판(10)과 수직으로 형성되는 복수개의 반도체 기둥(100)이 형성된다.
도1d에 도시된 바와 같이, 마스크 패턴(11) 및 질화막 스페이서(12A)에 의하여 드러나는 반도체 기판(10)을 등방성 식각하여 반도체 기둥 하부(100B)를 소정 폭(A) 정도 리세스(recess)시킨다. 그 결과, 반도체 기둥(100)의 하부 폭이 상부 폭에 비하여 감소된다.
도1e에 도시된 바와 같이, 등방성 식각 후 노출되는 반도체 기판(10)의 표면을 따라 게이트 절연막(미도시됨)을 형성한 후, 결과물의 전체 구조 상부에 게이트 전극용 도전막을 형성하고 게이트 절연막이 드러날 때까지 이 게이트 전극용 도전막을 에치백(etchback)하여 리세스된 반도체 기둥 하부(100B)를 둘러싸는 서라운딩(surrounding) 게이트 전극(13)을 형성한다.
이어서, 본 명세서에서는 도시되지 않았으나, 공지의 방법으로 반도체 기판(10) 내부에 매립되는 비트라인 형성 공정, 상기 서라운딩 게이트 전극(13)을 전기적으로 연결시키는 다마신(damascene) 워드라인 형성 공정 등이 순차적으로 수행된다.
그러나, 이러한 종래 기술에 따른 수직 채널 트랜지스터 형성 방법은 다음과 같은 문제점을 갖는다.
상기 도1d의 반도체 기둥 하부(100B)의 등방성 식각 공정은 일반적으로 불소계 가스를 이용하여 수행된다. 그러나, 이와 같은 불소계 가스는 질화막으로 이루어지는 스페이서(12A)를 손실시키기 때문에, 마스크 패턴(11) 및 반도체 기둥 상부(100A)를 보호하는 질화막 스페이서(12A)의 기능이 상실된다.
따라서, 반도체 기둥 하부(100B)의 등방성 식각 공정시 마스크 패턴(11) 및 반도체 기둥 상부(100A) 측벽의 어택(attack)을 초래하는 문제점이 있다(도2 참조).
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 기둥 상부 및 마스크 패턴의 측벽에 형성되는 스페이서로 종래의 질화막 대신 고유전율막을 이용함으로써, 후속 반도체 기둥 하부의 등방성 식각시 반도체 기둥 상부 및 마스크 패턴의 측벽 어택을 방지할 수 있는 반도체 소자의 수직 채널 트랜지스터 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 반도체 기판상에 반도체 기둥 형성을 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 반도체 기판을 소정 깊이 식각하여 상기 반도체 기둥의 상부를 형성하는 단계; 상기 마스크 패턴 및 상기 반도체 기둥 상부 측벽에 고유전율막으로 이루어지는 제1 스페이서를 형성하는 단계; 및 상기 마스크 패턴 및 상기 제1 스페이서를 식각 베리어로 상기 반도체 기판을 소정 깊이 식각하여 상기 반도체 기둥의 하부를 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 수직 채널 트랜지스터 형성 방법은, 반도체 기둥 상부 및 마스크 패턴의 측벽에 형성되는 스페이서로 종래의 질화막 대 신 고유전율막을 이용함으로써, 후속 반도체 기둥 하부의 등방성 식각시 반도체 기둥 상부 및 마스크 패턴의 측벽 어택을 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3g는 본 발명의 일실시예에 따른 수직 채널 트랜지스터 구조의 형성 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 반도체 기판(30) 상에 반도체 기둥 형성을 위한 마스크 패턴(31)을 형성한다. 이때, 마스크 패턴(31)은 섬(island) 형태로 행 방향 및 열 방향을 따라 2차원적으로 배열될 수 있으며, 산화막(31A) 및 질화막(31B)의 적층 구조로 이루어진다.
이어서, 마스크 패턴(31)을 식각 베리어로 반도체 기판(30)을 소정 깊이 비등방성 식각하여 반도체 기둥의 상부(300A)를 형성한다.
도3b에 도시된 바와 같이, 결과물의 전면에 스페이서용 물질막으로 Al2O3, ZrO2, HfO2 등과 같은 고유전율(high-k)막(32)을 형성한다. 이와 같은 고유전율막(32)은 불소계 가스에 의하여 잘 식각되지 않기 때문에, 스페이서용 물질막으로 고유전율막(32)을 이용하는 경우 후속 반도체 기둥 하부의 등방성 식각 공정에도 불구하고 마스크 패턴(31) 및 반도체 기둥 상부(300A)를 용이하게 보호할 수 있다. 고유전율막(32)은 50~150Å의 두께로 증착되는 것이 바람직하다.
도3c에 도시된 바와 같이, 고유전율막(32)을 전면 건식 식각하여 반도체 기둥 상부(300A) 및 마스크 패턴(31)의 측벽에 고유전율막으로 이루어지는 제1 스페이서(32A)를 형성한다. 이때, 고유전율막(32)에 대한 전면 건식 식각은 BCl3 또는 Cl2 가스를 이용하여 수행되는 것이 바람직하다.
이어서, 마스크 패턴(31) 및 제1 스페이서(32A)를 식각 베리어로 드러난 반도체 기판(30)을 소정 깊이 비등방성 식각하여 반도체 기둥 상부(300A) 아래에 연장되는 반도체 기둥의 하부(300B)를 형성한다. 즉, 본 도면의 공정 결과, 행 방향 및 열 방향을 따라 2차원적으로 배열되며 반도체 기판(30)에 대해 수직으로 형성되는 복수개의 반도체 기둥(300)이 형성된다.
도3d에 도시된 바와 같이, 마스크 패턴(31) 및 제1 스페이서(32A)에 의하여 드러나는 반도체 기판(30)을 등방성 식각하여 반도체 기둥 하부(300B)를 소정 폭(A) 정도 리세스(recess)시킨다. 그 결과, 반도체 기둥(300)의 하부 폭이 상부 폭에 비하여 감소된다. 이와 같은 반도체 기판(30)의 등방성 식각은 CF4/O2 가스를 이용하여 수행되는 것이 바람직하다. 전술한 바와 같이, 제1 스페이서(32A)가 고유전율막으로 이루어지기 때문에, CF4와 같은 불소계 가스를 이용하여 등방성 식각을 수행하더라도 제1 스페이서(32A)의 손실을 막을 수 있고, 그에 따라 마스크 패턴(31) 및 반도체 기판 상부(300A)의 측벽 어택을 방지할 수 있다.
이와 같은 반도체 기판(30)의 등방성 식각 후에는 일반적으로, 리세스된 반도체 기둥 하부(300B)를 둘러싸는 서라운딩 게이트 전극 형성 공정, 반도체 기판(30) 내부에 매립되는 비트라인 형성 공정, 상기 서라운딩 게이트 전극을 전기적으로 연결시키는 다마신(damascene) 워드라인 형성 공정 등이 순차적으로 수행된다.
여기서, 다마신 워드라인 형성 공정을 간략히 설명하면 다음과 같다. 서라운딩 게이트 전극 및 매립 비트라인이 형성된 결과물의 전체 구조 상에 절연막을 형성한 후 서라운딩 게이트 전극의 측벽을 노출시키도록 이 절연막을 일정 깊이 식각하여 워드라인용 트렌치를 형성하고, 이어서, 워드라인용 트렌치 내부에 소정 깊이로 도전 물질을 매립함으로써 서라운딩 게이트 전극의 측벽과 전기적으로 접하는 워드라인을 형성하게 된다. 이때, 절연막은 마스크 패턴(31)의 상부 즉, 질화막(31B)과의 선택비를 확보할 수 있는 산화막으로 이루어지는 것이 일반적이며, 그에 따라 상기 워드라인용 트렌치 형성을 위한 절연막의 식각은 SAC(Self Aligned Contact) 식각 방식으로 수행되게 된다. 이러한 SAC 식각시 마스크 패턴(31) 및 반도체 기둥 상부(300A)의 어택을 방지하기 위하여 마스크 패턴(31) 및 반도체 기둥 상부(300A) 측벽에는 질화막으로 이루어지는 스페이서가 형성될 것이 요구된다. 그런데, 본 발명에서는 반도체 기둥 하부(300B)의 등방성 식각시 마스크 패턴(31) 및 반도체 기둥 상부(300A)의 어택을 방지하기 위하여 스페이서로 산화물 계열의 박막인 고유전율막(32)을 이용하였기 때문에, 이와 같은 워드라인 형성을 위한 SAC 공정에서 마스크 패턴(31) 및 반도체 기둥 상부(300A)의 어택이 발생할 가능성이 있다. 따라서, 서라운딩 게이트 전극을 형성하기 전에 이하의 도3e 및 도3f의 공정을 수행하는 것이 바람직하다.
도3e에 도시된 바와 같이, 등방성 식각 후 노출되는 반도체 기판(30)의 표면을 따라 게이트 절연막(미도시됨)을 형성한 후, 결과물의 전체 구조 상부에 게이트 전극용 도전막(33)을 형성하고 제1 스페이서(32A)가 모두 드러나는 시점에서 식각이 정지되도록 게이트 전극용 도전막(33)을 에치백한다. 그 결과 반도체 기둥 하부(300B) 사이에는 게이트 전극용 도전막(33)이 매립된다.
도3f에 도시된 바와 같이, 반도체 기둥 하부(300B) 사이에 매립되는 게이트 전극용 도전막(33)을 포함하는 결과물의 전면에 제2 스페이서용 질화막(34)을 증착한다.
도3g에 도시된 바와 같이, 게이트 전극용 도전막(33)이 드러날 때까지 제2 스페이서용 질화막(34)을 전면 건식 하여 제1 스페이서(32A)의 측벽에 질화막으로 이루어지는 제2 스페이서(34A)를 형성한다. 이와 같이 마스크 패턴(31) 및 반도체 기둥 상부(300A)의 측벽에 제2 스페이서(34A)를 더 형성하기 때문에 후속 워드라인 형성을 위한 절연막의 SAC 식각시 마스크 패턴(31) 및 반도체 기둥 상부(300A)의 측벽 어택을 방지할 수 있다.
이어서, 게이트 절연막이 드러날 때까지 게이트 전극용 도전막(33)을 에치백(etchback)하여 리세스된 반도체 기둥 하부(300B)를 둘러싸는 서라운딩(surrounding) 게이트 전극(33A)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1e는 종래 기술에 따른 수직 채널 트랜지스터 구조의 형성 방법을 설명하기 위한 공정 단면도.
도2는 종래 기술에 따른 수직 채널 트랜지스터 구조 형성시 나타나는 문제점을 설명하기 위한 사진.
도3a 내지 도3g는 본 발명의 일실시예에 따른 수직 채널 트랜지스터 구조의 형성 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 반도체 기판 300 : 반도체 기둥
31 : 마스크 패턴 32 : 제1 스페이서용 고유전율막
33 : 게이트 전극용 도전막 34 : 제2 스페이서용 질화막

Claims (9)

  1. 반도체 기판상에 반도체 기둥 형성을 위한 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 반도체 기판을 소정 깊이 식각하여 상기 반도체 기둥의 상부를 형성하는 단계;
    상기 마스크 패턴 및 상기 반도체 기둥 상부 측벽에 고유전율막으로 이루어지는 제1 스페이서를 형성하는 단계; 및
    상기 마스크 패턴 및 상기 제1 스페이서를 식각 베리어로 상기 반도체 기판을 소정 깊이 식각하여 상기 반도체 기둥의 하부를 형성하는 단계
    를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 반도체 기둥 하부를 형성하는 단계 후에,
    상기 마스크 패턴 및 상기 스페이서를 식각 베리어로 상기 반도체 기둥 하부를 포함하는 결과물에 대해 등방성 식각을 수행하여 상기 반도체 기둥 하부를 소정 폭 리세스시키는 단계;
    드러나는 상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계;
    결과물의 전체 구조 상에 게이트 전극용 도전막을 형성하는 단계; 및
    상기 게이트 절연막이 드러날 때까지 상기 게이트 전극용 도전막을 에치백하 여 상기 반도체 기둥 하부를 둘러싸는 서라운딩 게이트 전극을 형성하는 단계
    를 더 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 반도체 기둥 하부를 형성하는 단계 후에,
    상기 마스크 패턴 및 상기 스페이서를 식각 베리어로 상기 반도체 기둥 하부를 포함하는 결과물에 대해 등방성 식각을 수행하여 상기 반도체 기둥 하부를 소정 폭 리세스시키는 단계;
    드러나는 상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계;
    결과물의 전체 구조 상에 게이트 전극용 도전막을 형성하는 단계;
    상기 제1 스페이서가 모두 드러나는 시점에서 식각이 정지되도록 상기 게이트 전극용 도전막을 1차 에치백하는 단계;
    상기 드러난 제1 스페이서의 측벽에 질화막으로 이루어지는 제2 스페이서를 형성하는 단계; 및
    상기 게이트 절연막이 드러날 때까지 상기 게이트 전극용 도전막을 2차 에치백하여 상기 반도체 기둥 하부를 둘러싸는 서라운딩 게이트 전극을 형성하는 단계
    를 더 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    상기 고유전율막은, Al2O3, ZrO2, Hf02 중 어느 하나의 물질로 이루어지는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 스페이서는 50~150Å의 두께를 갖는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 스페이서 형성 단계는,
    상기 마스크 패턴 및 상기 반도체 기둥 상부를 포함하는 결과물의 전면에 상기 고유전율막을 형성하는 단계; 및
    상기 반도체 기판이 드러날 때까지 상기 고유전율막을 전면 건식 식각하는 단계를 포함하는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    상기 고유전율막의 전면 건식 식각은, BCl3 또는 Cl2 가스를 이용하여 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제2항 또는 제3항에 있어서,
    상기 등방성 식각은, CF4/O2 가스를 이용하여 수행되는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 마스크 패턴은, 자신의 최상부에 질화막을 포함하는
    반도체 소자의 수직 채널 트랜지스터 형성 방법.
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