KR100971411B1 - 반도체 장치의 수직 채널 트랜지스터 형성 방법 - Google Patents

반도체 장치의 수직 채널 트랜지스터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 수직 채널 트랜지스터(vertical channel transistor)의 서라운딩 게이트 전극 형성 방법에 관한 것이다. 본 발명은 기판 상에 복수의 필라를 형성하는 단계; 상기 필라가 형성된 결과물 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 필라의 측벽에 도전막을 형성하는 단계; 상기 도전막이 형성된 결과물의 전체 구조 상에 상기 필라 간의 갭 영역을 매립하는 희생막을 형성하는 단계; 서라운딩 게이트 전극의 예정 높이로 상기 희생막이 잔류할때까지 상기 희생막을 제거하는 단계; 및 상기 희생막에 의해 드러나는 도전막을 제거하여 상기 필라의 하부 측벽을 에워싸는 서라운딩 게이트 전극을 형성하는 단계를 포함한다. 본 발명에 따르면, 필라의 기울어짐 및 붕괴를 방지하고, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 복수 필라의 서라운딩 게이트 전극이 균일한 프로파일을 갖도록 형성할 수 있으며, 채널 길이의 균일성을 향상시킬 수 있다. 특히, SOC 또는 SOD로 이루어진 희생막을 이용함으로써, 하드마스크의 손상을 최소화 할 수 있다.
수직 채널 트랜지스터, 서라운딩 게이트 전극

Description

반도체 장치의 수직 채널 트랜지스터 형성 방법{METHOD FOR FORMING VERTICAL CHANNEL TRANSISTOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 수직 채널 트랜지스터(vertical channel transistor)의 서라운딩 게이트 전극 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 웨이퍼 상에 집적되는 셀의 면적이 축소되고 있다. 이러한 평면적의 감소는 평판형 트랜지스터의 채널 길이를 감소시키기 때문에, DIBL(Drain Indeuced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect), 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)가 발생하게 된다.
그러나, 기가 비트대의 디램 소자의 트랜지스터는 4F2(F: minimum feature size) 정도의 소자 면적을 요구하기 때문에 셀 면적의 축소는 불가피하다. 따라서, 디램 소자의 집적도를 증가시키면서 동시에 트랜지스터의 채널 길이를 보장하기 위한 방법이 요구된다.
이에 따라, 종래기술은 평판형 트랜지스터의 집적 한계를 극복하기 위하여 수직 채널 트랜지스터(vertical channel transistor) 구조를 제안하였다.
도 1은 종래기술에 따른 반도체 장치의 수직 채널 트랜지스터 형성 방법을 설명하기 위한 단면도이다.
도시된 바와 같이, 하드마스크 패턴(120)을 식각 베리어로 기판(100)을 소정 깊이 식각하여 필라 상부(110A)를 형성한다. 여기서, 하드마스크 패턴(120)의 하부에는 패드 산화막(130)이 개재될 수 있다.
이어서, 필라 상부(110A) 및 하드마스크 패턴(120)의 측벽에 스페이서(미도시)를 형성한 후, 하드마스크 패턴(120) 및 스페이서를 식각베리어로 기판(100)을 더 깊이 식각함으로써, 필라 상부(110A)와 일체로 연결되는 필라 하부(110B)를 형성한다.
이어서, 기판(100)을 등방성 식각하여 필라 하부(110B)를 소정 폭 리세스한 후, 필라(100)가 형성된 결과물의 전면에 게이트 절연막(140)을 형성한다. 이어서, 게이트 절연막(140)이 형성된 결과물의 전면에 서라운딩 게이트 전극용 도전막을 증착하고, 증착된 서라운딩 게이트 전극용 도전막을 스페이서 식각하여 필라 하부(110B)의 리세스 된 부분에 측벽을 둘러싸는 서라운딩 게이트 전극(150)을 형성한다.
이와 같은 종래기술에 따르면, 필라 하부(110B)의 폭(W1)은 필라 상부(110A)의 폭(W2)에 비해 상대적으로 작은 값을 갖게 된다. 따라서, 폭(W1)이 좁은 필라 하부(110B)로 상부 구조물을 지탱하게 되어 구조적으로 불안정해진다. 이는 반도체 장치 제조 공정에서 필라(110)의 기울어짐 또는 붕괴를 초래하기 때문에, 종래의 수직 채널 트랜지스터 형성 방법에 의하면 반도체 장치의 집적도 향상에 한계가 있다. 따라서, 30nm 이하의 디자인 룰에서는 수직 채널 트랜지스터의 구현이 사실상 불가능하다.
또한, 필라(110) 상부의 하드마스크 패턴(120)은 필라(110) 형성 공정, 평탄화 공정, 다마신 워드라인 형성 공정등 여러 단계에서 식각 정지막, 식각 베리어로서의 역할을 하게 된다. 그러나, 서라운딩 게이트 전극용 도전막을 식각하여 서라운딩 게이트 전극(150)을 형성하는 과정에서 하드마스크 패턴(120)이 상당량 손상되기 때문에, 하드마스크 패턴(120)은 후속 다마신 워드라인 형성 공정 등에서 식각 베리어로서의 역할을 충분히 수행할 수 없게 된다. 이와 같은 하드마스크 패턴(120)의 손상은 하드마스크(120) 하부의 필라(110) 노출 및 손상을 초래하게 된다.
또한, 서라운딩 게이트 전극(150)을 형성하기 위해 필라 상부(110A)의 측벽에 증착된 서라운딩 게이트 전극용 도전막을 식각하는 과정에서, 필라(110) 간의 갭 영역 저면에 형성된 게이트 절연막(140)이 노출 및 손상될 수 있으며, 이는 기판(100)의 손상 즉, 펀치(punch) 발생을 초래할 수 있다.
도 2는 종래기술에 따른 반도체 장치의 수직 채널 트랜지스터를 나타내는 사진이다.
도시된 바와 같이, 필라 하부는 필라 상부에 비해 좁은 폭을 가지므로, 수직 채널 트랜지스터 형성 공정에서 필라가 기울어지거나 붕괴될 수 있다. 따라서, 종래기술에 의해 수직 채널 트랜지스터를 형성하는 경우, 반도체 장치의 집적도 향상에 한계가 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 일자 막대 형상의 필라 측벽에 서라운딩 게이트 전극을 형성하는 반도체 장치의 수직 채널 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
특히, 필라 간의 갭 영역에 서라운딩 게이트 전극의 높이로 희생막을 매립한 후, 서라운딩 게이트 전극용 도전막을 식각하는 반도체 장치의 수직 채널 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 반도체 장치의 수직 채널 트랜지스터 형성 방법에 있어서, 기판 상에 복수의 필라를 형성하는 단계; 상기 필라가 형성된 결과물 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 필라의 측벽에 도전막을 형성하는 단계; 상기 도전막이 형성된 결과물의 전체 구조 상에 상기 필라 간의 갭 영역을 매립하는 희생막을 형성하는 단계; 서라운딩 게이트 전극의 예정 높이로 상기 희생막이 잔류할때까지 상기 희생막을 제거하는 단계; 및 상기 희생막에 의해 드러나는 도전막을 제거하여 상기 필라의 하부 측벽을 에워싸는 서라운딩 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면 일자 막대 형상의 필라 측벽에 서라운딩 게이트 전극을 형성함으로써, 필라의 기울어짐 및 붕괴를 방지하고, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 필라 간의 갭 영역에 서라운딩 게이트 전극의 예정 높이로 희생막을 매립한 후 서라운딩 게이트 전극용 도전막을 식각함으로써, 복수의 필라가 균일한 프로파일의 서라운딩 게이트 전극을 갖도록 형성할 수 있으며, 채널 높이의 균일성을 향상시킬 수 있다. 특히, SOC 또는 SOD로 이루어진 희생막을 이용함으로써, 하드마스크의 손상을 최소화 할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 수직 채널 트랜지스터의 형성 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(300) 상에 섬 형태의 하드마스크 패턴(320)을 형성한 후, 하드마스크 패턴(320)을 식각 베리어로 기판(300)을 소정 깊이 식각하여 일자 막대 형상의 필라(310)를 형성한다.
즉, 필라(210)의 상부와 하부는 실질적으로 동일한 폭을 갖는 원통형으로 형성되며, 여기서, 실질적으로 동일한 폭이란 상부 폭과 하부 폭의 차이가 최대 20nm 이하인 것을 의미한다. 이때, 식각 깊이는 1500 내지 2500Å인 것이 바람직하다.
여기서, 하드마스크 패턴(320)은 산화막 또는 질화막으로 이루어지는 것이 바람직하며, 하부 질화막 및 상부 산화막의 적층 구조로 형성되는 이중막인 것이 더욱 바람직하다. 이때, 하드마스크 패턴(320)의 하부에는 패드 산화막(330)이 개재될 수 있다.
이어서, 필라가 형성된 결과물의 전면에 게이트 절연막(340)을 형성한다. 여기서, 게이트 절연막(340)은 SiO2, TiN, TaN, TaCN 또는 고유전율(high-k) 물질로 이루어지는 것이 바람직하다.
도 3b에 도시된 바와 같이, 게이트 절연막(340)이 형성된 필라의 측벽에 서라운딩 게이트 전극용 도전막(350)을 형성한다. 서라운딩 게이트 전극용 도전막(350)의 형성 과정을 보다 상세히 살펴보면 다음과 같다.
먼저, 게이트 절연막(340)이 형성된 결과물의 전면에 게이트 전극용 도전막(350)을 증착한다. 이때, 게이트 전극용 도전막(350)은 필라(310) 간의 갭 영역 중심이 오픈될 수 있는 두께로 증착되며, 예를 들어, 폴리 실리콘, TiN, W, WSix, TaN, CoSix, NiSix 또는 NiCox로 이루어지는 것이 바람직하다.
이어서, 필라(310) 간의 갭 영역 저면의 게이트 절연막(340)이 노출될때까지 서라운딩 게이트 전극용 도전막(350)을 스페이서 식각하여, 필라(310) 간의 갭 영역 저면에 증착된 서라운딩 게이트 전극용 도전막(350)을 제거한다.
이를 통해, 필라(310) 측벽에 증착된 서라운딩 게이트 전극용 도전막(350)의 손상을 최소화하면서 상기 갭 영역 저면에 증착된 서라운딩 게이트 전극용 도전막(350)을 제거할 수 있다.
도 3c에 도시된 바와 같이, 서라운딩 게이트 전극용 도전막(350)이 형성된 필라(310) 간의 갭 영역에 서라운딩 게이트 전극의 예정 높이로 희생막(360)을 매립한다. 희생막(360) 매립 과정을 보다 상세히 살펴보면 다음과 같다.
먼저, 서라운딩 게이트 전극용 도전막(350)이 형성된 결과물의 전체 구조 상에 희생막(360)을 증착한다. 여기서, 희생막(360)은 필라(310) 간의 갭 영역을 완전히 매립하는 갭필 특성이 우수한 물질로 이루어지는 것이 바람직하다. 예를 들어, 희생막(360)은 SOC(Spin On Carbon) 또는 SOD(Spin On Dielectric)으로 이루어질 수 있으며, 특히 SOC로 이루어지는 것이 더욱 바람직하다.
SOC는 갭필 특성이 우수하여 필라(310) 간의 갭 영역을 완벽하게 매립할 수 있으며, 평탄화 특성이 우수하다. 또한, 플라즈마 스트립에 의해 용이하게 제거될 수 있다. 따라서, 서라운딩 게이트 전극용 도전막(350)이 형성된 결과물 상에 코팅 방식에 의해 SOC를 형성하여 필라(310) 간의 갭 영역을 완전히 매립하고, 평탄화 공정에 의해 셀 영역과 주변 회로 영역에 매립된 SOC를 단차 없이 완전히 평탄화할 수 있다.
이어서, 서라운딩 게이트 전극의 예정 높이로 희생막(360)이 잔류할때까지 희생막(360)을 에치백한다. 여기서, 상기 에치백 공정은 서라운딩 게이트 전극의 높이 조절 및 그로 인한 채널 높이 조절을 위한 것이다. 예를 들어, 필라(310)를 약 2000Å 높이로 형성하는 경우, 서라운딩 게이트 전극의 예정 높이(또는, 채널 높이)는 500 내지 1500Å인 것이 바람직하다.
전술한 바와 같이, 평탄화 특성이 우수한 SOC를 이용하여 희생막(360)을 형성하는 경우, 에치백 공정을 통해 복수개 필라(310)의 채널 높이를 균일하게 제어할 수 있다. 특히, N2 플라즈마 가스 및 O2 플라즈마 가스를 이용하여 에치백을 수행함으로써, 하드마스크 패턴(320) 등의 손상을 최소화할 수 있다.
도 3d에 도시된 바와 같이, 희생막(360)에 의해 드러나는 서라운딩 게이트 전극용 도전막(350)을 제거함으로써, 필라(320) 하부 측벽을 둘러싸는 서라운딩 게이트 전극(350A)을 형성한다.
여기서, 서라운딩 게이트 전극용 도전막(350)의 제거는 하드마스크 패턴(320)의 손상을 최소화하기 위하여 하드마스크 패턴(320)과 서라운딩 게이트 전극용 도전막(350) 사이의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하다. 예를 들어, 20 내지 60mT의 압력을 가하고, 50W 이하의 바이어스 파워 및 300 내지 1200W의 소스 파워를 인가한 조건에서, BCl3, Cl2, Ar, O2 또는 Cf4 가스를 이용하는 것이 더욱 바람직하다.
또한, 서라운딩 게이트 전극용 도전막(350)의 제거는 등방성 식각에 의해 수행되는 것이 바람직하다. 이를 통해, 필라(310)의 측벽에 형성된 서라운딩 게이트 전극용 도전막(350)을 효과적으로 제거할 수 있다.
이때, 희생막(360)은 식각 베리어로서 사용된다. 따라서, 필라(310) 간의 갭 영역에 매립된 희생막(360)의 높이에 의해 서라운딩 게이트 전극의 높이 및 채널 높이가 결정되며, 이를 통해 복수의 필라(310)가 균일한 높이의 채널을 구비하도록 할 수 있다.
특히. 서라운딩 게이트 전극용 도전막(350)의 식각 공정에서, 필라(310) 간의 갭 영역에 매립된 희생막(360)은 갭 영역 저면의 게이트 절연막(340) 및 기판(300)을 보호하는 역할을 한다. 따라서, 필라(310) 간의 갭 영역 저면에 증착된 게이트 절연막(340)이 노출되지 않으며, 기판(300)의 손상 즉, 펀치(punch) 발생을 방지할 수 있다.
도 3e에 도시된 바와 같이, 필라(310) 간의 갭 영역에 매립된 희생막(360)을 제거한다. 전술한 바와 같이, SOC로 이루어진 희생막(360)을 이용하는 경우, 플라즈마 스트립에 의해 희생막(360)을 제거하는 것이 바람직하다.
특히, 플라즈마 스트립 공정은 N2 플라즈마 가스 및 O2 플라즈마 가스를 이용하여 수행되는 것이 더욱 바람직하다. 여기서, 플라즈마 스트립 공정은 서라운딩 게이트 전극용 도전막(350) 식각 공정과 인시튜(insitu)로 진행될 수 있다.
도 4는 본 발명의 일 실시예에 따른 서라운딩 게이트 전극 형성 방법에 의해 형성된 수직 채널 트랜지스터의 단면을 나타내는 사진이다. 여기서, (a)는 희생막으로서 SOC막을 사용하지 않은 경우를 나타내고, (b)는 희생막으로서 SOC막을 사용한 경우를 나타낸다.
(a) 및 (b)에 도시된 바와 같이, 상부 폭과 하부 폭이 실질적으로 동일한 값을 갖는 일자 막대형의 필라를 형성함으로써, 필라의 구조적 안정성을 향상시킬 수 있다. 이를 통해, 필라의 기울어짐 및 붕괴 현상을 방지할 수 있으며, 반도체 장치의 집적도를 더욱 향상시킬 수 있다.
특히, (b)에 도시된 바와 같이, 필라 간의 갭 영역에 희생막으로서 SOC막을 매립한 후, 서라운딩 게이트 전극용 도전막을 식각함으로써 복수의 필라가 균일한 프로파일의 서라운딩 게이트 전극을 구비하도록 할 수 있다. 또한, 복수 필라가 동일한 높이의 채널을 구비하도록 할 수 있다.
따라서, 반도체 장치의 특성을 향상시키고, 반도체 장치 제조 공정의 수율을 증가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 수직 채널 트랜지스터의 서라운딩 게이트 전극 부분을 상세하게 도시한 단면도.
도 2는 종래기술에 따른 반도체 장치의 수직 채널 트랜지스터를 나타내는 사진.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 수직 채널 트랜지스터의 형성 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 일 실시예에 따른 서라운딩 게이트 전극 형성 방법에 의해 형성된 수직 채널 트랜지스터의 단면을 나타내는 사진.
[도면의 주요 부분에 대한 부호의 설명]
100: 기판, 110A: 필라 상부, 110B: 필라 하부, 110: 필라, 120 하드마스크 패턴, 130: 패드산화막, 140: 게이트 절연막, 150: 서라운딩 게이트 전극, 300: 기판, 310A: 필라 상부, 310B: 필라 하부, 310: 필라, 320 하드마스크 패턴, 330: 패드산화막, 340: 게이트 절연막, 350: 서라운딩 게이트 전극용 도전막, 350A: 서라운딩 게이트 전극, 360: 희생막

Claims (15)

  1. 기판 상에 복수의 필라를 형성하는 단계;
    상기 필라가 형성된 결과물 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 필라의 측벽에 도전막을 형성하는 단계;
    상기 도전막이 형성된 결과물의 전체 구조 상에 상기 필라 간의 갭 영역을 매립하는 희생막을 형성하는 단계;
    서라운딩 게이트 전극의 예정 높이로 상기 희생막이 잔류할때까지 상기 희생막을 제거하는 단계; 및
    상기 희생막에 의해 드러나는 도전막을 제거하여 상기 필라의 하부 측벽을 에워싸는 서라운딩 게이트 전극을 형성하는 단계
    를 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 필라는,
    상부와 하부가 실질적으로 동일한 폭을 갖는 원통형인
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  3. 제 1 항에 있어서,
    상기 희생막은,
    SOC를 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법
  4. 제 1 항에 있어서,
    상기 희생막은, SOD를 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  5. 제 1 항에 있어서,
    상기 필라의 측벽에 도전막을 형성하는 단계는,
    상기 게이트 절연막이 형성된 결과물의 전면에 상기 필라간의 갭 영역 중심이 오픈되는 두께로 상기 서라운딩 게이트 전극용 도전막을 증착하는 단계; 및
    상기 필라 간의 갭 영역 저면의 게이트 절연막을 노출될때까지, 상기 필라 간의 갭 영역 저면에 증착된 상기 서라운딩 게이트 전극용 도전막을 제거하는 단계
    를 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  6. 제 5 항에 있어서,
    상기 필라 간의 갭 영역 저면에 증착된 서라운딩 게이트 전극용 도전막을 제거 단계는,
    스페이서 식각에 의해 수행되는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  7. 제 1 항에 있어서,
    상기 서라운딩 게이트 전극의 예정 높이로 상기 희생막이 잔류할때까지 상기 희생막을 제거하는 단계는,
    에치백으로 진행하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  8. 제 7 항에 있어서,
    상기 희생막은,
    SOC를 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  9. 제 8 항에 있어서,
    상기 에치백은,
    N2 플라즈마 가스 및 O2 플라즈마 가스를 이용한 플라즈마 스트립에 의해 수행되는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  10. 제 1 항에 있어서,
    상기 복수의 필라를 형성하는 단계는 하드마스크패턴을 식각배리어로 상기 기판을 식각하고,
    상기 서라운딩 게이트 전극을 형성하는 단계는 상기 하드마스크 패턴과 도전막 사이의 식각 선택비가 큰 조건에서 수행되는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  11. 제 10 항에 있어서,
    상기 도전막의 제거는,
    등방성 식각에 의해 수행되는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  12. 제 1 항에 있어서,
    상기 서라운딩 게이트 전극 형성 단계 후에,
    상기 필라 간의 갭 영역에 매립된 희생막을 제거하는 단계
    를 더 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  13. 제 12 항에 있어서,
    상기 희생막은,
    SOC를 포함하는 반도체 장치의 수직 채널 트랜지스터 형성 방법.
  14. 제 13 항에 있어서,
    상기 희생막 제거 단계는,
    플라즈마 스트립에 의해 수행되는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
  15. 제 14 항에 있어서,
    상기 플라즈마 스트립은,
    N2 플라즈마 가스 및 O2 플라즈마 가스를 이용하여 수행되는
    반도체 장치의 수직 채널 트랜지스터 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256324B2 (en) 2017-02-24 2019-04-09 Samsung Electronics Co., Ltd. Semiconductor devices having vertical transistors with aligned gate electrodes

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900148B1 (ko) * 2007-10-31 2009-06-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101055747B1 (ko) * 2008-11-13 2011-08-11 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비하는 반도체 장치의 제조방법
JP2011066303A (ja) * 2009-09-18 2011-03-31 Elpida Memory Inc 半導体装置の製造方法
KR101096223B1 (ko) 2009-10-30 2011-12-22 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 제조 방법
US8530312B2 (en) * 2011-08-08 2013-09-10 Micron Technology, Inc. Vertical devices and methods of forming
KR20130047409A (ko) * 2011-10-31 2013-05-08 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
US8633077B2 (en) 2012-02-15 2014-01-21 International Business Machines Corporation Transistors with uniaxial stress channels
US8946782B2 (en) 2012-04-19 2015-02-03 International Business Machines Corporation Method for keyhole repair in replacement metal gate integration through the use of a printable dielectric
US10886367B2 (en) 2019-01-17 2021-01-05 International Business Machines Corporation Forming FinFET with reduced variability

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506336B1 (ko) * 2000-07-31 2005-08-05 인피네온 테크놀로지스 아게 반도체 메모리 셀 배열 및 그 제조 방법
KR100618875B1 (ko) * 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
KR20070047069A (ko) * 2005-11-01 2007-05-04 삼성전자주식회사 수직 트랜지스터를 구비한 반도체 소자 및 그 제조방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4626492A (en) * 1985-06-04 1986-12-02 Olin Hunt Specialty Products, Inc. Positive-working o-quinone diazide photoresist composition containing a dye and a trihydroxybenzophenone compound
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
US6097065A (en) * 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6265274B1 (en) * 1999-11-01 2001-07-24 United Microelectronics Corp. Method of a metal oxide semiconductor on a semiconductor wafer
US6864532B2 (en) * 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
JP3655175B2 (ja) * 2000-06-30 2005-06-02 株式会社東芝 半導体記憶装置の製造方法
US6580124B1 (en) * 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
US6818946B1 (en) * 2000-08-28 2004-11-16 Semiconductor Components Industries, L.L.C. Trench MOSFET with increased channel density
US6537870B1 (en) * 2000-09-29 2003-03-25 Infineon Technologies Ag Method of forming an integrated circuit comprising a self aligned trench
US6531350B2 (en) * 2001-02-22 2003-03-11 Halo, Inc. Twin MONOS cell fabrication method and array organization
KR100570205B1 (ko) * 2001-12-18 2006-04-12 주식회사 하이닉스반도체 반도체 소자의 감광막 제거방법
KR100406578B1 (ko) * 2001-12-29 2003-11-20 동부전자 주식회사 반도체 소자의 제조방법
US7205598B2 (en) * 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
TW569435B (en) * 2002-12-17 2004-01-01 Nanya Technology Corp A stacked gate flash memory and the method of fabricating the same
US7378710B2 (en) * 2002-12-19 2008-05-27 International Business Machines Corporation FinFET SRAM cell using inverted FinFET thin film transistors
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US6861315B1 (en) * 2003-08-14 2005-03-01 Silicon Storage Technology, Inc. Method of manufacturing an array of bi-directional nonvolatile memory cells
KR100515061B1 (ko) * 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
US7098502B2 (en) * 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
KR100554516B1 (ko) 2004-06-29 2006-03-03 삼성전자주식회사 반도체 장치의 제조 방법
US7205608B2 (en) * 2005-07-25 2007-04-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7371645B2 (en) * 2005-12-30 2008-05-13 Infineon Technologies Ag Method of manufacturing a field effect transistor device with recessed channel and corner gate device
KR100880310B1 (ko) 2006-09-06 2009-01-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100752674B1 (ko) 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR20080113858A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
JP2009141110A (ja) * 2007-12-06 2009-06-25 Elpida Memory Inc 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506336B1 (ko) * 2000-07-31 2005-08-05 인피네온 테크놀로지스 아게 반도체 메모리 셀 배열 및 그 제조 방법
KR100618875B1 (ko) * 2004-11-08 2006-09-04 삼성전자주식회사 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법
KR20070047069A (ko) * 2005-11-01 2007-05-04 삼성전자주식회사 수직 트랜지스터를 구비한 반도체 소자 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256324B2 (en) 2017-02-24 2019-04-09 Samsung Electronics Co., Ltd. Semiconductor devices having vertical transistors with aligned gate electrodes
US10559673B2 (en) 2017-02-24 2020-02-11 Samsung Electronics Co., Ltd. Semiconductor devices having vertical transistors with aligned gate electrodes

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