KR100515061B1 - 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법 - Google Patents

핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법 Download PDF

Info

Publication number
KR100515061B1
KR100515061B1 KR10-2003-0076960A KR20030076960A KR100515061B1 KR 100515061 B1 KR100515061 B1 KR 100515061B1 KR 20030076960 A KR20030076960 A KR 20030076960A KR 100515061 B1 KR100515061 B1 KR 100515061B1
Authority
KR
South Korea
Prior art keywords
liner
active region
film
fin active
fin
Prior art date
Application number
KR10-2003-0076960A
Other languages
English (en)
Other versions
KR20050041704A (ko
Inventor
손용훈
최시영
이병찬
이덕형
정인수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0076960A priority Critical patent/KR100515061B1/ko
Priority to US10/936,033 priority patent/US7071048B2/en
Publication of KR20050041704A publication Critical patent/KR20050041704A/ko
Application granted granted Critical
Publication of KR100515061B1 publication Critical patent/KR100515061B1/ko
Priority to US11/433,942 priority patent/US7642589B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 핀 활성영역의 상면이 노출되도록 그것의 측벽에 예비 라이너 및 소자분리막을 차례로 형성한다. 핀 활성영역의 노출된 상면에 캐핑 절연막을 형성하고, 예비 라이너를 선택적으로 리세스하여 핀 활성영역의 상부측벽을 노출시킨다. 캐핑 절연막은 노출된 상부측벽에 형성된 게이트 절연막에 비하여 두꺼운 두께를 갖는다. 이로써, 채널의 코너 부분에 의한 험프현상등을 최소화할 수 있다.

Description

핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성 방법{Semiconductor devices having a fin field effect transistor and methods for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라, 반도체 소자의 전계 효과 트랜지스터는 그것의 크기가 점점 감소되어 많은 문제점들이 대두되고 있다. 예를 들면, 쇼트 채널 효과각 심화될수 있으며, 상기 트랜지스터의 소오스/드레인 영역들 간의 펀치스루 특성이 열화될 수 있다. 또한, 상기 트랜지스터의 턴온 전류가 감소되어 상기 트랜지스터의 퍼포먼스(performance)가 저하될 수 있다.
이러한 문제점들을 해결하기 위한 방안으로 핀 전계 효과 트랜지스터가 제안된 바 있다. 상기 핀 전계 효과 트랜지스터는 기판으로 부터 수직으로 돌출된 실리콘 핀의 양측벽들 및 상면의 상부를 지나는 게이트 전극을 가진다. 이로써, 채널 영역은 상기 실리콘 핀의 양측벽들 및 상면의 표면에 형성되어, 상기 채널 영역의 폭이 증가될 수 있다. 또한, 상기 게이트 전극이 상기 채널 영역을 양측에서 제어함으로써, 상기 게이트 전극의 상기 채널 영역에 대한 컨트롤 능력(controllability)을 향상시킬 수 있다. 이에 더하여, 상기 실리콘 핀 내에 소오스/드레인 영역이 배치된다. 이로 인하여, 상기 핀 전계 효과 트랜지스터는 턴온 전류가 증가되어 그것의 퍼포먼스를 향상시킬 수 있으며, 소오스/드레인 영역들 간의 펀치스루 특성을 향상시킬 수 있다.
한편, 상기 채널 영역은 상기 실리콘 핀의 측벽 채널부와 상면 채널부가 교차하는 코너 부분에 의하여 문제점이 발생할 수 있다.
도 1은 종래의 핀 전계 효과 트랜지스터를 나타내는 사시도이며, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 기판(1)에 상기 기판(1)으로 부터 수직으로 연장된 실리콘 핀(2)이 배치된다. 상기 실리콘 핀(2)의 상부를 가로지르는 게이트 전극(5)이 배치된다. 상기 게이트 전극(5)은 상기 실리콘 핀(2)의 양측벽들 및 상면의 상부를 지난다. 상기 게이트 전극(5)과 상기 실리콘 핀(2) 사이에 게이트 산화막(3)이 개재된다. 상기 게이트 전극(5) 양측의 상기 실리콘 핀(2)에 소오스/드레인 영역들(6)이 배치된다.
상기 게이트 전극(5)은 3부분으로 구분될 수 있다. 즉, 상기 게이트 전극(5)은 상기 실리콘 핀(2)의 일측벽 상에 배치된 제1 게이트(4a), 상기 실리콘 핀(2)의 상면에 배치된 제2 게이트(4b) 및 상기 실리콘 핀(2)의 타측벽 상에 배치된 제3 게이트(4c)로 구성될 수 있다. 이에 따라, 채널 영역은 상기 실리콘 핀(2)의 양측벽에 형성된 한 쌍의 수직 채널부들과, 상기 실리콘 핀(2)의 상면에 형성된 상면 채널부로 구성될 수 있다.
상술한 구조의 전계 효과 트랜지스터에 있어서, 상기 게이트 전극(5)에 소정의 전압이 인가될 경우, 상기 수직 채널부와 상기 상면 채널부가 접속되는 코너 부분(A)에는 전기장이 집중된다. 이로 인하여, 상기 핀 전계 효과 트랜지스터의 문턱전압보다 낮은 전압에서 누설전류가 발생하는 험프 현상등이 발생할 수 있다. 이로써, 상기 핀 전계 효과 트랜지스터의 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 핀 전계 효과 트랜지스터의 특성을 최적화시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 핀 전계 효과 트랜지스터의 특성 및 평판 전계 효과 트랜지스터의 특성을 최적화시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
상술한 기술적 과제 및 다른 기술적 과제를 해결하기 위한 반도체 소자를 제공한다. 본 발명의 일 실시예에 따른 반도체 소자는 제1 영역 및 제2 영역을 갖는 기판을 포함할 수 있다. 상기 제1 영역의 기판이 수직으로 돌출된 핀 활성영역 및 제2 영역의 기판이 수직으로 돌출된 평판 활성영역이 배치된다. 상기 핀 활성영역 상에 캐핑 절연막이 배치된다. 상기 핀 활성영역의 측벽에 차례로 적층된 제1 라이너 및 제1 소자분리막이 배치된다. 상기 제1 라이너는 상기 핀 활성영역의 상부측벽이 노출되도록 상기 핀 활성영역 측벽의 일부분에 형성되고, 상기 제1 소자분리막은 상기 제1 라이너에 비하여 높은 상면을 갖는다. 상기 평판 활성영역의 측벽에 차례로 적층된 제2 라이너 및 제2 소자분리막이 배치된다. 제1 게이트 전극이 상기 핀 활성영역 및 캐핑 절연막의 상부를 가로지르고, 제2 게이트 전극이 상기 평판 활성영역의 상부를 가로지른다. 상기 노출된 핀 활성영역과 상기 제1 게이트 전극 사이에 제1 게이트 절연막이 개재되고, 상기 평판 활성영역과 상기 제2 게이트 전극 사이에 제2 게이트 절연막이 개재된다. 상기 캐핑 절연막은 상기 제1 및 제2 게이트 절연막들에 비하여 두꺼운 두께를 갖는다.
구체적으로, 상기 캐핑 절연막은 열산화막으로 이루어지는 것이 바람직하다. 상기 제1 라이너의 하단은 상기 핀 활성영역 주변의 상기 기판 면을 따라 연장되어 상기 제1 소자분리막의 하면과 접촉할 수 있으며, 상기 제2 라이너의 하단은 상기 평판 활성영역 주변의 상기 기판 면을 따라 연장되어 상기 제2 소자분리막의 하면과 접촉할 수 있다. 상기 제1 라이너와 상기 기판 사이와, 상기 제2 라이너와 상기 기판 사이에 각각 보조 매립절연막이 더 개재될 수 있다. 상기 반도체 소자는 상기 핀 활성영역과 상기 제1 라이너의 사이와, 상기 평판 활성영역과 상기 제2 라이너 사이에 개재된 버퍼 산화막을 더 포함할 수 있다. 상기 반도체 소자는 상기 제1 게이트 전극 양측의 상기 핀 활성영역 내에 형성된 제1 소오스/드레인 영역들 및 상기 제2 게이트 전극 양측의 상기 평판 활성영역 내에 형성된 제2 소오스/드레인 영역들을 더 포함할 수 있다.
상술한 기술적 과제 및 다른 기술적 과제를 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 기판을 선택적으로 식각하여 핀 활성영역을 형성하는 단계를 포함할 수 있다. 상기 기판 상에 콘포말한 라이너막과, 상기 라이너막 상에 상기 기판의 식각된 영역을 채우는 절연막을 차례로 형성한다. 상기 절연막 및 라이너막을 상기 핀 활성영역의 상면이 노출될때까지 연속적으로 평탄화시키어 상기 핀 활성영역의 측벽에 예비 라이너 및 소자분리막을 차례로 형성한다. 상기 핀 활성영역의 상면 상에 캐핑 절연막을 형성하고, 상기 예비 라이너를 선택적으로 리세스하여 상기 핀 활성영역의 상부측벽을 노출되도록 상기 핀 활성영역의 측벽 일부분에 라이너를 형성한다. 적어도 상기 핀 활성영역의 노출된 상부측벽에 게이트 절연막을 형성하고, 상기 핀 활성영역을 가로지르는 게이트 전극을 형성한다. 상기 캐핑 절연막은 상기 게이트 절연막에 비하여 두껍게 형성된다.
구체적으로, 상기 핀 활성영역을 갖는 기판 전면에 버퍼 산화막을 형성하는 단계를 더 수행할 수 있다. 이 경우에, 상기 절연막 및 라이너막을 평탄화하는 단계는 상기 절연막, 라이너막 및 버퍼 산화막을 상기 핀 활성영역의 상면이 노출될때까지 연속적으로 평탄화시키어 상기 예비 라이너 및 상기 소자분리막을 형성할 수 있다. 또한, 상기 예비 라이너를 리세스하는 단계는 상기 예비 라이너 및 상기 버퍼 산화막을 연속적으로 리세스하여 상기 핀 활성영역의 상부측벽을 노출시키고, 상기 라이너를 형성할 수 있다. 상기 라이너막을 형성하기 전에, 상기 기판의 식각된 영역의 일부를 채우는 보조 매립절연막을 형성하는 단계를 더 수행할 수 있다. 상기 절연막 및 라이너막을 평탄화하는 단계는 상기 절연막을 상기 라이너막이 노출될때까지 화학적기계적 연마공정으로 평탄화시키는 단계, 상기 평탄화된 절연막을 리세스하여 상기 소자분리막을 형성하는 단계 및, 상기 노출된 라이너막을 상기 핀 활성영역의 상면이 노출될때까지 에치백하여 상기 예비 라이너를 형성하는 단계를 포함할 수 있다. 상기 캐핑 절연막은 상기 핀 활성영역의 노출된 상면을 갖는 기판에 열산화 공정을 수행하여 형성하는 것이 바람직하다. 상기 게이트 전극을 형성한 후에, 상기 게이트 전극을 마스크로 사용하여 불순물 이온들을 주입하여 상기 게이트 전극 양측의 상기 핀 활성영역 내에 소오스/드레인 영역들을 형성하는 단계를 더 수행할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법은 제1 영역 및 제2 영역을 갖는 기판을 선택적으로 식각하여 상기 제1 영역의 핀 활성영역 및 상기 제2 영역의 평판 활성영역을 형성하는 단계를 포함할 수 있다. 상기 기판 상에 콘포말한 라이너막과, 상기 라이너막 상에 상기 기판의 식각된 영역을 채우는 절연막을 차례로 형성한다. 상기 절연막 및 라이너막을 상기 핀 및 평판 활성영역들의 상면들이 노출될때까지 연속적으로 평탄화시키어 상기 핀 활성영역의 측벽에 차례로 배치된 예비 제1 라이너 및 제1 소자분리막과, 상기 평판 활성영역의 측벽에 차례로 배치된 제2 라이너 및 제2 소자분리막을 형성한다. 상기 핀 활성영역의 상면 상에 캐핑 절연막을 형성하고, 상기 예비 제1 라이너를 선택적으로 리세스하여 상기 핀 활성영역의 상부측벽이 노출되도록 상기 핀 활성영역 측벽의 일부분에 제1 라이너를 형성한다. 적어도 상기 핀 활성영역의 노출된 상부측벽에 제1 게이트 절연막 및, 평판 활성영역의 상면에 제2 게이트 절연막을 형성한다. 상기 핀 활성영역을 가로지르는 제1 게이트 전극과, 상기 평판 활성영역을 가로지르는 제2 게이트 전극을 형성한다. 상기 캐핑 절연막은 상기 제1 및 제2 게이트 절연막들에 비하여 두껍게 형성한다.
구체적으로, 상기 라이너막을 형성하기 전에, 상기 핀 및 평판 활성영역을 갖는 기판 전면에 버퍼 산화막을 형성하는 단계를 더 수행할 수 있다. 또한, 상기 라이너막을 형성하기 전에, 상기 기판의 식각된 영역의 일부를 채우는 보조 매립절연막을 형성하는 단계를 더 수행할 수 있다. 상기 절연막 및 라이너막을 평탄화하는 단계는 상기 절연막을 상기 라이너막이 노출될때까지 화학적기계적 연마공정으로 평탄화시키는 단계, 상기 평탄화된 절연막을 리세스하여 상기 제1 및 제2 소자분리막들을 형성하는 단계 및, 상기 노출된 라이너막을 상기 핀 활성영역의 상면이 노출될때까지 에치백하여 상기 예비 제1 라이너 및 제2 라이너를 형성하는 단계를 포함할 수 있다. 상기 캐핑 절연막을 형성하는 단계는 상기 핀 및 평판 활성영역들의 노출된 상면들을 갖는 기판 전면에 산화 방지막을 형성하는 단계, 상기 산화 방지막을 패터닝하여 적어도 상기 핀 활성영역의 상면을 노출시키는 단계, 열산화 공정을 수행하여 상기 핀 활성영역의 노출된 상면에 상기 캐핑 절연막을 형성하는 단계 및, 상기 패터닝된 산화 방지막을 제거하는 단계를 포함할 수 있다. 이 경우에, 상기 패터닝된 산화 방지막을 제거하는 단계와, 상기 예비 제1 라이너를 리세스하는 단계는 동시에 수행할 수도 있다. 상기 제1 및 제2 게이트 전극들을 형성한 후에, 상기 제1 게이트 전극 양측의 상기 핀 활성영역에 제1 소오스/드레인 영역들을 형성하는 단계 및, 상기 제2 게이트 전극 양측의 상기 평판 활성영역에 제2 소오스/드레인 영역들을 형성하는 단계를 더 수행할 수 있다. 상기 제1 및 제2 소오스/드레인 영역들은 동시에 형성될 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타내는 사시도이며, 도 4는 도 3의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 공정단면도이다.
도 3 및 도 4를 참조하면, 기판(100)은 제1 영역(a) 및 제2 영역(b)을 갖는다. 상기 제1 영역(a)은 핀 전계 효과 트랜지스터가 형성되는 영역이다. 상기 제1 영역(a)은 최소 크기의 트랜지스터가 형성되는 영역, 예컨대, 반도체 기억 소자의 단위 셀들이 형성되는 셀 어레이 영역일 수 있다. 상기 제2 영역(b)은 평판 트랜지스터가 형성되는 영역이다. 상기 제2 영역(b)은 상기 핀 전계 효과 트랜지스터에 비하여 큰 트랜지스터가 형성되는 영역, 예컨대, 반도체 기억 소자의 주변회로 영역일 수 있다.
상기 제1 영역(a)에 상기 기판(100)이 수직으로 돌출된 핀 형태의 핀 활성영역(105a)이 배치되고, 상기 제2 영역(b)에 상기 기판(100)이 수직으로 돌출된 평판 활성영역(105b)이 배치된다. 상기 평판 활성영역(105b)의 상면은 상기 핀 활성영역(105a)의 상면에 비하여 넓은 면적을 갖는다.
상기 핀 활성영역(105a)의 측벽에 차례로 적층된 제1 라이너(111a') 및 제1 소자분리막(113a)이 배치된다. 상기 제1 라이너(111a')는 상기 핀 활성영역(105a)의 상부측벽이 노출되도록 상기 핀 활성영역(105a) 측벽의 일부분에 형성된다. 즉, 상기 제1 라이너(111a')의 상면은 상기 제1 소자분리막(113a)의 상면에 비하여 낮다. 이로써, 상기 핀 활성영역(105a)의 노출된 상부측벽, 상기 제1 라이너(111a')의 상면 및 상기 제1 소자분리막(113a)의 상부측벽으로 둘러싸인 홈이 형성된다. 상기 제1 라이너(111a')의 하단은 상기 핀 활성영역(105a) 주변의 상기 기판(100) 면을 따라 연장되어 상기 제1 소자분리막(113a)과 상기 기판(100) 사이에 개재된다. 상기 제1 라이너(111a')의 연장된 부분은 상기 제1 소자분리막(113a)의 하면과 접촉한다.
상기 평판 활성영역(105b)의 측벽에 차례로 적층된 제2 라이너(111b) 및 제2 소자분리막(113b)이 배치된다. 상기 제2 라이너(111b)는 상기 평판 활성영역(105b)의 측벽 전체를 덮는다. 상기 제2 라이너(111b)의 하단은 상기 평판 활성영역(105b) 주변의 상기 기판(100) 면을 따라 연장되어 상기 제2 소자분리막(113b)과 상기 기판(100) 사이에 개재된다. 상기 제2 라이너(111b)의 연장된 부분은 상기 제2 소자분리막(113b)과 접촉한다.
상기 제1 및 제2 소자분리막들(113a,113b)은 소자분리를 위한 절연막으로 이루어진다. 예를 들면, 상기 제1 및 제2 소자분리막들(113a,113b)은 실리콘 산화막으로 이루어질 수 있다. 상기 제1 및 제2 라이너들(111a',111b)은 상기 제1 및 제2 소자분리막들(113a,113b)에 대하여 식각선택비를 갖는 절연막으로 이루어지는 것이 바람직하다. 예컨대, 상기 제1 및 제2 라이너들(111a',111b)은 실리콘 질화막으로 이루어질 수 있다.
상기 제1 라이너(111a')와 상기 핀 활성영역(105a)의 사이에 버퍼 산화막(107)이 개재된다. 또한, 상기 제2 라이너(111b)와 상기 평판 활성영역(105b) 사이에도 상기 버퍼 산화막(107)이 개재된다. 상기 제1 라이너(111a')의 연장된 부분은 상기 버퍼 산화막(107) 상에 배치될 수 있다. 이와 마찬가지로, 상기 제2 라이너(111b)의 연장된 부분은 상기 버퍼 산화막(107) 상에 배치될 수 있다. 상기 버퍼 산화막(107)은 열산화막 또는 CVD 산화막으로 이루어질 수 있다.
상기 제1 라이너(111a')와 상기 기판(100) 사이와, 상기 제2 라이너(111b)와 상기 기판(100) 사이에 각각 보조 매립절연막(109)이 개재될 수 있다. 상기 보조 매립절연막(109)은 상기 버퍼 산화막(107) 상에 배치된다. 상기 보조 매립절연막(109)은 상기 핀 활성영역(105a) 또는 상기 평판 활성영역(105b)의 하부측벽에 형성된 상기 버퍼산화막(107)와 접촉한다. 상기 보조 매립절연막(109)은 HSQ막 또는 TOSZ와 같은 폴리실라제인(polysilazane) 계열의 SOG막으로 이루어질 수 있다.
상기 핀 활성영역(105a)의 상면 상에 캐핑 절연막(120)이 배치된다. 상기 캐핑 절연막(120)은 열산화막으로 이루어지는 것이 바람직하다.
상기 핀 활성영역(105a)의 노출된 상부측벽에 제1 게이트 절연막(122a)이 형성되고, 상기 평판 활성영역(105b)의 상면에 제2 게이트 절연막(122b)이 배치된다. 이때, 상기 캐핑 절연막(120)의 두께는 상기 제1 및 제2 게이트 절연막들(122a,122b)에 비하여 충분히 두껍다. 상기 제1 및 제2 게이트 절연막들(122a,122b)은 핀 전계 효과 트랜지스터 및 평판 전계 효과 트랜지스터의 특성에 최적화된 두께로 형성된다. 상기 제1 및 제2 게이트 절연막들(122a,122b)은 서로 동일한 물질로 이루어진다. 예컨대, 열산화막 또는 CVD 산화막으로 이루어질 수 있다.
상기 핀 활성영역(105a) 및 캐핑 절연막(120)의 상부를 가로지르는 제1 게이트 전극(125)이 배치된다. 상기 제1 게이트 전극(125)은 상기 핀 활성영역(105a)의 상면 및 양 상부측벽들을 지난다. 이때, 상기 제1 게이트 전극(125)과 상기 핀 활성영역(105a)의 상면 사이에는 상기 캐핑 절연막(120)이 개재되고, 상기 제1 게이트 전극(125)과 상기 핀 활성영역(105a)의 상부측벽 사이에는 상기 제1 게이트 절연막(122a)이 개재된다. 상기 평판 활성영역(105b)의 상부를 가로지르는 제2 게이트 전극(127)이 배치된다. 상기 제2 게이트 전극(127)은 상기 평판 활성영역(105b)의 상면을 지난다. 즉, 상기 제2 게이트 전극(127)과 상기 평판 활성영역(105b) 사이에 상기 제2 게이트 절연막(122b)이 개재된다.
상기 제1 및 제2 게이트 전극들(125,127)은 도핑된 폴리실리콘, 폴리사이드 또는 도전성 금속함유 물질로 이루어질수 있다. 상기 도전성 금속함유 물질은 텅스텐 또는 몰리브덴과 같은 금속, 질화티타늄, 질화탄탈늄 또는 질화텅스텐과 같은 도정성 금속질화 물질 또는, 텅스텐실라사이드와 같은 금속실리사이드 중 선택된 적어도 하나일 수 있다.
상기 제1 게이트 전극(125)의 양측의 상기 핀 활성영역(105a) 내에 제1 소오스/드레인 영역들(128a)이 배치되고, 상기 제2 게이트 전극(127) 양측의 상기 평판 활성영역(105b) 내에 제2 소오스/드레인 영역들(128b)이 배치된다. 상기 제1 및 제2 소오스/드레인 영역들(128a,128b)은 서로 동일한 종류의 불순물들에 의해 동일한 도핑 농도일 수 있다. 이와는 달리, 상기 제1 및 제2 소오스/드레인 영역들(128a,128b)은 서로 다른 종류의 불순물들로 도핑되거나, 서로 다른 농도로 도핑될 수 있다.
상술한 구조의 반도체 소자에 있어서, 상기 제1 게이트 절연막(122a)에 비하여 충분한 두꺼운 두께를 갖는 상기 캐핑 절연막(120)으로 인하여, 상기 제1 영역(a)의 핀 전계 효과 트랜지스터의 채널 영역은 상기 핀 활성영역(105a)의 상면에는 형성되지 않는다. 이로써, 상기 핀 전계 효과 트랜지스터의 채널 영역은 상기 핀 활성영역(105a)의 양 상부측벽들에 형성된 수직 채널들로 구성된다. 이로 인하여, 종래의 핀 전계 효과 트랜지스터에서 발생되는 험프 현상을 최소화하여 상기 핀 전계 효과 트랜지스터의 특성이 최적화된다.
또한, 상기 제2 라이너(111b)는 상기 평판 활성영역(105b)의 측벽 전체에 형성됨으로써, 상기 평판 활성영역(105b)의 주변에 덴트가 발생되지 않는다. 또한, 상기 제2 게이트 전극(127)과 상기 평판 활성영역(105b) 사이에 상기 제2 게이트 절연막(122b)이 개재된다. 그 결과, 상기 제2 영역(b)의 평판 전계 효과 트랜지스터의 특성도 최적화될 수 있다.
도 5 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 3의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 공정단면도들이다.
도 5 및 도 6을 참조하면, 제1 영역(a) 및 제2 영역(b)을 갖는 기판(100)을 준비한다. 상기 기판(100)의 전면 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여 상기 제1 영역(a)의 기판 상에 제1 마스크 패턴(102a)을 형성하고, 상기 제2 영역(b)의 기판 상에 제2 마스크 패턴(102b)을 형성한다. 상기 제1 및 제2 마스크 패턴(102a,102b)은 동시에 형성된다. 상기 제1 및 제2 마스크 패턴들(102a,102b)은 감광막으로 형성할 수 있다. 이와는 달리, 상기 제1 및 제2 마스크 패턴들(102a,102b)은 실리콘 질화막과 같은 하드마스크막으로 형성할 수도 있다.
상기 제1 및 제2 마스크 패턴들(102a,102b)을 마스크로 사용하여 상기 기판(100)을 식각하여 상기 제1 영역(a)의 핀 활성영역(105a) 및 상기 제2 영역(b)의 평판 활성영역(105b)을 형성한다. 상기 핀 및 평판 활성영역들(105a,105b)은 기판(100)으로 부터 수직으로 돌출된다. 상기 핀 활성영역(105a)은 핀 형태로 형성되며, 상기 평판 활성영역(105b)은 상기 핀 활성영역(105a)의 상면에 비하여 충분히 넓은 상면을 갖는다. 상기 기판(100)의 식각된 영역은 소자분리 영역에 해당한다.
도 7 및 도 8을 참조하면, 상기 핀 및 평판 활성영역들(105a,105b)을 갖는 기판(100)으로 부터 상기 제1 및 제2 마스크 패턴들(102a,102b)을 제거한다.
상기 기판(100) 전면에 버퍼산화막(107)을 형성한다. 상기 버퍼산화막(107)으로 인하여, 식각공정에 의한 상기 기판(100)의 격자 결함을 치유할 수 있다. 상기 버퍼 산화막(107)은 열산화막 또는 CVD 산화막으로 형성할 수 있다. 상기 버퍼산화막(107)을 CVD 산화막으로 형성할 경우, 증착 초기에 열산화 분위기에서 증착하여 상기 기판(100)의 격자결함을 치유할 수 있다.
이어서, 상기 기판(100)의 식각된 영역의 종횡비를 감소시키기 위하여, 상기 기판(100)의 식각된 영역의 일부를 채우는 보조 매립절연막(109)을 형성한다. 상기 보조 매립절연막(109)은 갭필 특성이 우수한 SOG막으로 형성할 수 있다. 상기 SOG막을 형성하는 방법은 먼저, 상기 기판(100)의 전면에 스핀 방식으로 SOG막을 도포한다. 이때, 상기 SOG막은 스핀 방식으로 형성됨으로써, 상기 기판(100)의 식각된 영역의 종횡비가 클지라도, 상기 식각된 영역의 하부일부를 충분히 채울 수 있다. 이어서, 베이크 공정등을 수행하여 상기 SOG막을 경화시키어 상기 보조 매립절연막(109)을 형성한다. 상기 SOG막을 경화한 후에, 상기 경화된 SOG막의 상면을 리세스하는 공정을 더 수행할 수 있다. 이는, 상기 경화된 SOG막의 상면을 요구하는 높이에 충족시키기 위함이다. 상기 SOG막은 HSQ막 또는, TOSZ와 같은 폴리실라제인(polysilanzane)계의 물질을 사용할 수 있다. 경우에 따라, 상기 보조 매립절연막(109)은 생략될 수도 있다.
상기 보조 매립절연막(109)을 갖는 기판(100) 전면 상에 라이너막(111)을 콘포말하게 형성하고, 상기 라이너막(111) 상에 상기 기판(100)의 식각된 영역을 충분히 채우는 절연막(113)을 형성한다. 상기 절연막(113)은 소자분리를 목적으로 하는 것으로, 실리콘산화막으로 형성할 수 있다. 상기 라이너막(111)은 상기 절연막(113)에 대하여 식각선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 라이너막(111)은 실리콘 질화막으로 형성할 수 있다.
이어서, 상기 절연막(113), 라이너막(111) 및 버퍼산화막(107)을 상기 핀 및 평판 활성영역들(105a,105b)의 상면들이 노출될때까지 연속적으로 평탄화시킨다. 이로 인하여, 상기 핀 활성영역(105a)의 측벽에 예비 제1 라이너(111a) 및 제1 소자분리막(113a)이 차례로 형성되고, 상기 평판 활성영역(105b)의 측벽에 제2 라이너(111b) 및 제2 소자분리막(113b)이 차례로 형성된다.
상기 절연막(113), 라이너막(111) 및 버퍼산화막(107)을 평탄화시키는 방법의 구체적인 실시예를 설명한다. 먼저, 상기 절연막(113)을 상기 라이너막(111)이 노출될때까지 화학적기계적 연마 공정으로 평탄화시키는 것이 바람직하다. 물론, 상기 절연막(113)은 전면 이방성 식각으로 평탄화될수도 있다. 이어서, 상기 평탄화된 절연막(113)을 리세스하여 상기 제1 및 제2 소자분리막들(113a,113b)을 형성한다. 상기 노출된 라이너막(111)을 상기 버퍼 산화막(107)이 노출될때까지 에치백(etch back)하여 상기 예비 제1 라이너(111a) 및 제2 라이너(111b)를 형성한다. 이어서, 상기 노출된 버퍼 산화막(107)을 제거하여 상기 핀 및 평판 활성영역들(105a,105b)의 상면들을 노출시킨다.
상기 평탄화된 절연막(113)을 리세스하는 공정을 수행한 후에, 상기 라이너막(111)을 에치백 하는 공정을 수행할 수 있다. 이와는 다른 방법으로, 상기 라이너막(111)을 에치백 하는 공정을 수행한 후에, 상기 평탄화된 절연막(113)을 리세스할 수도 있다. 이 경우에, 상기 평탄화된 절연막(113)을 리세스하는 공정과, 상기 노출된 버퍼 산화막(107)을 제거하는 공정은 동시에 수행될 수도 있다.
이어서, 제1 희생산화막(미도시함)을 이용하여 상기 핀 활성영역(105a)에 제1 문턱전압 조절 불순물 이온들을 주입할 수 있다. 또한, 제2 희생산화막(미도시함)을 이용하여 평판 활성영역(105b)에도 제2 문턱전압 조절 불순물 이온들을 주입할 수 있다. 상기 제1 및 제2 희생산화막들은 상기 제1 및 제2 문턱전압 조절 불순물 이온들을 주입한 후에 제거된다.
상기 핀 및 평판 활성영역들(105a,105b)의 노출된 상면들을 갖는 기판(100)의 전면에 산화 방지막(117)을 형성한다. 상기 산화 방지막(117)은 하부 막들이 산화되는 것을 방지하는 역할을 한다. 또한, 상기 산화 방지막(117)은 상기 제1 및 제2 소자분리막들(113a,113b)들에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
도 9 및 도 10을 참조하면, 상기 산화 방지막(117)을 패터닝하여 적어도 상기 핀 활성영역(105a)의 상면을 노출시킨다. 상기 패터닝된 산화 방지막(117a)은 상기 평판 활성영역(105b)의 상면을 덮는다. 이에 더하여, 상기 패터닝된 산화 방지막(117a)은 상기 제2 라이너(111b)를 덮는 것이 바람직하다.
이어서, 열산화 공정을 수행하여 상기 핀 활성영역(105a)의 노출된 상면 상에 캐핑 절연막(120)을 형성한다. 이로써, 상기 캐핑 절연막(120)은 상기 핀 활성영역(105a)의 상면에 선택적으로 형성된다. 상기 캐핑 절연막(120)은 충분한 두께를 갖도록 형성한다.
상기 캐핑 절연막(120)은 상술한 희생산화막들을 이용한 문턱전압 조절 불순물 이온들을 주입한 후에 형성된다. 이로써, 상기 캐핑 절연막(120)은 상기 희생산화막들을 제거하는 공정들에 의한 식각손상을 방지할 수 있다.
상기 캐핑 절연막(120)을 갖는 기판(100)으로 부터 상기 패터닝된 산화방지막(117a)을 제거한다. 상기 예비 제1 라이너(111a)를 선택적으로 리세스하여 상기 핀 활성영역(105a)의 상부측벽에 형성된 상기 버퍼 산화막(107)을 노출되도록 상기 핀 활성영역(105a)의 측벽의 일부분에 제1 라이너(111a')를 형성한다. 상기 노출된 버퍼 산화막(107)을 리세스하여 상기 핀 활성영역(105a)의 상부측벽을 노출시킨다.
상기 산화방지막(117)은 상기 예비 제1 라이너(111a)와 동일한 식각율을 갖는 물질로 형성할 수 있다. 이로 인하여, 상기 산화방지막(117)의 두께를 조절하여 상기 패터닝된 산화방지막(117a)을 제거하는 공정과, 상기 예비 제1 라이너(111a)를 리세스하는 공정을 동시에 수행할 수 있다. 이때, 식각 공정은 습식식각으로 수행할 수 있다. 상기 산화방지막(117)은 실리콘 질화막으로 형성할 수 있다.
이어서, 도 3의 제1 및 제2 게이트 절연막들(122a,122b), 제1 및 제2 게이트 전극들(125,127) 및 제1 및 제2 소오스/드레인 영역들(128a,128b)을 형성한다. 이들을 형성하는 방법을 최종 결과물이 도시된 도 3을 참조하여 설명한다.
도 3을 참조하면, 열산화 공정을 수행하여 상기 핀 활성영역(105a)의 노출된 상부측벽의 제1 게이트 절연막(122a) 및 상기 평판 활성영역(105b)의 노출된 상면의 제2 게이트 절연막(122b)을 형성한다. 이와는 다르게, 상기 기판(100) 전면에 CVD 실리콘 산화막을 형성하여 상기 제1 및 제2 게이트 절연막들(122a,122b)을 형성할 수 있다. 상기 제1 및 제2 게이트 절연막들(122a,122b)은 동일한 물질로 형성된다. 상기 제1 및 제2 게이트 절연막들(122a,122b)은 동일한 두께로 형성할 수 있다. 이때, 상기 캐핑 절연막(120)의 두께는 상기 제1 및 제2 게이트 절연막들(122a,122b)의 두께에 비하여 충분히 두껍게 형성한다.
상기 제1 및 제2 게이트 절연막들(122a,122b)을 갖는 상기 기판(100) 전면에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 제1 및 제2 게이트 전극들(125,127)을 형성한다. 상기 제1 및 제2 게이트 전극들(125,127)은 도핑된 폴리실리콘, 폴리사이드 또는 도전성 금속함유 물질로 형성할 수 있다. 상기 도전성 금속함유 물질은 텅스텐 또는 몰리브덴등과 같은 금속, 질화티타늄, 질화탄탈늄 또는 질화텅스텐과 같은 도전성 금속질화 물질 또는, 텅스텐실리사이드등의 금속실리사이드등으로 형성할 수 있다.
상기 제1 게이트 전극(125)을 마스크로 사용하여 불순물 이온들을 선택적으로 주입하여 상기 제1 게이트 전극(125) 양측의 상기 핀 활성영역(105a)에 제1 소오스/드레인 영역들(128a)을 형성한다. 상기 제2 게이트 전극(127)을 마스크로 사용하여 불순물 이온들을 선택적으로 주입하여 상기 제2 게이트 전극(127) 양측의 상기 평판 활성영역(105b)에 제2 소오스/드레인 영역들(128b)을 형성한다. 상기 제1 및 제2 소오스/드레인 영역들(128a,128b)은 순차적으로 형성할 수 있다. 이와는 달리, 상기 제1 및 제2 소오스/드레인 영역들(128a,128b)은 동시에 형성될 수도 있다.
상술한 바와 같이, 본 발명에 따르면, 핀 활성영역 및 평판 활성영역을 갖는 기판의 상기 핀 활성영역의 상면에만 선택적으로 캐핑 절연막을 형성한다. 상기 캐핑 절연막은 상기 핀 활성영역의 상부측벽에 형성된 제1 게이트 절연막 및 상기 평판 활성영역의 상면에 형성된 제2 게이트 절연막에 비하여 두꺼운 두께를 갖도록 형성된다. 이로 인하여, 상기 핀 활성영역에 형성되는 핀 전계 효과 트랜지스터는 상기 핀 활성영역의 양 상부측벽들의 수직 채널들만 가지게 되어 종래의 핀 전계 효과 트랜지스터에서 발생되는 험프 현상등을 최소화할 수 있다. 또한, 상기 제2 게이트 절연막은 상기 평판 활성영역에 형성되는 평판 전계 효과 트랜지스터가 요구하는 특성에 최적화된 상태로 형성될 수 있다. 그 결과, 상기 핀 전계 효과 트랜지스터 및 상기 평판 전계 효과 트랜지스터의 특성들이 모두 최적적화될 수 있다.
도 1은 종래의 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 공정단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 4는 도 3의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 공정단면도이다.
도 5 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 3의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 공정단면도들이다.

Claims (20)

  1. 제1 영역 및 제2 영역을 갖는 기판;
    상기 제1 영역의 기판이 수직으로 돌출된 핀 활성영역 및 상기 제2 영역의 기판이 수직으로 돌출된 평판 활성영역;
    상기 핀 활성영역 상에 형성된 캐핑 절연막;
    상기 핀 활성영역의 측벽에 차례로 형성되되, 상기 핀 활성영역의 상부측벽이 노출되도록 상기 핀 활성영역 측벽의 일부분에 형성된 제1 라이너와, 상기 제1 라이너에 비하여 높은 상면을 갖는 제1 소자분리막;
    상기 평판 활성영역의 측벽에 차례로 형성된 제2 라이너 및 제2 소자분리막;
    상기 핀 활성영역 및 캐핑 절연막의 상부를 가로질러 형성된 제1 게이트 전극 및 상기 평판 활성영역의 상부를 가로질러 형성된 제2 게이트 전극; 및
    상기 노출된 핀 활성영역과 상기 제1 게이트 전극 사이에 개재된 제1 게이트 절연막 및, 상기 평판 활성영역과 상기 제2 게이트 전극 사이에 개재된 제2 게이트 절연막을 포함하되, 상기 캐핑 절연막은 상기 제1 및 제2 게이트 절연막들에 비하여 두꺼운 두께를 갖는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 캐핑 절연막은 열산화막으로 이루어진 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 라이너의 하단은 상기 핀 활성영역 주변의 상기 기판 면을 따라 연장되어 상기 제1 소자분리막의 하면과 접촉하고, 상기 제2 라이너의 하단는 상기 평판 활성영역 주변의 상기 기판 면을 따라 연장되어 상기 제2 소자분리막의 하면과 접촉하는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 라이너와 상기 기판 사이와, 상기 제2 라이너와 상기 기판 사이에 각각 개재된 보조 매립절연막들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 핀 활성영역과 상기 제1 라이너 사이와, 상기 평판 활성영역과 상기 제2 라이너 사이에 개재된 버퍼산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 게이트 전극 양측의 상기 핀 활성영역 내에 형성된 제1 소오스/드레인 영역들; 및
    상기 제2 게이트 전극 양측의 상기 평판 활성영역 내에 형성된 제2 소오스/드레인 영역들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 기판을 선택적으로 식각하여 핀 활성영역을 형성하는 단계;
    상기 기판 상에 콘포말한 라이너막과, 상기 라이너막 상에 상기 기판의 식각된 영역을 채우는 절연막을 차례로 형성하는 단계;
    상기 절연막 및 라이너막을 상기 핀 활성영역의 상면이 노출될때까지 연속적으로 평탄화시키어 상기 핀 활성영역의 측벽에 예비 라이너 및 소자분리막을 차례로 형성하는 단계;
    상기 핀 활성영역의 상면 상에 캐핑 절연막을 형성하는 단계;
    상기 예비 라이너를 선택적으로 리세스하여 상기 핀 활성영역의 상부측벽을 노출되도록 상기 핀 활성영역 측벽의 일부분에 라이너를 형성하는 단계;
    적어도 상기 핀 활성영역의 노출된 상부측벽에 게이트 절연막을 형성하는 단계; 및
    상기 핀 활성영역의 상부를 가로지르는 게이트 전극을 형성하는 단계를 포함하되, 상기 캐핑 절연막은 상기 게이트 절연막에 비하여 두꺼운 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 7 항에 있어서,
    상기 라이너막을 형성하기 전에,
    상기 핀 활성영역을 갖는 기판 전면에 버퍼 산화막을 형성하는 단계를 더 포함하되,
    상기 절연막 및 라이너막을 평탄화시키는 단계는 상기 절연막, 라이너막 및 버퍼 산화막을 상기 핀 활성영역의 상면이 노출될때까지 연속적으로 평탄화시키어 상기 예비 라이너 및 상기 소자분리막을 형성하는 단계를 포함하고,
    상기 예비 라이너를 리세스하는 단계는 상기 예비 라이너 및 상기 버퍼 산화막을 연속적으로 리세스하여 상기 핀 활성영역의 상부측벽을 노출시키고, 상기 라이너를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 7 항에 있어서,
    상기 라이너막을 형성하기 전에,
    상기 기판의 식각된 영역의 일부를 채우는 보조 매립절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 7 항에 있어서,
    상기 절연막 및 라이너막을 평탄화시키는 단계는,
    상기 절연막을 상기 라이너막이 노출될때까지 화학적기계적 연마공정으로 평탄화시키는 단계;
    상기 평탄화된 절연막을 리세스하여 상기 소자분리막을 형성하는 단계; 및
    상기 노출된 라이너막을 상기 핀 활성영역의 상면이 노출될때까지 에치백하여 상기 예비 라이너를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 7 항에 있어서,
    상기 캐핑 절연막은 상기 핀 활성영역의 노출된 상면을 갖는 기판에 열산화 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 7 항에 있어서,
    상기 게이트 전극을 형성한 후에,
    상기 게이트 전극을 마스크로 사용하여 불순물 이온들을 주입하여 상기 게이트 전극 양측의 상기 핀 활성영역 내에 소오스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제1 영역 및 제2 영역을 갖는 기판을 선택적으로 식각하여 상기 제1 영역의 핀 활성영역 및 상기 제2 영역의 평판 활성영역을 형성하는 단계;
    상기 기판 상에 콘포말한 라이너막과, 상기 라이너막 상에 상기 기판의 식각된 영역을 채우는 절연막을 차례로 형성하는 단계;
    상기 절연막 및 라이너막을 상기 핀 및 평판 활성영역들의 상면들이 노출될때까지 평탄화시키어 상기 핀 활성영역의 측벽에 차례로 배치된 예비 제1 라이너 및 제1 소자분리막과, 상기 평판 활성영역의 측벽에 차례로 배치된 제2 라이너 및 제2 소자분리막을 형성하는 단계;
    상기 핀 활성영역의 상면 상에 캐핑 절연막을 형성하는 단계;
    상기 예비 제1 라이너를 선택적으로 리세스하여 상기 핀 활성영역의 상부측벽을 노출되도록 상기 핀 활성영역 측벽의 일부분에 제1 라이너를 형성하는 단계;
    적어도 상기 핀 활성영역의 노출된 상부측벽에 제1 게이트 절연막 및 상기 평판 활성영역의 상면에 제2 게이트 절연막을 형성하는 단계; 및
    상기 핀 활성영역을 가로지르는 제1 게이트 전극과, 상기 평판 활성영역을 가로지르는 제2 게이트 전극을 형성하는 단계를 포함하되, 상기 캐핑 절연막은 상기 제1 및 제2 게이트 절연막들에 비하여 두꺼운 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 라이너막을 형성하기 전에,
    상기 핀 및 평판 활성영역들을 갖는 기판 전면에 버퍼 산화막을 형성하는 단계를 더 포함하되,
    상기 절연막 및 라이너막을 평탄화시키는 단계는 상기 절연막, 라이너막 및 버퍼 산화막을 상기 핀 및 평판 활성영역의 상면이 노출될때까지 연속적으로 평탄화시키어 상기 예비 제1 라이너, 제1 소자분리막, 제2 라이너 및 제2 소자분리막을 형성하는 단계를 포함하고,
    상기 예비 제1 라이너를 리세스하는 단계는 상기 예비 제1 라이너 및 상기 버퍼 산화막을 연속적으로 리세스하여 상기 핀 활성영역의 상부측벽을 노출되도록 상기 제1 라이너를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 13 항에 있어서,
    상기 라이너막을 형성하기 전에,
    상기 기판의 식각된 영역의 일부를 채우는 보조 매립절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 13 항에 있어서,
    상기 절연막 및 라이너막을 평탄화시키는 단계는,
    상기 절연막을 상기 라이너막이 노출될때까지 화학적기계적 연마공정으로 평탄화시키는 단계;
    상기 평탄화된 절연막을 리세스하여 상기 제1 및 제2 소자분리막들을 형성하는 단계; 및
    상기 노출된 라이너막을 상기 핀 활성영역의 상면이 노출될때까지 에치백하여 상기 예비 제1 라이너 및 제2 라이너를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제 13 항에 있어서,
    상기 캐핑 절연막을 형성하는 단계는,
    상기 핀 및 평판 활성영역들의 노출된 상면들을 갖는 기판 전면에 산화 방지막을 형성하는 단계;
    상기 산화 방지막을 패터닝하여 적어도 상기 핀 활성영역의 상면을 노출시키는 단계;
    열산화 공정을 수행하여 상기 핀 활성영역의 노출된 상면에 상기 캐핑 절연막을 형성하는 단계; 및
    상기 패터닝된 산화 방지막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 17 항에 있어서,
    상기 패터닝된 산화 방지막을 제거하는 단계와, 상기 예비 제1 라이너를 리세스하는 단계를 동시에 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 13 항에 있어서,
    상기 제1 및 제2 게이트 전극들을 형성한 후에,
    상기 제1 게이트 전극을 마스크로 사용하여 불순물 이온들을 선택적으로 주입하여 상기 제1 게이트 전극 양측의 상기 핀 활성영역에 제1 소오스/드레인 영역들을 형성하는 단계; 및
    상기 제2 게이트 전극을 마스크로 사용하여 불순물 이온들을 선택적으로 주입하여 상기 제2 게이트 전극 양측의 상기 평판 활성영역에 제2 소오스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 제1 소오스/드레인 영역들 및 상기 제2 소오스/드레인 영역들은 동시에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR10-2003-0076960A 2003-10-31 2003-10-31 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법 KR100515061B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2003-0076960A KR100515061B1 (ko) 2003-10-31 2003-10-31 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
US10/936,033 US7071048B2 (en) 2003-10-31 2004-09-08 Methods of fabricating fin field effect transistors having capping insulation layers
US11/433,942 US7642589B2 (en) 2003-10-31 2006-05-15 Fin field effect transistors having capping insulation layers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0076960A KR100515061B1 (ko) 2003-10-31 2003-10-31 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법

Publications (2)

Publication Number Publication Date
KR20050041704A KR20050041704A (ko) 2005-05-04
KR100515061B1 true KR100515061B1 (ko) 2005-09-14

Family

ID=36969932

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0076960A KR100515061B1 (ko) 2003-10-31 2003-10-31 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법

Country Status (2)

Country Link
US (2) US7071048B2 (ko)
KR (1) KR100515061B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101095188B1 (ko) 2005-09-28 2011-12-16 인텔 코오퍼레이션 벌크 기판상에 평면 및 비평면 ｃｍｏｓ 트랜지스터를집적하는 프로세스 및 그에 의하여 제조된 물품
KR101611761B1 (ko) * 2014-06-13 2016-04-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 절연층의 형성 방법

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
KR100634372B1 (ko) 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
KR100591770B1 (ko) * 2004-09-01 2006-06-26 삼성전자주식회사 반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
KR100612419B1 (ko) * 2004-10-19 2006-08-16 삼성전자주식회사 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및그 형성 방법
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
KR100618900B1 (ko) * 2005-06-13 2006-09-01 삼성전자주식회사 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
KR100620065B1 (ko) * 2005-09-08 2006-09-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
KR100675288B1 (ko) * 2005-11-04 2007-01-29 삼성전자주식회사 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들및 그에 의해 제조된 반도체 소자들
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
KR100724074B1 (ko) * 2006-05-22 2007-06-04 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100771891B1 (ko) * 2006-11-10 2007-11-01 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR100836761B1 (ko) 2006-12-08 2008-06-10 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US7859081B2 (en) * 2007-03-29 2010-12-28 Intel Corporation Capacitor, method of increasing a capacitance area of same, and system containing same
US7855411B2 (en) * 2007-05-25 2010-12-21 Macronix International Co., Ltd. Memory cell
JP5525127B2 (ja) * 2007-11-12 2014-06-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR100971411B1 (ko) * 2008-05-21 2010-07-21 주식회사 하이닉스반도체 반도체 장치의 수직 채널 트랜지스터 형성 방법
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8816392B2 (en) * 2010-07-01 2014-08-26 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device having gate structures to reduce the short channel effects
US9460807B2 (en) * 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US8835261B2 (en) 2011-03-14 2014-09-16 International Business Machines Corporation Field effect transistor structure and method of forming same
CN105655334B (zh) * 2011-12-28 2019-01-08 英特尔公司 具有集成的多个栅极电介质晶体管的半导体装置
CN104160507B (zh) * 2011-12-28 2017-10-24 英特尔公司 在三栅极（finfet）工艺上集成多个栅极电介质晶体管的方法
KR101908355B1 (ko) 2012-03-20 2018-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8604546B1 (en) * 2012-07-09 2013-12-10 International Business Machines Corporation Reducing gate resistance in nonplanar multi-gate transistor
US9269791B2 (en) * 2012-07-10 2016-02-23 United Microelectronics Corp. Multi-gate MOSFET with embedded isolation structures
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8957478B2 (en) 2013-06-24 2015-02-17 International Business Machines Corporation Semiconductor device including source/drain formed on bulk and gate channel formed on oxide layer
US9515184B2 (en) * 2013-09-12 2016-12-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with multiple-height fins and substrate trenches
US9281401B2 (en) * 2013-12-20 2016-03-08 Intel Corporation Techniques and configurations to reduce transistor gate short defects
KR102125749B1 (ko) 2013-12-27 2020-07-09 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9136356B2 (en) * 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
CN105632929A (zh) * 2014-11-04 2016-06-01 中国科学院微电子研究所 一种FinFET器件及其制造方法
US9391065B1 (en) 2015-06-29 2016-07-12 Globalfoundries Inc. Electrostatic discharge and passive structures integrated in a vertical gate fin-type field effect diode
KR102532202B1 (ko) * 2016-01-22 2023-05-12 삼성전자 주식회사 반도체 소자
US10096692B1 (en) 2017-04-05 2018-10-09 International Business Machines Corporation Vertical field effect transistor with reduced parasitic capacitance
US10636910B2 (en) * 2017-05-30 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method of forming the same
US10483167B2 (en) * 2017-08-15 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing dual FinFET device
DE102017124223B4 (de) * 2017-08-30 2022-02-24 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiterstruktur mit Finnen und Isolationsfinnen und Verfahren zu deren Herstellung
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US11069812B2 (en) * 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11728335B2 (en) * 2019-01-25 2023-08-15 Intel Corporation Buried channel structure integrated with non-planar structures
DE102020112203B4 (de) * 2020-03-13 2024-08-08 Taiwan Semiconductor Manufacturing Co. Ltd. Integrierte schaltung und verfahren zum einbetten planarer fets mit finfets

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252284B1 (en) 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
KR100431489B1 (ko) 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
US6800905B2 (en) * 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
KR100471189B1 (ko) * 2003-02-19 2005-03-10 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
US20060170053A1 (en) * 2003-05-09 2006-08-03 Yee-Chia Yeo Accumulation mode multiple gate transistor
US7192876B2 (en) * 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101095188B1 (ko) 2005-09-28 2011-12-16 인텔 코오퍼레이션 벌크 기판상에 평면 및 비평면 ｃｍｏｓ 트랜지스터를집적하는 프로세스 및 그에 의하여 제조된 물품
KR101611761B1 (ko) * 2014-06-13 2016-04-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 절연층의 형성 방법
US10418271B2 (en) 2014-06-13 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming isolation layer
US10707114B2 (en) 2014-06-13 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming isolation layer
US11227788B2 (en) 2014-06-13 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming isolation layer

Also Published As

Publication number Publication date
US7071048B2 (en) 2006-07-04
US20060202270A1 (en) 2006-09-14
US20050093082A1 (en) 2005-05-05
KR20050041704A (ko) 2005-05-04
US7642589B2 (en) 2010-01-05

Similar Documents

Publication Publication Date Title
KR100515061B1 (ko) 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
KR100612419B1 (ko) 핀 트랜지스터 및 평판 트랜지스터를 갖는 반도체 소자 및그 형성 방법
KR100471189B1 (ko) 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
US7166514B2 (en) Semiconductor device and method of manufacturing the same
US6476444B1 (en) Semiconductor device and method for fabricating the same
US20080079071A1 (en) Semiconductor device for preventing reciprocal influence between neighboring gates and method for manufacturing the same
US20060278920A1 (en) Metal oxide semiconductor field-effect transistor (MOSFET) and method of fabricating the same
KR20050108916A (ko) 다마신 공정을 이용한 핀 전계 효과 트랜지스터의 형성 방법
KR100668838B1 (ko) 반도체 소자의 게이트 형성방법
US7563683B2 (en) Transistor and method of fabricating the same
KR100281124B1 (ko) 반도체소자 및 그의 제조방법
KR20050107090A (ko) 핀 전계 효과 트랜지스터를 갖는 반도체 소자의 형성 방법
KR20050055978A (ko) 핀 전계 효과 트랜지스터 및 그 형성 방법
KR100586553B1 (ko) 반도체 소자의 게이트 및 이의 형성 방법
TWI701789B (zh) 半導體結構及其製造方法
KR100701369B1 (ko) 트랜지스터 및 그 제조 방법
KR100560664B1 (ko) 매몰 절연막 패턴을 구비하는 반도체 장치 및 그 제조 방법
KR100636667B1 (ko) 반도체 소자의 제조 방법
KR100702837B1 (ko) 반도체소자 제조방법
KR20050101999A (ko) Ｍｏｓｆｅｔ 및 그 제조 방법
KR20000041129A (ko) 반도체 소자 및 그 제조방법
KR20030048893A (ko) 반도체 소자의 제조방법
KR20040022565A (ko) 반도체 장치의 트랜지스터 및 그 제조 방법
KR20070002900A (ko) 반도체 소자의 제조방법
KR20050020900A (ko) 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee