KR20050020900A - 트랜지스터의 제조방법 - Google Patents

트랜지스터의 제조방법 Download PDF

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Abstract

트랜지스터의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하되, 상기 소자분리막은 상기 활성영역의 상부면보다 높은 돌출부를 갖도록 형성된다. 상기 돌출부의 측벽을 덮는 절연막 패턴들을 형성하되, 상기 절연막 패턴들은 상기 활성영역의 적어도 양 가장자리들 상에 형성된다. 상기 절연막 패턴들 및 상기 소자분리막을 식각 마스크로 사용하여 상기 활성영역을 식각하여 리세스된 영역을 형성한다. 이어서, 상기 리세스된 영역을 갖는 반도체기판 상에 콘포말한 게이트 절연막 및 게이트 도전막을 차례로 형성한다. 상기 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴을 형성하는 것을 포함하되, 상기 게이트 패턴은 상기 리세스된 영역의 상부를 가로지르도록 형성된다.

Description

트랜지스터의 제조방법{method of fabricating transistor}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트랜지스터의 제조방법에 관한 것 이다.
반도체 소자의 고집적화에 따라 미세화된 반도체 소자의 특성을 향상시키기 위한 여러가지 연구가 시도되고 있다. 모스 전계 효과 트랜지스터(MOS field effect transistor; 이하 모스 트랜지스터라 한다.)는 반도체 소자의 여러분야에 다양하게 사용되고 있다. 특히 초고속 SRAM(static random access memory)이나 고속 동작이 요구되는 DRAM(dynamic random access memory)같은 반도체 기억 소자의 특성을 향상시키기 위하여는 상기 모스 트랜지스터의 채널을 통과하는 전류량의 향상을 통하여 동작속도를 향상시키는 것이 중요하다. 그러나 반도체 소자의 고집적화가 가속화됨에 따라 상기 모스 트랜지스터의 채널의 폭(width)이나 길이(length) 도 함께 작아져 상기 모스 트랜지스터에서의 구동 전류(drive current)를 향상시키는 것이 쉽지 않다.
모스 트랜지스터에 있어서 구동 전류는 모스트랜지스터의 채널폭 (channel width)에 비례하고 채널길이(channel length)에 반비례한다. 상술한 바와 같이 반도체 소자의 고집적화에 따라 상기 반도체 소자의 셀 크기도 계속 작아지면서 상기 채널길이도 줄어들게 되어 모스 트랜지스터에서의 구동 전류 향상의 측면에서 바람직하다. 그러나 채널길이를 계속 감소시키는 것은 공정상의 한계가 있어 상기 채널폭의 확장을 통해 모스 트랜지스터의 특성을 향상시키는 것이 요구된다.
도 1은 종래의 모스 트랜지스터에 있어서 채널 폭 방향을 따라 취해진 단면도이다.
도 1을 참조하면, 종래의 평탄한 형태의 활성영역(100)을 갖는 모스 트랜지스터에 있어서 상기 평탄한 형태를 유지하며 채널폭(W)을 확장시키는 것은 상기 모스 트랜지스터의 구동전류 향상에는 바람직하나 반도체 소자에 있어서 상기 모스 트랜지스터가 차지하는 면적이 증가하게 되어 상술한 바와 같은 반도체 소자의 고집적화에 부합되지 않는다. 미설명 참조번호 "102"는 게이트 패턴을 나타낸 것이다.
본 발명이 이루고자 하는 기술적 과제는 트랜지스터에 있어서 반도체기판 상의 활성영역의 크기를 확장시키지 않고도 채널폭을 확장시킴으로써 구동전류 향상을 통해 상기 모스 트랜지스터의 특성을 향상시킬 수 있는 트랜지스터 제조방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위하여, 본 발명은 반도체기판의 활성영역내에 리세스된 영역을 형성하는 것을 특징으로 하는 트랜지스터 제조방법을 제공한다.
본 발명에 의한 트랜지스터 제조방법은 먼저, 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하되, 상기 소자분리막은 상기 활성영역의 상부면보다 높은 돌출부를 갖도록 형성된다. 상기 돌출부의 측벽을 덮는 절연막 패턴들을 형성하되, 상기 절연막 패턴들은 상기 활성영역의 적어도 양 가장자리들 상에 형성된다. 상기 절연막 패턴들 및 상기 소자분리막을 식각 마스크로 사용하여 상기 활성영역을 식각하여 리세스된 영역을 형성한다. 이어서, 상기 리세스된 영역을 갖는 반도체기판 상에 콘포말한 게이트 절연막 및 게이트 도전막을 차례로 형성한다. 상기 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴을 형성하는 것을 포함하되, 상기 게이트 패턴은 상기 리세스된 영역의 상부를 가로지르도록 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 제1 실시예에 의한 모스 트랜지스터의 평면도이고, 도 3 내지 도 8은 본발명의 제1 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅰ∼Ⅰ´에 따라 취해진 단면도들이다.
도 2 및 도 3을 참조하면, 반도체기판(200) 상에 하드마스크막을 형성한다. 상기 하드마스크막은 실리콘질화막(SiN)으로 형성할 수 있다. 한편, 바람직하게는 상기 하드마스크막을 형성하기 전에 상기 반도체기판(200) 상에 버퍼산화막(도시하지 않음)을 형성할 수 있다. 상기 하드마스크막 상에 포토레지스트 패턴(204)을 형성한다. 상기 포토레지스트 패턴(204)은 상기 하드마스크막의 소정영역을 노출시키는 개구부를 갖는다. 이어서 상기 포토레지스트 패턴(204)을 식각마스크로 하여 상기 포토레지스트 패턴(204)에 의하여 노출된 영역의 하드마스크막을 식각하고 연속하여 상기 반도체기판(200)을 소정깊이 까지 식각한다. 그 결과 상기 반도체기판 (200)내에 트렌치 영역(206)이 형성되며 동시에 상기 트렌치 영역(206) 사이의 상기 반도체기판(200) 상에 하드마스크 패턴들(208)이 형성된다.
도 2 및 도 4를 참조하면, 먼저 상기 포토레지스트 패턴(204)을 제거한다. 이 후 상기 반도체기판(200) 상의 전면에 상기 트렌치 영역(206)을 채우도록 소자분리 절연막(도시하지 않음)을 형성한다. 상기 소자분리 절연막은 실리콘산화막 (SiO2)일 수 있다. 이어서 상기 하드마스크 패턴들(208)이 노출될때 까지 상기 소자분리 절연막을 연마하여 상기 트렌치 영역(206) 내에 소자분리막(210)을 형성하고 동시에 상기 소자분리막(210) 사이에 활성영역들(212)을 한정한다.
도 2 및 도 5를 참조하면, 상기 반도체기판(200) 내에 소자분리막(210)을 형성한 후 습식식각을 수행하여 상기 활성영역들(212) 상의 하드마스크 패턴들(208)을 제거한다. 그 결과 상기 소자분리막(210)은 상기 활성영역의 상부면보다 높은 돌출부를 갖도록 형성된다.
도 2 및 도 6을 참조하면, 상기 소자분리막(210)을 갖는 상기 반도체기판 상에 콘포말한 절연막을 형성한다. 상기 절연막은 실리콘질화막(SiN)일 수 있다. 이 후 상기 절연막을 에치백하여 상기 소자분리막(210)의 상기 돌출부의 측벽들을 덮는 스페이서들(214)을 형성한다. 상기 스페이서들(214)은 상기 도 2에 도시한 바와 같이 상기 활성영역들(212)의 가장자리를 따라 상기 소자분리막(210)의 돌출부의 측벽을 덮도록 형성된다.
도 2 및 도 7을 참조하면, 상기 스페이서들(214) 및 상기 소자분리막(210)을 식각마스크로 하여 상기 반도체기판(200)을 소정깊이까지 식각하여 상기 각 활성영역들(212) 내에 리세스 영역들(216)을 형성한다. 상기 리세스 영역들(216)의 각각은 상기 각 활성영역들(212)의 가장자리를 따라 형성된 상기 스페이서들(214)에 자기정렬되어 형성된다. 이후 습식식각을 통하여 상기 스페이서들(214)을 제거한다.
도 2 및 도 8을 참조하면, 상기 리세스 영역들(216)을 갖는 반도체기판(200) 상에 콘포말한 게이트 절연막(218) 및 게이트 도전막을 차례로 형성한다. 상기 게이트 절연막(218)은 열산화막으로 형성 할 수 있다. 상기 게이트 도전막은 폴리실리콘막으로 형성 할 수 있다. 이어서 상기 게이트 도전막을 패터닝하여 게이트 패턴(220)을 형성한다. 상기 게이트 패턴(220)은 상기 활성영역들(212) 내에 형성된 상기 리세스 영역들(216)의 상부를 가로지르는 방향으로 형성된다. 그 결과 본 발명에 의한 모스 트랜지스터의 채널의 폭(a+b+c+d+e)은 상기 도 2에 도시한 바와 같은 종래의 모스 트랜지스터의 채널의 폭(W)보다 확장된다.
상술한 바와 같이 본 발명의 제1 실시예에 의하면 상기 스페이서들(214) 및 상기 소자분리막(210)을 식각마스크로 하여 상기 리세스 영역들(216)을 형성하게 되므로 추가적인 포토공정을 수행하지 않고도 상기 리세스 영역들(216)을 형성할 수 있게 된다. 또 상기 리세스 영역들(216) 형성시 상기 반도체기판(200)의 식각량을 조절하여 상기 리세스 영역들(216)의 깊이를 조절함으로써 모스 트랜지스터의 채널폭 조절이 가능하다.
도 9는 본 발명의 제2 실시예에 의한 모스 트랜지스터의 평면도이고, 도 10 내지 도 12는 본발명의 제2 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위하여 도 9의 Ⅱ∼Ⅱ´에 따라 취해진 단면도들이다.
도 9 및 도 10을 참조하면, 상기 본 발명의 제1 실시예와 동일한 방법으로 반도체기판(500) 내에 소자분리막(510)을 형성하여 활성영역들(512)을 한정한다. 결과적으로 상기 활성영역들(512) 상에 하드마스크 패턴들(508)이 잔존한다.
도 9 및 도 11을 참조하면, 상기 소자분리막(510) 및 하드마스크 패턴들 (508)을 갖는 반도체기판 상에 포토레지스트 패턴(514)을 형성 한다. 상기 포토레지스트 패턴(514)은 상기 각 하드마스크 패턴들(508)의 소정영역을 노출시키는 개구부를 갖는다. 더욱 상세하게는 상기 포토레지스트 패턴(514)은 상기 하드마스크 패턴들(508)의 적어도 양 가장자리를 덮도록 형성된다. 그 결과 상기 하드 마스크 패턴들(508) 각각의 적어도 중심부를 노출시키는 개구부를 갖는다. 이어서 상기 포토레지스트 패턴(514)을 식각마스크로 하여 상기 하드마스크 패턴들(508)을 식각한다. 그 결과 상기 활성영역들(512) 상에 상기 소자분리막(510)의 상기 활성영역들(512)의 상부면 보다 높은 돌출부의 양 측벽을 따라 절연막 패턴들(508a)이 형성된다.
본 발명의 제2 실시예에 의한 경우 상술한 바와 같이 상기 절연막 패턴들 (508a)은 상기 각 활성영역들(512)의 양쪽 가장자리를 따라 형성될 수 있다. 한편, 상기 포토레지스트 패턴(514)의 형태에 따라서는 상기 본 발명의 제1 실시예에서의 상기 스페이서들(214)과 같이 상기 활성영역들의 모든 가장자리를 따라 형성 될 수 도 있다.
도 9 및 도 12를 참조하면, 먼저 상기 포토레지스트 패턴(514)을 제거한다. 이어서 상기 절연막 패턴들(508a) 및 상기 소자분리막(510)을 식각마스크로 하여 상기 반도체기판(500)을 소정깊이까지 식각하여 상기 활성영역들(512) 내에 리세스 영역들(516)을 형성한다.
이후 습식식각을 수행하여 상기 절연막 패턴들(508a)을 제거하고 게이트 패턴(520)을 형성하는 등 상기 본 발명의 제1 실시예와 같은 방법으로 잔여공정을 수행하여 모스 트랜지스터를 제조한다.
상술한 바와 같이 본 발명의 제2 실시예에 의하면 상기 리세스 영역들(516) 형성시 상기 반도체기판(500)의 식각량을 조절하여 상기 리세스 영역들(516)의 깊이를 조절함으로써 모스 트랜지스터의 채널폭 조절이 가능하다. 또 상기 본 발명의 제2 실시예에서는 상기 각 활성영역들(512) 내에 한개의 리세스 영역(516)을 형성하는 방법에 대하여 설명하였으나 이에 한정되지 아니하고 상기 활성영역들(512)의 폭과 포토리소그래피 공정의 해상도의 제한하에서 상기 각 활성영역들(512) 내에 두개 이상의 리세스 영역들을 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체기판의 활성영역내에 리세스 영역을 형성함으로써 활성영역의 크기를 확장시키지 않고도 트랜지스터의 채널폭을 확장시킬 수 있게 되어 구동 전류 향상을 통해 모스 트랜지스터의 특성을 향상시킬 수 있게 된다.
도 1은 종래의 모스 트랜지스터의 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 모스 트랜지스터의 평면도이다.
도 3 내지 도 8은 본발명의 제1 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅰ∼Ⅰ´에 따라 취해진 단면도들이다.
도 9는 본 발명의 제2 실시예에 의한 모스 트랜지스터의 평면도이다.
도 10 내지 도 12는 본발명의 제2 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위하여 도 9의 Ⅱ∼Ⅱ´에 따라 취해진 단면도들이다.
* 도면의 주요부분에 대한 설명*
200,500 : 반도체기판 100,212,512 : 활성영역
210,510 : 소자분리막 208,508 : 하드마스크 패턴
216,516 :리세스 영역 214 : 스페이서
508a : 절연막 패턴 218 : 게이트 절연막
102,220,520 : 게이트 패턴

Claims (6)

  1. 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하되, 상기 소자분리막은 상기 활성영역의 상부면보다 높은 돌출부를 갖도록 형성되고,
    상기 돌출부의 측벽을 덮는 절연막 패턴들을 형성하되, 상기 절연막 패턴들은 상기 활성영역의 적어도 양 가장자리들 상에 형성되고,
    상기 절연막 패턴들 및 상기 소자분리막을 식각 마스크로 사용하여 상기 활성영역을 식각하여 리세스된 영역을 형성하고,
    상기 리세스된 영역을 갖는 반도체기판 상에 콘포말한 게이트 절연막 및 게이트 도전막을 차례로 형성하고,
    상기 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴을 형성하는 것을 포함하되, 상기 게이트 패턴은 상기 리세스된 영역의 상부를 가로지르도록 형성되는 것을 특징으로 하는 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 절연막 패턴들을 형성하는 것은
    상기 소자분리막을 갖는 반도체기판의 전면 상에 절연막을 형성하고,
    상기 절연막을 에치백하여 상기 소자분리막의 상기 돌출부의 측벽들을 덮는 스페이서들을 형성하는 것을 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  3. 제 1 항에 있어서,
    상기 소자분리막을 형성하는 것은
    상기 반도체기판 상에 하드마스크 패턴을 형성하고,
    상기 하드마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하고,
    상기 트렌치 영역을 갖는 반도체기판의 전면 상에 상기 트렌치 영역을 채우는 소자분리 절연막을 형성하고,
    상기 하드마스크 패턴이 노출될 때까지 상기 소자분리 절연막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  4. 제 3 항에 있어서,
    상기 절연막 패턴들을 형성하는 것은
    상기 활성영역 상에 잔존하는 상기 하드마스크 패턴을 사진공정을 사용하여 식각하여 상기 활성영역의 적어도 중심부를 노출시키는 것을 특징으로 하는 트랜지스터 제조방법.
  5. 제 1 항, 제 2 항 및 제 4 항중 어느 한 항에 있어서,
    상기 절연막 패턴들은 실리콘질화막 패턴들인 것 을 특징으로 하는 트랜지스터 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트 도전막은 폴리실리콘막인 것 을 특징으로 하는 트랜지스터 제조방법.
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