KR20050107090A - 핀 전계 효과 트랜지스터를 갖는 반도체 소자의 형성 방법 - Google Patents

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Abstract

핀 전계 효과 트랜지스터를 갖는 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 기판에 수직으로 연장된 핀을 형성하고, 핀의 아랫부분을 선택적으로 산화시켜 절연층을 형성한다. 핀의 측벽을 둘러싸는 매립 절연 패턴을 형성하고, 매립 절연 패턴을 리세스하여 핀의 윗부분을 노출시킨다. 게이트 절연막을 개재하여 핀을 가로지르는 게이트 전극을 형성한다.

Description

핀 전계 효과 트랜지스터를 갖는 반도체 소자의 형성 방법{METHODS OF FORMING A SEMICONDUCTOR DEVICE HAVING A FIN FIELD EFFECT TRANSISTOR}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 핀 전계 효과 트랜지스터를 갖는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라, 반도체 소자의 전계 효과 트랜지스터(이하, 트랜지스터라고 함)도 축소되고 있다. 하지만, 단채널 효과 또는 DIBL(Drain Induced Barrier Lower) 현상등으로 인하여, 트랜지스터의 축소에 한계가 있다. 이러한 문제점을 해결하기 위한 방안으로 최근에 핀(fin) 트랜지스터가 제안된 바 있다. 핀 트랜지스터는 기판으로 부터 수직으로 돌출된 핀, 및 핀을 가로지르는 게이트 전극을 포함한다. 핀 트랜지스터의 게이트 전극은 얇은 핀의 양측벽 상에 배치됨으로써, 게이트 전극의 채널에 대한 제어 능력이 향상된다. 이로써, 핀 트랜지스터의 온오프 특성이 향상되며, 단채널 효과 또는 DIBL 현상등을 억제할 수 있다.
하지만, 핀 트랜지스터가 벌크 기판에 형성될 경우, 소오스/드레인 영역과 기판간의 누설전류 또는 이웃하는 핀 트랜지스터들에 의한 기생 트랜지스터의 영향으로 핀 트랜지스터의 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 벌크(bulk)기판을 사용하여 소오스/드레인 영역과 기판간의 누설전류 및 기생 트랜지스터를 방지할 수 있는 핀 전계 효과 트랜지스터를 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 벌크기판을 사용하여 핀 전계 효과 트랜지스터의 특성을 최적화시킬 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 핀 트랜지스터를 갖는 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 기판에 수직으로 연장된 핀을 형성하고, 상기 핀의 아랫부분(lower portion)을 선택적으로 산화시켜 절연층을 형성한다. 상기 핀의 측벽을 둘러싸는 매립 절연 패턴을 형성하고, 상기 매립 절연 패턴을 리세스하여 상기 핀의 윗부분(upper portion)을 노출시킨다. 게이트 절연막을 개재하여 상기 핀을 가로지르는 게이트 전극을 형성하고, 상기 게이트 전극 양측의 상기 핀 내에 소오스/드레인 영역을 형성한다.
일 실시예에 있어서, 상기 핀 및 절연층을 형성하는 단계는 다음의 단계들을 포함할 수 있다. 기판 상에 캐핑 패턴을 형성하고, 상기 캐핑 패턴을 마스크로 사용하여 상기 기판을 식각하여 상기 핀을 형성한다. 열산화 공정을 수행하여 상기 핀의 측벽, 및 상기 핀 주변의 기판 표면에 희생 절연막을 형성한다. 상기 희생 절연막을 개재하여 상기 핀, 및 상기 캐핑 패턴의 측벽들에 산화방지 스페이서를 형성한다. 상기 산화방지 스페이서 아래의 상기 희생 절연막을 제거하여 상기 핀의 측벽 일부를 노출시킨다. 상기 기판에 산화공정을 수행하여 상기 절연층을 형성하고, 상기 산화방지 스페이서를 제거한다.
일 실시예에 있어서, 상기 희생 절연막을 형성하기 전에, 상기 방법은 상기 핀의 측벽에 트리밍 공정을 수행하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 절연층을 형성하기 전에, 상기 방법은 등방성 식각 공정으로 상기 핀의 노출된 측벽을 리세스하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 매립 절연 패턴을 형성하는 단계는 다음의 단계들을 포함할 수 있다. 상기 산화방지 스페이서를 제거한 후에, 상기 핀 주변의 상기 기판의 식각된 부분을 채우는 매립 절연막을 상기 기판 전면에 형성하고, 상기 매립 절연막을 상기 캐핑 패턴이 노출될때까지 평탄화시키어 상기 절연 패턴을 형성한다. 이때, 상기 핀의 윗부분을 노출시키는 단계는 상기 매립 절연 패턴을 리세스하여 상기 핀의 윗부분에 형성된 희생 절연막을 노출시키는 단계, 및 상기 노출된 희생 절연막을 제거하여 상기 핀의 윗부분을 노출시키는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 전극은 상기 핀의 노출된 윗부분의 양측벽, 및 상기 캐핑 패턴의 상부면 상부를 지나도록 형성할 수 있다. 이 경우에, 상기 게이트 전극을 형성한 후에, 상기 방법은 상기 게이트 전극 양측에 위치한 상기 캐핑 패턴을 제거하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 매립 절연 패턴을 형성한 후에, 상기 방법은 상기 캐핑 패턴을 선택적으로 제거하는 단계를 더 포함할 수 있다. 이 경우에, 상기 게이트 전극은 상기 핀의 노출된 윗부분의 양측벽 및 상부면 상부를 지나도록 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 1 및 도 2를 참조하면, 벌크 기판(100, 이하 기판이라고 함)의 소정영역 상에 캐핑 패턴(102)을 형성한다. 상기 캐핑 패턴(102)은 상기 기판(100)에 대하여 식각선택비를 갖는 절연막으로 형성한다. 예컨대, 상기 캐핑 패턴(102)은 실리콘 질화막을 포함할 수 있다. 이에 더하여, 상기 캐핑 패턴(102)은 실리콘 질화막과 상기 기판(100) 사이에 형성된 버퍼산화막을 더 포함할 수 있다.
상기 캐핑 패턴(102)을 마스크로 사용하여 상기 기판(100)을 이방성 식각하여 수직으로 연장된 핀(104, fin)을 형성한다. 이어서, 상기 핀(104)의 측벽에 트리밍(trimming) 공정을 수행할 수 있다. 상기 트리밍 공정은 산화 공정 및 산화물을 제거하는 공정을 적어도 1회 반복하여 상기 핀(104)의 측벽을 다듬는 공정이다. 상기 트리밍 공정을 적절하게 수행하여 상기 핀(104)의 선폭을 조절할 수도 있다.
이어서, 상기 기판(100)에 열산화 공정을 수행하여 상기 핀(104)의 측벽, 및 상기 핀(104) 주변의 기판(100) 표면에 희생 절연막(106)을 형성한다. 상기 핀(104)의 식각 손상된 측벽은 상기 트리밍 공정 또는 상기 희생 절연막(106)의 형성 공정에 의하여 치유할 수 있다.
상기 기판(100)에 콘포말한 산화방지막을 형성하고, 상기 산화방지막을 이방성 식각하여 상기 캐핑 패턴(102) 및 핀(104)의 측벽들에 산화방지 스페이서(108)를 형성한다. 상기 핀(104)과 상기 산화방지 스페이서(108) 사이에는, 상기 희생 절연막(106)이 개재된다. 또한, 상기 산화방지 스페이서(108) 및 상기 기판(100) 사이에도 상기 희생 절연막(106)이 개재된다. 상기 산화 방지 스페이서(108)는 산화를 방지할 수 있는 물질로 형성한다. 예컨대, 실리콘 질화막으로 형성할 수 있다. 이때, 상기 산화방지막의 두께는 상기 캐핑 패턴(102)에 포함된 실리콘 질화막의 두께에 비하여 매우 얇게 형성할 수 있다. 이로써, 상기 산화방지 스페이서(108)의 최대 두께는 상기 캐핑 패턴(102)에 포함된 실리콘 질화막의 두께에 비하여 매우 얇게 형성될 수 있다.
도 3 및 도 4를 참조하면, 상기 산화방지 스페이서(108) 및 상기 캐핑 패턴(102)을 마스크로 사용하여 상기 희생 절연막(106)을 등방성 식각하여 상기 산화방지 스페이서(108) 아래에 위치한 상기 희생 절연막(106)을 제거한다. 이로써, 상기 산화방지 스페이서(108) 아래에 위치한 상기 핀(104)의 측벽 및 상기 핀(104) 주변의 상기 기판(100)의 표면이 노출된다.
상기 기판(100)에 산화 공정을 수행하여 상기 핀(104)의 아랫부분(lower portion)에 절연층(110)을 형성한다. 이때, 상기 핀(104) 주변의 상기 기판(100) 상에도 상기 절연층(110)이 형성된다. 상기 핀(104)은 상기 절연층(110)에 의하여 상기 기판(100)과 전기적으로 절연될 수 있다.
상기 절연층(110)을 형성하기 전에, 상기 핀(104)의 노출된 측벽을 등방성 식각으로 리세스하는 공정을 더 수행하는 것이 바람직하다. 이에 따라, 상기 절연층(110)을 형성하기 위한 산화 공정시, 상기 핀(104)의 노출된 표면을 증가시킬 수 있다. 그 결과, 상기 절연층(110)의 형성 시간(ex, 산화공정 시간)을 단축시킬 수 있다.
도 5 및 도 6을 참조하면, 상기 절연층(110)을 갖는 기판(100)으로부터 상기 산화방지 스페이서(108)를 제거한다. 상기 산화방지 스페이서(108)는 등방성 식각인 습식식각으로 제거할 수 있다. 이때, 상기 캐핑 패턴(102)이 실리콘 질화막을 포함하고, 상기 산화방지 스페이서(108)가 실리콘 질화막으로 형성될 경우, 상기 캐핑 패턴(102)의 일부도 리세스될 수 있다. 하지만, 상기 산화방지 스페이서(108)의 최대 두께가 상기 캐핑 패턴(102)의 실리콘 질화막에 비하여 매우 얇음으로, 상기 캐핑 패턴(102)의 대부분은 그대로 잔존될 수 있다.
상기 기판(100) 전면 상에 매몰 절연막(112)을 형성한다. 상기 매몰 절연막(112)은 상기 핀(104)의 형성을 위해 상기 기판(100)의 식각된 부분을 채운다. 즉, 상기 매몰 절연막(112)은 상기 핀(104) 및 캐핑 패턴(102) 주변의 공간을 채운다. 상기 매몰 절연막(112)은 갭필 특성이 우수한 절연막으로 형성하는 것이 바람직하다. 예컨대, 상기 매몰 절연막(112)은 고밀도 플라즈마 실리콘 산화막 또는 SOG막으로 형성될 수 있다. 상기 매몰 절연막(112)의 상부면은 평탄화된 상태일 수도 있다.
상기 매몰 절연막(112)을 상기 캐핑 패턴(102)의 상부면이 노출될때까지 평탄화시키어 매몰 절연 패턴(112a)을 형성한다. 이로써, 상기 매몰 절연 패턴(112a)은 상기 핀(104) 및 상기 캐핑 패턴(102)의 측벽들을 둘러싸는 형태로 형성된다.
도 7 및 도 8을 참조하면, 이어서, 상기 매몰 절연 패턴(112a)을 선택적 이방성 식각으로 리세스한다. 상기 리세스된 매몰 절연 패턴(112b)으로 인하여, 상기 핀(104)의 윗부분(upper portion)에 형성된 희생 절연막(106)이 노출된다. 이어서, 노출된 희생 절연막(106)을 등방성 식각하여 상기 핀(104)의 윗부분을 노출시킨다. 상기 핀(104)의 노출된 부분의 표면에 게이트 절연막(114)을 형성한다. 상기 게이트 절연막(114)은 열산화막으로 형성할 수 있다. 이와는 달리, 상기 게이트 절연막(114)은 실리콘산화막에 비하여 높은 유전상수를 갖는 고유전막으로 형성할 수도 있다. 상기 게이트 절연막(114)이 고유전막으로 형성될 경우, 상기 게이트 절연막(114)은 상기 기판(100) 전면 상에 콘포말하게 형성될 수 있다.
상기 게이트 절연막(114)을 갖는 기판(100) 전면에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 상기 핀(104) 및 캐핑 패턴(102)을 가로지르는 게이트 전극(116)을 형성한다. 상기 게이트 전극(116)은 상기 핀(104)의 양측벽 및 상기 캐핑 패턴(102)의 상부면 상부를 지난다. 상기 게이트 도전막을 패터닝하기 전에, 상기 게이트 도전막을 충분한 두께를 갖도록 형성하고, 상기 게이트 도전막의 상부면을 평탄화하는 공정을 수행할 수도 있다. 상기 게이트 전극(116)은 도핑된 폴리실리콘 또는 도전성 금속 함유 물질로 형성할 수 있다. 상기 도전성 금속 함유 물질은 몰리브덴 또는 텅스텐과 같은 금속, 티타늄질화막 또는 탄탈늄질화막과 같은 도전성 금속질화물, 텅스텐 실리사이드 또는 코발트 실리사이드와 같은 금속 실리사이드등으로 형성할 수 있다.
상기 게이트 전극(116) 양측의 상기 캐핑 패턴(102)을 이방성 식각하여 제거한다. 이로써, 상기 게이트 전극(116) 양측의 상기 핀(104)의 상부면이 노출된다. 상기 노출된 핀(104)의 상부면에 이온주입을 위한 버퍼절연막(118)을 형성할 수 있다.
이어서, 상기 게이트 전극(116)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 게이트 전극(116) 양측의 상기 핀(104)내에 소오스/드레인 영역(120)을 형성한다. 상기 게이트 전극(116) 및 소오스/드레인 영역(120)은 핀 트랜지스터를 구성한다. 상기 게이트 전극(116)은 그것의 아래에 위치하는 채널영역을 양측에서 제어하는 이중 게이트에 해당한다. 이는, 상기 핀(104)의 상부면과 상기 게이트 전극(116) 사이에 상기 캐핑 패턴(102)이 개재되어 있기 때문이다.
상술한 반도체 소자의 형성 방법에 있어서, 상기 핀(104)의 아랫부분은 상기 절연층(110)으로 형성된다. 이에 따라, 상기 핀(104)에 형성된 소오스/드레인 영역(120)은 상기 기판(100)과 전기적으로 단절된다. 그 결과, 상기 소오스/드레인 영역(120)과 상기 기판(100)간의 누설전류를 방지할 수 있으며, 종래의 기생 트랜지스터를 방지할 수 있다. 또한, SOI기판에 비하여 월등히 절감된 저비용의 벌크 기판을 사용함으로써, 생산성을 크게 향상시킬 수 있다.
이에 더하여, 상기 절연층(110)을 형성한 후에, 상기 핀(104)의 아랫부분을 둘러싸는 리세스된 매몰 절연 패턴(112b)으로 인하여, 상기 핀(104)의 윗부분에만 채널영역이 형성된다. 상기 핀(104)의 아랫부분에 형성된 절연층(110)은 래터럴(lateral)한 방향의 산화공정에 의해 형성됨으로써, 그것의 상부면은 평탄하지 않을 수 있다. 이에 대해, 상기 리세스된 매몰 절연 패턴(112b)을 형성함으로써, 상기 채널 영역은 균일한 영역인 상기 핀(104)의 윗부분에만 형성됨으로써, 상기 핀 트랜지스터의 턴온전류량 또는 문턱전압등의 크리티칼(critical)한 특성들을 매우 용이하게 컨트롤할 수 있다. 즉, 핀 트랜지스터의 특성을 최적화시킬 수 있다.
한편, 상술한 핀 트랜지스터는 채널 영역의 양측에서 컨트롤하는 이중 게이트를 갖는다. 이와는 달리, 상기 핀 트랜지스터는 삼중 게이트를 가질 수도 있다. 이를 도 9 및 도 10을 참조하여 설명한다.
도 9 및 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성 방법의 변형예를 설명하기 위한 사시도들이다.
도 6, 도 9 및 도 10을 참조하면, 삼중 게이트의 핀 트랜지스터를 갖는 반도체 소자의 형성 방법에 있어서, 매몰 절연 패턴(112a)을 형성하는 단계까지는 도 1 내지 도 6을 참조하여 상술한 방법과 동일하게 수행할 수 있다.
매몰 절연 패턴(112a)을 이방성 식각으로 리세스하여 핀(104)의 윗부분에 형성된 희생 절연막(106)을 노출시킨다. 상기 캐핑 패턴(102)을 선택적 이방성 식각으로 제거한다. 상기 캐핑 패턴(102)을 제거하는 공정과 상기 리세스된 매몰 절연 패턴(112b)을 형성하는 공정은 순차적으로 형성한다. 예컨대, 상기 캐핑 패턴(102)을 제거한 후에, 상기 리세스된 매몰 절연 패턴(112b)을 형성할 수 있다. 이와는 반대로, 상기 리세스된 매몰 절연 패턴(112b)을 형성한 후에, 상기 캐핑 패턴(102)을 제거할 수도 있다.
이어서, 상기 노출된 희생 절연막(106)을 제거하여 상기 핀(104)의 윗부분을 노출시킨다. 이때, 상기 핀(104)의 윗부분의 측벽 및 상부면이 노출된다. 상기 캐핑 패턴(102)이 실리콘 질화막 및 버퍼산화막을 포함할 경우, 상기 캐핑 패턴(102)이 제거되는 공정에서 상기 캐핑 패턴(102)의 실리콘 질화막이 제거되고, 상기 희생 절연막(106)이 제거되는 공정에서 상기 캐핑 패턴(102)의 버퍼산화막이 제거될 수도 있다.
상기 기판(100) 상에 게이트 절연막(114')을 형성한다. 상기 게이트 절연막(114')은 상기 핀(104)의 노출된 부분의 측벽 및 상부면 상에 형성된다. 상기 게이트 절연막(114')은 열산화막으로 형성할 수 있다. 이에 더하여, 상기 게이트 절연막(114')은 실리콘 산화막에 비하여 높은 유전상수를 갖는 고유전막으로 형성할 수도 있다.
상기 게이트 절연막(114') 상에 상기 핀(104)을 가로지르는 게이트 전극(116')을 형성한다. 상기 게이트 전극(116')은 상기 핀(104)의 노출된 부분의 양측벽 및 상부면 상부를 지난다. 상기 게이트 전극(116') 양측의 상기 핀(104)에 소오스/드레인 영역(120)을 형성한다.
상술한 변형예에 따른 반도체 소자의 형성 방법에 있어서, 상기 게이트 전극(116')과 상기 핀(104)의 상부면 사이에는, 단지 상기 게이트 절연막(114')이 개재된다. 이로써, 상기 게이트 전극(116')은 그것의 아래에 배치된 채널 영역의 양측벽 및 상부면을 컨트롤하는 삼중 게이트 형태로 형성된다. 결과적으로, 상기 채널영역의 폭이 증가되어 핀 트랜지스터의 턴온전류량을 향상시킬 수 있다. 이에 따라, 상기 핀 트랜지스터를 더욱 고집적화시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면, 핀의 아랫부분을 선택적으로 산화시켜 절연층을 형성한다. 이로써, 상기 핀에 형성되는 소오스/드레인 영역은 기판과 전기적으로 단절된다. 그 결과, 상기 소오스/드레인 영역과 상기 기판간의 누설전류가 방지되며, 종래의 기생 트랜지스터의 형성을 방지할 수 있다. 또한, SOI기판에 비하여 월등히 적은 비용의 벌크 기판을 사용함으로써, 생산성을 크게 향상시킬 수 있다.
이에 더하여, 상기 핀의 아랫부분을 둘러싸는 리세스된 매몰 절연 패턴으로 인하여 채널 영역이 상기 핀의 균일한 윗부분에만 형성됨으로써, 핀 트랜지스터의 턴온전류량 또는 문턱전압등의 크리티칼(critical)한 특성들을 매우 용이하게 컨트롤할 수 있다. 이로써, 핀 트랜지스터의 특성을 최적화시킬 수 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 9 및 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성 방법의 변형예를 설명하기 위한 사시도들이다.

Claims (8)

  1. 기판에 수직으로 연장된 핀을 형성하는 단계;
    상기 핀의 아랫부분을 선택적으로 산화시켜 절연층을 형성하는 단계;
    상기 핀의 측벽을 둘러싸는 매립 절연 패턴을 형성하는 단계;
    상기 매립 절연 패턴을 리세스하여 상기 핀의 윗부분을 노출시키는 단계;
    게이트 절연막을 개재하여 상기 핀을 가로지르는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 핀 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 핀 및 절연층을 형성하는 단계는,
    기판 상에 캐핑 패턴을 형성하는 단계;
    상기 캐핑 패턴을 마스크로 사용하여 상기 기판을 식각하여 상기 핀을 형성하는 단계;
    열산화 공정을 수행하여 상기 핀의 측벽, 및 상기 핀 주변의 기판 표면에 희생 절연막을 형성하는 단계;
    상기 희생 절연막을 개재하여 상기 핀 및 캐핑 패턴의 측벽들에 산화방지 스페이서를 형성하는 단계;
    상기 산화방지 스페이서 아래의 상기 희생 절연막을 제거하여 상기 핀의 측벽 일부를 노출시키는 단계;
    상기 기판에 산화 공정을 수행하여 상기 절연층을 형성하는 단계; 및
    상기 산화방지 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 희생 절연막을 형성하기 전에,
    상기 핀의 측벽에 트리밍(trimming) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 2 항에 있어서,
    상기 절연층을 형성하기 전에,
    등방성 식각 공정으로 상기 핀의 노출된 측벽을 리세스하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 2 항에 있어서,
    상기 매립 절연 패턴을 형성하는 단계는,
    상기 산화방지 스페이서를 제거한 후에,
    상기 핀 주변의 상기 기판의 식각된 부분을 채우는 매립 절연막을 상기 기판 전면에 형성하는 단계; 및
    상기 매립 절연막을 상기 캐핑 패턴이 노출될때까지 평탄화시키어 상기 매립 절연 패턴을 형성하는 단계를 포함하되,
    상기 핀의 윗부분을 노출시키는 단계는,
    상기 매립 절연 패턴을 리세스하여 상기 핀의 윗부분에 형성된 희생 절연막을 노출시키는 단계; 및
    상기 노출된 희생 절연막을 제거하여 상기 핀의 윗부분을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 2 항 또는 제 5 항에 있어서,
    상기 게이트 전극은 상기 핀의 노출된 윗부분의 양측벽 및 상기 캐핑 패턴의 상부면의 상부를 지나도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 게이트 전극을 형성한 후에,
    상기 게이트 전극 양측에 위치한 상기 캐핑 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 2 항 또는 제 5 항에 있어서,
    상기 매립 절연 패턴을 형성한 후에,
    상기 캐핑 패턴을 선택적으로 제거하는 단계를 더 포함하되, 상기 게이트 전극은 상기 핀의 노출된 윗부분의 양측벽 및 상부면 상부를 지나도록 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100773565B1 (ko) * 2006-11-15 2007-11-07 삼성전자주식회사 보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법
KR100803223B1 (ko) * 2007-09-18 2008-02-14 삼성전자주식회사 보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법
KR100839351B1 (ko) * 2006-10-13 2008-06-19 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR100855870B1 (ko) * 2007-01-31 2008-09-03 재단법인서울대학교산학협력재단 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터 및 그제조방법
US7759737B2 (en) 2006-12-07 2010-07-20 Electronics And Telecommunications Research Institute Dual structure FinFET and method of manufacturing the same
US9130040B2 (en) 2013-05-10 2015-09-08 Samsung Electronics Co., Ltd. FinFET semiconductor device and method of manufacturing the same
US9276087B2 (en) 2013-05-10 2016-03-01 Samsung Electronics Co., Ltd. Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
US10103266B2 (en) 2014-07-07 2018-10-16 Samsung Electronics Co., Ltd. Semiconductor devices having lower and upper fins and method for fabricating the same

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100839351B1 (ko) * 2006-10-13 2008-06-19 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR100773565B1 (ko) * 2006-11-15 2007-11-07 삼성전자주식회사 보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법
US7759737B2 (en) 2006-12-07 2010-07-20 Electronics And Telecommunications Research Institute Dual structure FinFET and method of manufacturing the same
KR100855870B1 (ko) * 2007-01-31 2008-09-03 재단법인서울대학교산학협력재단 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터 및 그제조방법
KR100803223B1 (ko) * 2007-09-18 2008-02-14 삼성전자주식회사 보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법
US9130040B2 (en) 2013-05-10 2015-09-08 Samsung Electronics Co., Ltd. FinFET semiconductor device and method of manufacturing the same
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US9431522B2 (en) 2013-05-10 2016-08-30 Samsung Electronics Co., Ltd. Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
US10103266B2 (en) 2014-07-07 2018-10-16 Samsung Electronics Co., Ltd. Semiconductor devices having lower and upper fins and method for fabricating the same
US10319858B2 (en) 2014-07-07 2019-06-11 Samsung Electronics Co., Ltd. Semiconductor devices having lower and upper fins and method for fabricating the same

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