KR100855870B1 - 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터 및 그제조방법 - Google Patents
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Abstract
본 발명은 핀과 리세스 혼합 채널 영역을 가진 전계효과트랜지스터 및 그 제조방법에 관한 것으로, 벌크 기판 위에 넓은 소스/드레인 면적과 자기 정렬형으로 구현된 핀 및 리세스 혼합 채널 MOSFET 구조를 가짐으로써, 전류 구동 능력을 근본적으로 향상시킨 새로운 FIREFET 소자 구조와 비교적 간단한 공정 방법으로 소스/드레인과 게이트 사이를 자기 정렬형으로 제조할 수 있는 상기 FIREFET 소자의 제조방법이 개시된다.
핀, 리세스, FinFET, MOSFET
Description
도 1은 종래 멀티 게이트를 갖는 FinFET의 구조를 보여주는 사시도이다.
도 2a 및 도 2b는 본 발명에 의한 FIREFET 소자의 구조에 관한 일 실시예의 사시도 및 AA'선 단면도이다.
도 3a 내지 도 3r은 본 발명에 따른 FIREFET 소자의 제조방법에 관한 일 실시예를 보여주는 공정 사시도이다.
도 4는 도 3h의 BB'선 단면도이다.
도 5는 도 3i의 CC'선 단면도이다.
도 6은 도 3l의 DD'선 단면도이다.
도 7은 도 3r의 EE'선 단면도이다.
도 8은 도 3r의 FF'선 단면도이다.
도 9는 도 3r의 GG'선 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 핀 채널
14 : 소스 16 : 드레인
18 : 리세스 채널 20a : 제 1 더미층 마스크
30a : 제 2 더미층 마스크 40a : 제 1 산화막 측벽
50 : 제 2 산화막 60a : 감광막 마스크
70 : 그루브 70a : 리세스 홀
80 : 제 3 산화막(게이트 산화막) 90a : 게이트
본 발명은 전계효과트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 벌크 실리콘 기판 위에 형성된 자기 정렬형 핀과 리세스 혼합 채널 영역을 가진 전계효과트랜지스터 및 그 제조방법에 관한 것이다.
반도체 산업이 발전함에 따라 메모리 분야 및 논리 회로 분야 모두 회로의 고집적 및 고속 동작을 요구하고 있다. 이에, 현재 반도체 회로의 가장 기본이 되는 전계효과트랜지스터(MOSFET) 소자는 그 크기에 있어서 초소형화가 진행되고 있지만, 30 nm 이하의 채널 길이를 가지는 MOSFET 소자에서는 극심한 단채널 효과로 인해 좋은 동작 특성을 얻기 힘든 문제점이 있다.
이러한 단채널 효과를 극복할 수 있는 방법 중 하나로 다중 게이트 MOSFET 구조로 소자를 구현하는 방법이 있다. 다중 게이트 MOSFET은 여러 개의 게이트 전극이 채널을 통제하기 때문에 통상의 소자 보다 단채널 효과가 두드러지게 줄어들 게 된다. 그 결과 소자 스케일이 작아지면서 필연적으로 동반되는 게이트 산화막 두께 감소 현상에 유연하게 대처할 수 있게 되며, 소자의 전류 구동 능력 향상도 기대할 수 있게 된다.
최근 제작되는 다중 게이트 MOSFET 소자는 그 공정상의 적합성 때문에 핀 타입의 MOSFET(FinFET) 형태가 가장 일반적으로 이용되고 있다.
그러나, FinFET 소자를 구현함에 있어서도 게이트 물질의 선택, 채널 도핑, 소스 및 드레인 저항과 같은 문제들이 존재한다. 특히 단채널 효과를 적절히 극복하기 위해서는 핀 폭이 게이트 길이의 2/3 이하가 되어야 하는데, 이로 인해 30 nm 이하의 영역에서 소자의 스케일링 한계를 보다 빨리 초래하는 현상을 발생시키며, 뿐만 아니라 핀 폭이 매우 얇을 경우에는 소스와 드레인의 저항이 커져 전제적으로 전류를 감소시키는 문제점이 있다.
종래 멀티 게이트를 갖는 대표적인 FinFET의 구조는, 도 1에 도시된 바와 같이, 소스(110)와 드레인(120)은 폭이 얇은 핀의 형태로 구현되며, 가운데 부분의 게이트(300)가 채널을 통제하는 형태로 위쪽 게이트의 존재 여부에 따라 더블 게이트 혹은 트리플 게이트 형태로 된다. 벌크 실리콘 기판(100)을 사용함으로써, SOI 기판을 사용한 경우보다 제조비용 및 웨이퍼의 열 방출 측면에서 개선된 점은 있으나. 다음과 같은 근본적인 문제점을 지니고 있다.
첫째로, FinFET 소자는 핀의 높이에 따라 전류의 구동 능력이 달라지게 되므로 통상 핀의 높이가 높을수록 전류 구동 능력이 좋아지게 되는데, 도 1과 같은 종래 FinFET 소자의 경우는 핀의 높이를 원하는 만큼 높게 가져가기 힘들다는 문제점 이 있다. 이는 핀의 높이가 아주 높을 경우 게이트 패터닝 시 게이트 물질이 핀 높이에 따른 단차를 극복하지 못하는 경우가 발생하여 게이트가 제대로 형성되지 않을 수 있기 때문이다.
둘째로, 핀 형태의 MOSFET에서는 단채널 효과를 억제하기 위하여 핀의 폭을 게이트 길이보다 작게 형성해야 하는데, 50 nm 이하의 게이트 길이를 갖는 소자를 구현할 경우 핀의 폭은 매우 얇아져 결국 소스와 드레인의 면적이 감소함에 따른 저항의 증가로 전체적인 전류 구동 능력이 감소 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여, 벌크 실리콘 기판상에 종래 FinFET의 핀 채널에 리세스 채널을 결합하여 전류 구동 능력을 근본적으로 향상시킨 새로운 FIREFET 소자 구조를 제공함을 그 목적으로 한다.
아울러, 소스/드레인과 게이트가 자기정렬로 구현되고, 게이트를 형성함에 있어 리세스 홀에 게이트 물질을 채우는 방법을 사용함으로써, 종래 FinFET과 달리 핀의 높이에 관계없이 게이트를 형성할 수 있는 상기 FIREFET 소자의 제조방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)는 소정의 반도체 기판에 필드 산화막으로 둘러싸 인 액티브 영역과; 상기 액티브 영역에 핀 형상의 채널을 사이에 두고 형성된 소스/드레인과; 상기 소스/드레인 및 상기 핀 채널 아래에 형성된 리세스 홀과; 상기 리세스 홀의 일측으로 상기 핀 채널 하부에 형성된 리세스 채널과; 상기 리세스 채널을 포함한 상기 리세스 홀 표면과 상기 리세스 홀에 연결된 상기 소스/드레인 각 측면 및 상기 핀 채널에 형성된 게이트 산화막과; 상기 게이트 산화막 상부에 상기 리세스 채널 및 상기 핀 채널을 감싸며 상기 리세스 홀 및 상기 소스/드레인 사이에 형성된 게이트를 포함하여 구성된 것을 특징으로 한다.
또한, 본 발명에 따른 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법은 소정의 실리콘 기판에 실리콘과 식각 선택비가 높은 제 1 더미층을 증착하는 제 1 단계와; 상기 제 1 더미층 상부에 산화막과 식각 선택비가 높은 제 2 더미층을 증착하는 제 2 단계와; 상기 제 2 더미층 상부에 식각 패턴을 형성하고 상기 식각 패턴에 따라 상기 제 2 더미층 및 상기 제 1 더미층을 순차적으로 식각하여 제 2 더미층 마스크 및 제 1 더미층 마스크로 채널 하드 마스크를 형성하는 제 3 단계와; 상기 기판 전면에 제 1 산화막을 증착하고 식각하여 상기 채널 하드 마스크 측면에 측벽을 형성하는 제 4 단계와; 상기 형성된 측벽을 마스크로 하여 상기 실리콘 기판을 식각하여 액티브 영역을 정의하는 제 5 단계와; 상기 기판 전면에 제 2 산화막을 증착하고 CMP 공정으로 평탄화하는 제 6 단계와; 상기 평탄화된 기판 상부에 그루브 형성을 위해 감광막을 도포하고 패터닝하여 감광막 마스크를 형성하는 제 7 단계와; 상기 감광막 마스크로 상기 제 1 산화막 및 제 2 산화막을 식각하여 그루브를 형성하는 제 8 단계와; 상기 그루브 형성으로 노출된 상기 실리콘 기판을 식각하여 리세스 홀을 형성하는 제 9 단계와; 상기 감광막 마스크와 상기 리세스 홀 형성으로 드러난 상기 제 1 더미층 마스크를 제거하는 제 10 단계와; 상기 제 1 더미층 마스크 제거로 드러난 실리콘 기판 표면 및 상기 리세스 홀 표면에 제 3 산화막을 형성하는 제 11 단계와; 상기 기판 전면에 게이트 물질을 증착하고 식각하여 상기 그루브 및 리세스 홀에 게이트 물질을 채우는 제 12 단계와; 상기 제 1 산화막 및 제 2 산화막을 식각하여 소스/드레인으로 사용할 실리콘 기판을 드러내는 제 13 단계와; 상기 기판 전면에 소정의 이온을 주입하여 소스/드레인을 형성하는 제 14 단계를 포함한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 보다 상세히 설명한다.
[구조에 관한
실시예
]
본 발명에 의한 구조는 기본적으로, 도 2a 및 도 2b와 같이, 소정의 반도체 기판(10)에 필드 산화막(미도시)으로 둘러싸인 액티브 영역과; 상기 액티브 영역에 핀 형상의 채널(12)을 사이에 두고 형성된 소스/드레인(14)(16)과; 상기 소스/드레인 및 상기 핀 채널 아래에 형성된 리세스 홀(70a)과; 상기 리세스 홀의 일측으로 상기 핀 채널 하부에 형성된 리세스 채널(18)과; 상기 리세스 채널(18)을 포함한 상기 리세스 홀(70a) 표면과 상기 리세스 홀(70a)에 연결된 상기 소스/드레인(14)(16) 각 측면 및 상기 핀 채널(12)에 형성된 게이트 산화막(80)과; 상기 게 이트 산화막(80) 상부에 상기 리세스 채널(18) 및 상기 핀 채널(12)을 감싸며 상기 리세스 홀(70a) 및 상기 소스/드레인(14)(16) 사이에 형성된 게이트(90a)를 포함하여 구성된다.
본 실시예는, 도 2b와 같이, 핀(fin) 채널(12) 하부에 리세스(recess) 채널(18)이 더 형성됨으로써, 상기 리세스(recess) 채널(18)을 통하여 추가적인 전류 경로가 더 형성되어 전류 구동 능력을 향상시키게 된다.
여기서, 상기 반도체 기판(10)은 벌크 실리콘 기판을 사용하는 것이 바람직한데, 이렇게 함으로써 SOI 기판을 사용한 경우보다 제조 단가를 낮출 수 있고 기판의 열 방출 특성을 높일 수 있는 장점이 있다.
또한, 상기 핀 채널(12)의 폭은 상기 게이트(90a) 길이보다 2/3 이하인 것이 바람직한데, 이는 게이트 길이가 짧아짐에 따른 단채널 효과를 적절히 극복하기 위해서이다.
그리고, 상기 소스/드레인(14)(16)은 상기 핀 채널(12)을 제외한 상기 액티브 영역 전체에 형성되는 것이 바람직한데, 이렇게 함으로써 종래 FinFET의 소스/드레인 면적 감소에 따라 발생하는 저항의 증가 문제를 해결할 수 있다. 다만, 소스/드레인 면적 증가로 정션영역이 넓어져 발생하는 누설 전류 증가 문제는 리세스 홀(70a)의 깊이를 더 깊게 함으로써 해결할 수 있다.
따라서, 상기 리세스 채널(18)의 높이는 상기 핀 채널(12) 높이의 1~2 배인 것이 바람직하나, 반드시 이에 한정되는 것은 아니고 액티브 영역 즉 소스/드레인의 면적에 따라 더 높게 또는 더 낮게도 할 수 있음은 물론이다.
[제조방법에 관한
실시예
]
본 발명에 의한 FIREFET 소자의 제조방법에 관한 일 실시예는 하기와 같다.
먼저, 도 3a와 같이, 소정의 실리콘 기판(10)에 실리콘과 식각 선택비가 높은 제 1 더미층(20)을 증착하고(제 1 단계), 상기 제 1 더미층 상부에 산화막과 식각 선택비가 높은 제 2 더미층(30)을 증착한다(제 2 단계).
여기서, 제 1 및 제 2 더미층(20)(30)은 차후 실리콘 기판 또는 필드 산화막을 식각하여 핀 채널(12) 및 리세스 채널(18)을 형성하기 위한 임시적인 채널 하드 마스크용으로 사용되는 물질층이므로, 제 1 더미층(20)은 실리콘보다, 제 2 더미층(30)은 산화막보다 식각 선택비가 높으면 된다.
따라서, 보다 바람직하게는 상기 제 1 더미층(20)으로 질화막 또는 산화막을, 상기 제 2 더미층(30)으로 비정질 실리콘층 또는 게르마늄 실리콘층을 사용할 수 있으나, 반드시 이에 한정되는 것은 아니다.
다음, 도 3b와 같이, 상기 제 2 더미층(30) 상부에 E-beam 등으로 식각 패턴을 형성하고 상기 식각 패턴에 따라 상기 제 2 더미층(30) 및 상기 제 1 더미층(20)을 순차적으로 식각하여 각 더미층 마스크(20a)(30a)로 채널 하드 마스크를 형성한다.
이어, 도 3c와 같이, 상기 기판 전면에 TEOS 등으로 제 1 산화막을 증착하고 식각하여 상기 채널 하드 마스크 측면에 측벽(40)을 형성한다. 이렇게 형성된 측벽(40)은 차후 실리콘 기판(10)을 식각하여 액티브 영역을 정의하는데 마스크로 사용되므로, 형성하고자 하는 액티브 영역의 크기에 맞추어 상기 제 1 및 제 2 더미 층(20)(30)의 증착 두께는 물론 상기 제 1 산화막의 식각 시간을 조절할 필요가 있다.
다음, 도 3d와 같이, 상기 형성된 측벽(40)을 마스크로 하여 상기 실리콘 기판(10)을 식각하여 액티브 영역(10a)을 정의한다.
이어, 상기 기판 전면에 실리콘 산화막(SiO2) 등으로 필드용 제 2 산화막(50)을 증착하고 제 2 더미층 마스크(30a)가 드러날 때까지 CMP 공정으로 평탄화시키면 도 3e와 같이 된다.
다음, 상기 평탄화된 기판 상부에 감광막(60)을 도포하고(도 3f) 패터닝하여 감광막 마스크(60a)를 형성하고(도 3g), 상기 감광막 마스크(60a) 및 상기 제 2 더미층 마스크(30a)를 이용하여 상기 평탄화 공정으로 드러난 제 1 산화막(40b) 및 제 2 산화막(50a)을 식각하여 그루브(70)를 형성한다(도 3h). 도 3h에서 BB'선 방향으로 절단하여 보면 도 4와 같은 단면이 된다.
이어, 상기 그루브(70) 형성으로 노출된 상기 실리콘 기판의 액티브 영역(10a)을 식각하면, 도 3i 및 도 5 와 같이, 리세스 홀(70a)을 형성하게 된다. 도 5는 도 3i의 CC'선 방향으로 절단한 단면도이다. 도 5에서 확인되는 바와 같이, 리세스 홀(70a)의 형성으로 만들어진 실리콘 핀은 차후 채널(12)와 리세스 채널(18)로 사용된다. 리세스 홀(70a) 형성시 실리콘과 식각 선택비가 비슷한 제 2 더미층 마스크(30a)는 사라지게 되고 실리콘과 식각 선택비가 다른 제 1 더미층 마스크(20a)만 남게 되어 결국 후자만 채널 하드 마스크로 사용하게 된다. 따라서, 리 세스 홀(70a)의 깊이 즉 리세스 채널(18)의 높이는 실리콘 식각 시간으로 조절할 수 있다.
다음, 도 3k와 같이, 상기 감광막 마스크(60a)와 상기 리세스 홀(70a) 형성으로 드러난 상기 제 1 더미층 마스크(20a)를 제거하고, 도 3l과 같이, 상기 제 1 더미층 마스크(20a) 제거로 드러난 실리콘 기판(10a) 표면 및 상기 리세스 홀(70a) 표면에 실리콘 산화막(SiO2) 등으로 제 3 산화막(80)을 형성한다. 여기서, 상기 제 1 더미층 마스크(20a) 제거로 드러난 실리콘 기판(10a) 표면 및 이와 인접한 리세스 홀(70a) 표면에 형성된 제 3 산화막(80)은 게이트 산화막의 역할을 하게 된다(도 6 참조). 따라서, 게이트 산화막의 질을 높이기 위하여 먼저 희생 산화막 형성 과정을 거친 후에 제 3 산화막(80)을 형성하는 것이 바람직하다. 상기 게이트 산화막 형성 공정시 드러난 제 2 더미층(30b) 상부에도 제 3 산화막(80)이 형성된다.
이어, 상기 기판 전면에 게이트 물질(90)을 증착하고(도 3m), 같은 두께를 식각하여(도 3n) 상기 그루브(70) 및 리세스 홀(70a)에 게이트 물질(90a)을 채운다. 여기서, 게이트 물질은 금속 또는 폴리실리콘이 바람직하고, 게이트 물질로 폴리실리콘을 사용할 경우에는 상기 게이트 물질 증착시 또는 상기 게이트 물질을 증착한 다음 게이트를 도핑하는 단계를 더 진행하는 것이 바람직하다.
다음, 상기 제 1 산화막(40b) 및 제 2 산화막(50a)을 식각하여 소스/드레인으로 사용할 실리콘 기판의 액티브 영역(10a)을 드러낸다. 이를 위해 도 3o 내지 도 3q와 같이 순차적으로 제 2 더미층 잔여분(30b) 및 제 1 더미층 잔여분(20b)을 드러내며 식각할 수 있으나, 제 1 더미층 잔여분(20b)까지 드러나도록 제 1 및 제 2 산화막을 식각한 다음 상기 제 2 더미층 잔여분(30b) 및 제 1 더미층 잔여분(20b)을 한꺼번에 제거할 수도 있다.
마지막으로, 도 3q와 같이, 상기 기판 전면에 특히 드러난 액티브 영역(10a)에 공지의 이온주입 공정을 통하여 소정의 이온을 주입함으로써 소스/드레인(14)(16)을 형성한다.
상기 소스/드레인(14)(16) 형성 이후 상기 이온주입 공정으로 주입된 이온을 활성화시키는 어닐링 공정을 더 추가적으로 실시할 수 있다. 다만, 이때 어닐링 공정은 주입된 이온을 활성화시키면 충분하므로 약 1000℃에서 5~10초 동안 짧게 어닐링 함이 바람직하다. 지나치게 하게 되면 주입된 이온의 확산으로 핀 채널의 길이가 짧아지게 되는 문제가 발생한다.
도 3r은 상기 어닐링 공정까지 진행한 것이고, 도 7 내지 도 9는 도 3r의 EE'선, FF'선, GG'선 방향의 각 단면을 보여주는 단면도이다.
도 7을 보면, 게이트(90a) 밑에 게이트 산화막(제 3 산화막, 80)이 핀을 둘러 싸며 형성되고, 핀 상부는 핀 채널(12)로 그 하부는 리세스 채널(18)로 된다. 여기서, 핀 채널(12)은 도 8과 같이 소스/드레인(14)(16) 아래에 형성된 정션 부분까지 구획된 소스/드레인 사이의 액티브 영역을 말한다.
이후, 메탈 라인의 형성과 같은 백 앤드 공정은 통상의 MOSFET 공정을 따르면 되므로, 더 이상의 설명은 생략한다.
이상으로, 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 이에 한정되는 것은 아니고 당해 기술분야에서 통상의 지식을 가진 자에 의하여 다양하게 변형 실시할 수 있음은 물론이다. 따라서, 본 발명의 기술적 사상하에서 변형 가능한 다양한 실시예의 기재는 여기서 생략한다.
이상 설명된 본 발명에 의하면, 벌크 기판 위에 넓은 소스/ 드레인 면적과 자기 정렬형으로 구현된 핀 및 리세스 혼합 채널 MOSFET (FIREFET) 구조를 가짐으로써, 소스와 드레인의 저항을 종래보다 낮추고 리세스 채널에 의하여 전류 구동 능력을 근본적으로 향상시킨 효과가 있다.
또한, 소스/드레인과 게이트 사이를 자기 정렬형 구조로 제조 가능하여 비교적 간단한 공정 방법으로 제작할 수 있고, 벌크 실리콘 기판 위에 제작함으로써 제작 비용을 절감하는 효과도 있다.
Claims (11)
- 소정의 반도체 기판에 필드 산화막으로 둘러싸인 액티브 영역과;상기 액티브 영역에 핀 형상의 채널을 사이에 두고 형성된 소스/드레인과;상기 소스/드레인 및 상기 핀 채널 아래에 형성된 리세스 홀과;상기 리세스 홀의 일측으로 상기 핀 채널 하부에 형성된 리세스 채널과;상기 리세스 채널을 포함한 상기 리세스 홀 표면과 상기 리세스 홀에 연결된 상기 소스/드레인 각 측면 및 상기 핀 채널에 형성된 게이트 산화막과;상기 게이트 산화막 상부에 상기 리세스 채널 및 상기 핀 채널을 감싸며 상기 리세스 홀 및 상기 소스/드레인 사이에 형성된 게이트를 포함하여 구성된 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET).
- 제 1 항에 있어서,상기 반도체 기판은 벌크 실리콘 기판인 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET).
- 제 1 항 또는 제 2 항에 있어서,상기 핀 채널의 폭은 상기 게이트 길이의 2/3 이하인 것을 특징으로 하는 핀 과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET).
- 제 3 항에 있어서,상기 소스/드레인은 상기 핀 채널을 제외한 상기 액티브 영역 전체에 형성된 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET).
- 제 4 항에 있어서,상기 리세스 채널의 높이는 상기 핀 채널 높이의 1~2 배인 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET).
- 소정의 실리콘 기판에 실리콘과 식각 선택비가 높은 제 1 더미층을 증착하는 제 1 단계와;상기 제 1 더미층 상부에 산화막과 식각 선택비가 높은 제 2 더미층을 증착하는 제 2 단계와;상기 제 2 더미층 상부에 식각 패턴을 형성하고 상기 식각 패턴에 따라 상기 제 2 더미층 및 상기 제 1 더미층을 순차적으로 식각하여 제 2 더미층 마스크 및 제 1 더미층 마스크로 채널 하드 마스크를 형성하는 제 3 단계와;상기 기판 전면에 제 1 산화막을 증착하고 식각하여 상기 채널 하드 마스크 측면에 측벽을 형성하는 제 4 단계와;상기 형성된 측벽을 마스크로 하여 상기 실리콘 기판을 식각하여 액티브 영역을 정의하는 제 5 단계와;상기 기판 전면에 제 2 산화막을 증착하고 CMP 공정으로 평탄화하는 제 6 단계와;상기 평탄화된 기판 상부에 그루브 형성을 위해 감광막을 도포하고 패터닝하여 감광막 마스크를 형성하는 제 7 단계와;상기 감광막 마스크로 상기 제 1 산화막 및 제 2 산화막을 식각하여 그루브를 형성하는 제 8 단계와;상기 그루브 형성으로 노출된 상기 실리콘 기판을 식각하여 리세스 홀을 형성하는 제 9 단계와;상기 감광막 마스크와 상기 리세스 홀 형성으로 드러난 상기 제 1 더미층 마스크를 제거하는 제 10 단계와;상기 제 1 더미층 마스크 제거로 드러난 실리콘 기판 표면 및 상기 리세스 홀 표면에 제 3 산화막을 형성하는 제 11 단계와;상기 기판 전면에 게이트 물질을 증착하고 식각하여 상기 그루브 및 리세스 홀에 게이트 물질을 채우는 제 12 단계와;상기 제 1 산화막 및 제 2 산화막을 식각하여 소스/드레인으로 사용할 실리콘 기판을 드러내는 제 13 단계와;상기 기판 전면에 소정의 이온을 주입하여 소스/드레인을 형성하는 제 14 단계를 포함한 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법.
- 제 6 항에 있어서,상기 제 12 단계에서 상기 게이트 물질은 금속 또는 폴리실리콘이고,상기 게이트 물질이 폴리실리콘일 경우 상기 게이트 물질 증착시 또는 상기 게이트 물질을 증착한 다음 게이트를 도핑하는 단계가 더 포함된 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법.
- 제 7 항에 있어서,상기 제 14 단계 이후에 상기 이온주입공정으로 주입된 이온을 활성화시키는 어닐링 공정이 더 추가된 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법.
- 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,상기 제 9 단계에 있어 리세스 홀의 깊이는 식각 시간으로 조절되는 것을 특 징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법.
- 제 9 항에 있어서,상기 제 1 더미층은 질화막 또는 산화막이고,상기 제 2 더미층은 비정질 실리콘층 또는 게르마늄 실리콘층인 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법.
- 제 10 항에 있어서,상기 제 1 산화막은 TEOS 막이고,상기 제 2 산화막은 실리콘 산화막(SiO2)이며,상기 제 3 산화막은 게이트 산화막으로 실리콘 산화막(SiO2)인 것을 특징으로 하는 핀과 리세스 혼합 채널을 가진 전계효과트랜지스터(FIREFET)의 제조방법.
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Citations (3)
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|---|---|---|---|---|
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Patent Citations (3)
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|---|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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