KR20050108916A - 다마신 공정을 이용한 핀 전계 효과 트랜지스터의 형성 방법 - Google Patents

다마신 공정을 이용한 핀 전계 효과 트랜지스터의 형성 방법 Download PDF

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Abstract

다마신 공정을 이용한 핀 트랜지스터의 형성 방법을 제공한다. 이 방법은 매몰 절연 패턴을 리세스하여 핀의 윗부분을 노출시키고, 몰드층을 형성한다. 몰드층을 패터닝하여 핀을 가로질러 핀의 윗부분의 일부를 노출시키는 그루브를 형성한다. 게이트 절연막을 개재하여 그루브를 채우는 게이트 전극을 형성하고, 몰드층을 제거한다. 게이트 전극 양측에 위치한 핀의 윗부분의 양측벽 및 상부면을 통하여 불순물 이온들을 주입하여 소오스/드레인 영역을 형성한다.

Description

다마신 공정을 이용한 핀 전계 효과 트랜지스터의 형성 방법{METHODS OF FORMING A FIN FIELD EFFECT TRANSISTOR USING DAMASCENE PROCESS}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 다마신 공정을 이용한 핀 전계 효과 트랜지스터의 형성 방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라, 반도체 소자의 전계 효과 트랜지스터(이하, 트랜지스터라고 함)의 크기도 축소되고 있다. 하지만, 단채널 효과 또는 DIBL(Drain Induced Barrier Lower) 현상등으로 인하여, 트랜지스터의 축소에 한계가 있다. 이러한 문제점을 해결하기 위한 방안으로 핀(fin) 트랜지스터가 제안된 바 있다. 핀 트랜지스터는 기판으로 부터 수직으로 돌출된 핀, 및 핀을 가로지르는 게이트 전극을 포함한다. 핀 트랜지스터의 게이트 전극은 얇은 핀의 양측벽 상에 배치됨으로써, 게이트 전극의 채널에 대한 제어 능력이 향상된다. 이로써, 핀 트랜지스터의 온오프 특성이 향상되며, 단채널 효과 또는 DIBL 현상등을 억제할 수 있다.
핀 트랜지스터를 형성하는 공지된 방법을 간략히 설명하면, 핀을 형성한 후에, 게이트산화막을 개재하여 핀을 덮는 게이트 도전막을 형성하고, 게이트 도전막을 패터닝하여 핀을 가로지르는 게이트 전극을 형성한다. 이 경우에, 돌출된 핀으로 인해, 게이트 도전막의 이방성 식각되는 두께가 매우 증가되어 게이트 전극 양측에 위치한 핀의 식각손상이 심화될 수 있다. 이러한 이유로, 다마신을 이용하여 핀 트랜지스터를 형성하는 방안이 제안된 바 있다.
도 1 내지 도 3은 종래의 핀 전계 효과 트랜지스터의 형성 방법을 설명하기 위한 사시도들이다.
도 1을 참조하면, 기판(1)을 선택적으로 식각하여 수직으로 연장된 핀(2)을 형성한다. 상기 기판(1) 전면 상에 상기 기판(1)의 식각된 영역을 채우는 실리콘 산화막을 형성하고, 상기 실리콘 산화막을 상기 핀(2)이 노출될때까지 평탄화시키어 상기 핀(2)의 측벽을 둘러싸는 매립 산화막 패턴(3)을 형성한다.
상기 기판(1) 전면 상에 질화막(4)을 형성하고, 상기 질화막(4)을 패터닝하여 상기 핀(1)을 가로지르는 예비 홈(5)을 형성한다. 상기 예비 홈(5)은 상기 핀(1)의 상부면의 일부를 노출시키고, 상기 노출된 핀(1)의 상부면 양측에 배치된 상기 매립 산화막 패턴(3)을 노출시킨다.
도 2 및 도 3을 참조하면, 상기 질화막(4)을 마스크로 사용하여 상기 예비 홈(5)에 노출된 상기 매립 산화막 패턴(3)을 이방성 식각하여 상기 핀(1)의 양측벽을 노출시킨다. 상기 매립 산화막 패턴(3)의 식각된 영역(6) 및 상기 예비 홈(5)은 홈(7)을 구성한다.
상기 홈(7)을 갖는 기판(1)에 게이트 산화막(8)을 형성하고, 상기 게이트 산화막(8) 상에 상기 홈(7)을 채우는 게이트 전극(9)을 형성한다. 이어서, 상기 질화막(4)을 제거하여 상기 게이트 전극(9) 양측에 위치한 상기 핀(1)의 상부면을 노출시킨다.
상기 게이트 전극(9)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 게이트 전극(9) 양측에 소오스/드레인 영역(10)을 형성한다.
상술한 종래의 핀 트랜지스터의 형성 방법에 있어서, 상기 핀(2)을 형성한 후에, 상기 핀(2)의 폭을 미세하게 조절하는 트리밍 공정(trimming process)을 수행할 수 있다. 상기 트리밍 공정은 측벽을 포함한 상기 핀(2)의 표면에 열산화막을 형성하고, 상기 열산화막을 습식식각으로 제거함으로써, 상기 핀(2)의 측벽을 매끄럽게 함과 동시에, 상기 핀(2)의 폭을 조절하는 공정이다. 이때, 상기 게이트 전극(9) 아래에 위치한 채널 영역의 폭만을 조절하는 것이 바람직하다. 이는, 상기 소오스/드레인 영역(10)의 폭도 감소될 경우, 후속에 형성되는 배선(미도시함)과 상기 소오스/드레인 영역(10) 간에 접촉면적이 감소되어 접촉저항이 증가될 수 있기 때문이다. 따라서, 상기 트리밍 공정은 상기 홈(7)을 형성한 후에, 그리고, 상기 게이트 산화막(8)을 형성하기 전에, 수행될 수 있다. 하지만, 이 경우에도, 여러가지 문제점들이 발생할 수 있다.
구체적으로, 상기 트리밍 공정에 의해 형성되는 열산화막 및 상기 매립 산화막 패턴(3)은 실리콘 산화막이며, 상기 트리밍 공정의 습식식각은 등방성 식각이다. 이로써, 상기 트리밍 공정의 습식식각을 수행할때, 상기 핀(2)의 열산화막 뿐만 아니라, 상기 매립 산화막 패턴(3)으로 이루어진 상기 홈(7)의 하부 내측벽도 식각된다. 따라서, 상기 홈(7)의 하부 폭이 증가되어 상기 핀(2)의 양측벽 상에 형성되는 게이트 전극(9)의 선폭이 증가될 수 있다. 그 결과, 상기 소오스/드레인 영역(10)과 접속하는 배선(미도시함)에 의하여 상기 소오스/드레인 영역(10)과 상기 핀(2)의 양측벽 상에 형성된 게이트 전극(9)이 쇼트(short)될 수 있다. 또한, 상기 게이트 전극(9)과 상기 소오스/드레인 영역(10)간의 중첩된 면적이 증가되어 상기 게이트 전극(9)과 상기 소오스/드레인 영역(10)에 의한 기생 캐패시턴스가 증가되어 동작속도가 감소하는 등의 핀 트랜지스터의 특성이 크게 열화될 수 있다.
또한, 상기 종래의 핀 트랜지스터의 형성 방법은 다른 문제점을 발생시킬 수 있다. 즉, 상기 소오스/드레인 영역(10) 형성을 위한 불순물 이온들은 상기 게이트 전극(9) 양측에 위치한 상기 핀(2)의 상부면을 통하여 주입된다. 이에 따라, 상기 소오스/드레인 영역(10)의 불순물 농도는 상기 소오스/드레인 영역(10)의 부분별로 불균일할 수 있다. 특히, 상기 핀(2)의 양측벽 부위에 형성된 상기 소오스/드레인 영역(10)의 불순물 농도는 상기 핀(2)의 상부면 부위에 형성된 그것에 비하여 낮을 수 있다. 이로써, 상기 핀(2)의 양측벽에 형성된 채널영역을 통하여 흐르는 턴온전류량이 감소되는 등의 핀 트랜지스터의 특성이 열화될 수 있다.
본 발명은 상술한 제반의 문제점들을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역의 불순물 농도를 최적화시킬 수 있는 다마신 공정을 이용한 핀 트랜지스터의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 핀의 채널영역의 폭을 선택적으로 조절할 수 있는 다마신 공정을 이용한 핀 트랜지스터의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 다마신 공정을 이용한 핀 트랜지스터의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함할 수 있다. 기판에 수직으로 돌출된 핀을 형성하고, 상기 핀의 측벽을 둘러싸는 매립 절연 패턴을 형성한다. 상기 매립 절연 패턴을 리세스하여 상기 핀의 윗부분(upper portion)을 노출시킨다. 상기 기판 전면을 덮는 몰드층을 형성하고, 상기 몰드층을 패터닝하여 상기 핀을 가로지르는 그루브(groove)를 형성한다. 상기 그루브는 상기 핀의 윗부분의 일부를 노출시킨다. 게이트 절연막을 개재하여 상기 그루브를 채우는 게이트 전극을 형성하고, 상기 몰드층을 제거하여 상기 게이트 전극 양측에 위치한 상기 핀의 윗부분을 노출시킨다. 상기 게이트 전극을 마스크로 사용하여 상기 게이트 전극 양측에 위치한 상기 핀의 윗부분의 양측벽 및 상부면을 통하여 불순물 이온들을 주입하여 소오스/드레인 영역을 형성한다.
구체적으로, 상기 매립 절연 패턴는 습식식각으로 리세스하는 것이 바람직하다. 상기 방법은 상기 게이트 절연막을 형성하기 전에, 상기 그루브에 노출된 상기 핀의 윗부분에 트리밍(trimming) 공정을 적어도 1회 반복하여 상기 그루브에 노출된 상기 핀의 윗부분의 폭을 조절하는 단계를 더 포함할 수 있다. 상기 트리밍 공정은 열산화 공정 및 습식식각 공정을 포함한다. 상기 몰드층은 열산화막에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4a 내지 도 10a는 본 발명의 실시예에 따른 핀 전계 효과 트랜지스터의 형성 방법을 설명하기 위한 사시도들이고, 도 4b 내지 도 9b는 각각 도 4a 내지 도 9a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이며, 도 10b는 도 10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 4a 및 도 4b를 참조하면, 기판(100)의 소정영역 상에 하드마스크 패턴(102)을 형성하고, 상기 하드마스크 패턴(102)을 마스크로 사용하여 상기 기판(100)을 식각하여 수직으로 돌출된 핀(105)을 형성한다. 상기 하드마스크 패턴(102)은 실리콘 질화막으로 형성할 수 있다.
상기 기판(100) 전면 상에 상기 기판(100)의 식각된 영역을 채우는 매립 절연막(107)을 형성한다. 상기 매립 절연막(107)은 갭필(gap-fill)특성이 우수한 절연막, 예컨대, HDP 실리콘산화막 또는 SOG막으로 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 매립 절연막(107) 및 상기 하드마스크 패턴(102)을 상기 핀(105)의 상부면이 노출될때까지 평탄화시키어 상기 핀(105)의 측벽을 둘러싸는 매립 절연 패턴(107a)을 형성한다. 상기 매립 절연막(107) 및 상기 하드마스크 패턴(102)을 평탄화하는 방법은 에치백 공정 또는 화학적기계적 연마 공정(CMP 공정)으로 수행할 수 있다.
상기 매립 절연막(107) 및 상기 하드마스크 패턴(102)을 평탄화하는 일 방법을 설명하면, 먼저, 상기 매립 절연막(107)을 에치백 또는 CMP 공정으로 상기 하드마스크 패턴(102)이 노출될때까지 평탄화시킨다. 상기 평탄화된 매립 절연막(107)을 상기 핀(105)의 상부면에 근접 또는 동일한 높이로 리세스하여 상기 매립 절연 패턴(107a)을 형성하고, 상기 하드마스크 패턴(102)을 에치백으로 제거하여 상기 핀(105)의 상부면을 노출시킬 수 있다. 이때, 하드마스크 패턴(102)을 제거하는 단계와 상기 평탄화된 매립 절연막(107)을 리세스하는 단계의 순서는 뒤바뀔수 있다. 물론, 상술한 방법 이외에 상기 매립 절연막(107) 및 상기 하드마스크 패턴(102)을 평탄화할 수도 있다.
도 6a 및 도 6b를 참조하면, 상기 매몰 절연 패턴(107a)을 리세스하여 상기 핀(105)의 윗부분(upper portion)을 노출시킨다. 즉, 상기 리세스된 매몰 절연 패턴(107a')의 상부면은 상기 핀(105)의 상부면에 비하여 낮다. 이때, 상기 매몰 절연 패턴(107a)은 습식식각으로 리세스하는 것이 바람직하다.
도 7a, 도 7b, 도 8a 및 도 8b를 참조하면, 상기 기판(100) 전면에 몰드층(109)을 형성한다. 상기 몰드층(109)은 상기 핀(105) 및 상기 리세스된 매몰 절연 패턴(107a')에 대하여 식각선택비를 갖는 물질로 형성한다. 더욱이, 상기 몰드층(109)은 열산화막에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 상기 몰드층(109)은 실리콘 질화막으로 형성할 수 있다. 상기 몰드층(109)이 실리콘 질화막으로 형성될 경우, 상기 몰드층(109)을 형성하기 전에, 상기 기판(100)에 버퍼 산화막(미도시함)을 형성할 수 있다. 이는, 실리콘 질화막과 상기 핀(102)간의 스트레스를 완충하기 위함이다.
상기 몰드층(109)을 패터닝하여 상기 핀(105)을 가로지르는 그루브(110)를 형성한다. 상기 그루브(110)는 상기 핀(105)의 일부를 노출시킨다. 상기 그루브(110)에 노출된 상기 핀(105)의 일부는 그것의 양측벽 및 상부면이 노출된다. 상기 그루브(110)는 상기 핀(105)의 노출된 일부의 양측에 위치하는 상기 리세스된 매몰 절연 패턴(107a')도 노출시킨다. 이때, 상기 그루브(110)의 내측벽은 상기 몰드층(109)으로만 이루어져 있다. 상기 그루브(110)에 노출된 상기 핀(105)의 일부 및 상기 리세스된 매몰 절연 패턴(107a')의 표면 상에는 상기 버퍼산화막(미도시함)이 배치될 수도 있다. 상기 그루브(110)로 인하여, 상기 핀(105)은 채널부(105a, channel portion) 및 소오스/드레인부(105b, source/drain portion)로 구분된다. 즉, 상기 그루브(110)에 노출된 상기 핀(105)의 일부는 상기 채널부(105a)에 해당하며, 상기 채널부(105a)의 양측에 상기 몰드층(109)에 덮혀 있는 상기 핀(105)의 일부들은 각각 상기 소오스/드레인부(105b)에 해당한다.
상기 그루브(110)를 갖는 기판(100)에 열산화 공정 및 습식식각 공정을 포함하는 트리밍 공정을 적어도 1회 이상 반복하여 상기 채널부(105a)의 폭을 조절하는 것이 바람직하다. 구체적으로, 상기 그루브(110)를 갖는 기판(100)에 열산화 공정을 수행하여 상기 채널부(105a)의 표면에 열산화막(112)을 형성한다. 상기 채널부(105a)의 표면에 상기 버퍼산화막이 형성된 경우, 상기 열산화막(112)을 형성하기 전에, 상기 버퍼산화막을 제거하는 공정을 수행할 수 있다.
이어서, 상기 열산화막(112)을 습식식각 공정으로 제거하여 상기 채널부(105a)의 표면을 다듬는 동시에, 상기 채널부(105a)의 폭을 감소시킨다. 요구되는 채널부(105a)의 폭에 따라, 상기 트리밍 공정은 1회이상 반복할 수 있다. 이때, 상기 트리밍 공정시, 상기 소오스/드레인부(105b)는 상기 몰드층(109)으로 덮혀 있다. 그 결과, 상기 소오스/드레인부(105b)의 폭이 감소되는 것이 방지된다.
상술한 채널부(105a)를 트리밍하는 단계에 있어서, 상기 그루브(105)의 내측벽은 상기 몰드층(109)으로 구성되어 있다. 상기 몰드층(109)은 열산화막에 대하여 식각선택비를 갖는 물질, 예컨대, 실리콘 질화막으로 형성되어 있다. 이에 따라, 상기 트리밍 공정의 습식식각이 수행될지라도, 상기 그루브(105)의 내측벽이 식각되는 것이 방지된다. 그 결과, 종래의 그루브의 측벽 일부가 식각되어 발생하던 핀 트랜지스터의 불량을 방지할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 트리밍 공정이 완료된 기판(100)에 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115)은 열산화막으로 형성할 수 있다. 상기 게이트 절연막(115)은 노출되어 있는 상기 핀(105)의 표면 상에 형성된다. 이어서, 상기 기판(100) 상에 상기 그루브(110)를 채우는 게이트 도전막을 형성한다. 상기 게이트 도전막을 상기 몰드층(109)이 노출될때까지 평탄화시키어 상기 그루브(110)내에 게이트 전극(120)을 형성한다. 상기 게이트 전극(120)은 도핑된 폴리실리콘 또는 도전성 금속 함유 물질로 형성할 수 있다. 상기 도전성 금속 함유 물질은 몰리브덴 또는 텅스텐과 같은 금속, 질화티타늄 또는 질화탄탈늄등의 도전성 금속질화물, 또는 텅스텐실리사이드 또는 코발트실리사이드와 같은 금속실리사이드를 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 몰드층(109)을 선택적으로 제거한다. 이에 따라, 상기 게이트 전극(120) 양측의 상기 소오스/드레인부(105b)가 노출된다. 이어서, 상기 소오스/드레인부(105b)의 표면에 이온 주입 버퍼절연막(122)을 형성할 수 있다. 상기 이온 주입 버퍼절연막(122)은 열산화막으로 형성할 수 있다. 이 경우, 상기 이온 주입 버퍼절연막(122)은 매우 얇게 형성하여 상기 소오스/드레인 부(105b)의 폭의 감소를 최소화할 수 있다. 이와는 달리, 상기 이온 주입 버퍼절연막(122)은 상술한 몰드층(109) 아래의 상기 버퍼산화막(미도시함)의 일부일 수 있다.
이어서, 상기 게이트 전극(120)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 소오스/드레인부(105b)에 소오스/드레인 영역(125)을 형성한다. 이때, 상기 불순물 이온들은 상기 소오스/드레인부(105b)의 상부면 및 양측벽을 통하여 주입한다. 즉, 상기 소오스/드레인부(105b)의 윗부분은 상기 리세스된 매몰 절연 패턴(107a')에 비하여 돌출되어 있음으로, 상기 불순물 이온들을 상기 기판(100)에 수직한 방향 뿐만 아니라, 경사지게 주입할 수 있다. 그 결과, 상기 소오스/드레인 영역(125)은 그것의 모든 부분에 걸쳐 균일한 불순물 농도를 갖도록 형성할 수 있다. 즉, 상기 소오스/드레인부(105b)의 상부면 및 양측벽에는 모두 균일한 불순물 농도의 소오스/드레인 영역(125)이 형성된다. 결과적으로, 종래의 불순물 농도의 불균일로 인한 핀 트랜지스터의 특성 열화를 방지할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 몰드층을 형성하기 전에, 매몰 절연 패턴을 리세스하여 핀의 윗부분을 노출시킨다. 이어서, 상기 몰드층에 형성된 그루브내에 게이트 전극을 형성하고, 상기 몰드층을 제거한다. 이때, 상기 게이트 전극 양측에 위치한 상기 핀의 일부가 상기 리세스된 매몰 절연 패턴 위로 돌출된다. 이 후에, 불순물 이온들을 수직한 방향 뿐만 아니라, 경사지게 주입함으로써, 소오스/드레인 영역은 그것의 모든 부분에 걸쳐 균일한 불순물 농도를 가질 수 있다. 결과적으로, 종래의 소오스/드레인 영역의 불균일한 불순물 농도로 야기된 핀 트랜지스터의 특성 열화를 방지할 수 있다.
또한, 상기 그루브의 내측벽은 열산화막에 대하여 식각선택비를 갖는 몰드층으로 이루어져 있다. 이에 따라, 상기 그루브에 노출된 핀의 채널부에 트리밍 공정을 수행할지라도, 상기 그루브의 내측벽이 식각되는 것을 방지할 수 있다. 그 결과, 종래 그루브의 내측벽이 식각되어 핀의 양측벽에 형성된 게이트 전극의 선폭이 증가하여 발생하던 핀 트랜지스터의 불량을 방지할 수 있다.
도 1 내지 도 3은 종래의 핀 전계 효과 트랜지스터의 형성 방법을 설명하기 위한 사시도들이다.
도 4a 내지 도 10a는 본 발명의 실시예에 따른 핀 전계 효과 트랜지스터의 형성 방법을 설명하기 위한 사시도들이다.
도 4b 내지 도 9b는 각각 도 4a 내지 도 9a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 10b는 도 10a의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.

Claims (3)

  1. 기판에 수직으로 돌출된 핀을 형성하는 단계;
    상기 핀의 측벽을 둘러싸는 매립 절연 패턴을 형성하는 단계;
    상기 매립 절연 패턴을 리세스하여 상기 핀의 윗부분을 노출시키는 단계;
    상기 기판 전면을 덮는 몰드층을 형성하는 단계;
    상기 몰드층을 패터닝하여 상기 핀을 가로질러 상기 핀의 윗부분의 일부를 노출시키는 단계;
    게이트 절연막을 개재하여 상기 그루브를 채우는 게이트 전극을 형성하는 단계;
    상기 몰드층을 제거하여 상기 게이트 전극 양측에 위치한 상기 핀의 윗부분을 노출시키는 단계; 및
    상기 게이트 전극을 마스크로 사용하여 상기 게이트 전극 양측에 위치한 상기 핀의 윗부분의 양측벽 및 상부면을 통하여 불순물 이온들을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 핀 트랜지스터의 형성 방법.
  2. 제 1 항에 있어서,
    상기 매립 절연 패턴은 습식식각으로 리세스하는 것을 특징으로 하는 핀 트랜지스터의 형성 방법.
  3. 제 1 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 그루브에 노출된 상기 핀의 윗부분에 열산화공정 및 습식식각 공정을 포함하는 트리밍(trimming) 공정을 적어도 1회 반복하여 상기 그루브에 노출된 상기 핀의 윗부분의 폭을 조절하는 단계를 더 포함하되, 상기 몰드층은 열산화막에 대하여 식각선택비를 갖는 물질로 형성하는 것을 특징으로 하는 핀 트랜지스터의 형성 방법.
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