CN103515430B - 鳍式场效应晶体管及其制造方法 - Google Patents
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Abstract
一种鳍式场效应晶体管及其制造方法，所述制造方法包括：提供半导体衬底；依次在半导体衬底上沉积第一半导体材料和第二半导体材料，第一半导体材料与第二半导体材料的材料不同；依次图形化第二半导体材料、第一半导体材料，以分别形成鳍和半导体层，半导体层和鳍为沿平行于半导体衬底的第一方向的条状半导体层；在半导体层和鳍露出的半导体衬底上沉积绝缘材料；去除部分绝缘材料，使剩余绝缘材料与半导体层齐平，以形成绝缘层；在鳍上形成栅极结构；掺杂栅极结构露出的、位于栅极结构两侧的鳍，以形成源极和漏极。本发明还提供由制造方法形成的鳍式场效应晶体管。本发明鳍式场效应晶体管在解决浮体效应的同时具有较好的工艺可控性。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种鳍式场效应晶体管及其制造方法。
背景技术
为了跟上摩尔定律的脚步，人们不得不不断地缩小MOSFET晶体管的特征尺寸。这样做可以带来增加芯片密度，提高MOSFET的开关速度等好处。随着器件沟道长度的缩短，漏极与源极的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断（pinch off）沟道的难度也越来越大，如此便使亚阀值漏电（Subthreshold leakage）现象，即所谓的短沟道效应（SCE:short-channel effects）更容易发生。
由于这样的原因，平面CMOS晶体管渐渐向三维（3D）鳍式场效应晶体管（Fin Field Effect Transistor，FinFET）器件结构过渡。在FinFET中，栅至少可以从两侧对超薄体进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应。而且相对其它器件具有更好的集成电路生产技术的兼容性。
参考图1，示出了现有技术一种FinFET的立体结构示意图。如图1所示，FinFET包括：半导体衬底15；位于半导体衬底15上的氧化埋层16（BOX，BuriedOxide）；所述氧化埋层16上形成有凸起结构，所述凸起结构为FinFET的鳍（Fin）17；栅极结构，横跨在所述鳍17上，覆盖所述鳍17的顶部和侧壁，栅极结构包括栅介质层（图中未示出）和位于栅介质层上的栅电极18。鳍17的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
然而，所述FinFET在工作过程中，靠近氧化埋层16的未耗尽区域中容易积累大量的空穴，这是由于氧化埋层16为绝缘材料，不利于所述空穴的扩散，所述空穴的积累造成电位的升高，从而影响FinFET的开启电压。这种现象被称为“浮体效应”（Floating Body Effect）。此外，所述氧化埋层16的热传导效果不好也会影响FinFET的性能。
参考图2，示出了现有技术的另一种FinFET的立体结构示意图。如图2所示，FinFET包括：半导体衬底10，所述半导体衬底10上形成有凸出结构；绝缘层11，覆盖所述半导体衬底10的表面以及凸出结构侧壁的一部分，凸出结构超出绝缘层11的部分成为FinFET的鳍（Fin）14；栅极结构，横跨在所述鳍14上，覆盖所述鳍14的顶部和侧壁，栅极结构包括栅介质层（图中未示出）和位于栅介质层上的栅电极12。
但是图2所示的FinFET的制造方法具有一定难度。参考图3，示出了图2所示场效应晶体管的制造方法的流程示意图。鳍式场效应晶体管的制造方法包括：执行步骤a，提供半导体衬底30；执行步骤b，在半导体衬底30上形成介质层37，在介质层37上形成光刻胶图形38；执行步骤c，以所述光刻胶图形38为掩模图形化所述介质层37和衬底30，在所述衬底30中形成多个凹槽39，所述凹槽39之间的半导体衬底37形成鳍40；执行步骤d，在所述凹槽39中填充氧化硅材料43；执行步骤e，通过平坦化工艺去除多余氧化硅材料43，使剩余氧化硅与介质层37齐平；执行步骤f，去除凹槽39中部分氧化硅材料，剩余氧化硅材料形成氧化硅层41；步骤g，在鳍40和介质层37上依次形成栅极介质层和栅极42。
在所述制造方法中，步骤c在图形化衬底30以形成鳍40时，难以控制所述凹槽39的深度，进而难以控制所形成的鳍40的高度。
在公开号为CN100521116C的中国专利中公开了一种鳍式场效应晶体管，但是没有解决上述技术问题。
发明内容
本发明提供一种鳍式场效应晶体管及其制造方法，在解决浮体效应的同时具有较好的工艺可控性。
为解决上述问题，本发明提出了一种鳍式场效应晶体管，包括：半导体衬底；位于所述半导体衬底上的绝缘层，所述绝缘层中形成有沿平行于半导体衬底的第一方向的凹槽；填充于所述凹槽中的半导体层；位于所述半导体层上的鳍；沿平行于半导体衬底的第二方向覆盖于所述鳍上的栅极结构，所述第二方向与所述第一方向垂直；沿平行于半导体衬底的第一方向位于所述鳍两侧、位于所述半导体层上的源极和漏极；其中，所述半导体层的材料与所述鳍的材料不同。
可选地，所述半导体层的材料与半导体衬底的材料不同。
可选地，所述鳍的材料为硅，所述半导体层为硅锗。
可选地，所述鳍为具有应力的硅。
可选地，所述晶体管为NMOS，所述源极和漏极为N型掺杂硅，所述半导体衬底为P型硅，所述半导体层为P型硅锗，所述鳍为P型硅。
可选地，所述栅极结构包括依次覆盖于所述鳍上的栅极介质层和栅极。
可选地，所述栅极结构还包括包围所述栅极介质层和栅极的侧墙。
可选地，所述绝缘层为氧化硅或氮化硅。
相应地，本发明还提供一种鳍式场效应晶体管的制造方法，包括：提供半导体衬底；依次在半导体衬底上沉积第一半导体材料和第二半导体材料，所述第一半导体材料与所述第二半导体材料的材料不同；图形化所述第一半导体材料和第二半导体材料，形成半导体层和鳍，所述半导体层和鳍为沿平行于半导体衬底的第一方向的条状半导体层；在半导体层和鳍露出的半导体衬底上沉积绝缘材料；去除部分绝缘材料，使剩余绝缘材料与半导体层齐平，以形成绝缘层；在所述鳍上形成沿平行于半导体衬底第二方向的栅极结构；掺杂栅极结构露出的、位于栅极结构两侧的鳍，以形成源极和漏极。
可选地，所述第一半导体材料与所述半导体衬底的材料不相同。
可选地，所述半导体衬底为体硅。
可选地，所述第一半导体材料为硅锗，所述在半导体衬底上沉积第一半导体材料的步骤包括：通过外延工艺在所述硅衬底上形成硅锗。
可选地，所述第二半导体材料为硅，所述在半导体衬底上沉积第二半导体材料的步骤包括：在所述第一半导体材料上形成应力硅。
可选地，所述图形化所述第一半导体材料和第二半导体材料的步骤包括：以所述第一半导体材料为蚀刻停止层，通过第一蚀刻工艺图形化所述第二半导体材料；之后，以所述半导体衬底为蚀刻停止层，通过第二蚀刻工艺图形化所述第一半导体材料。
可选地，沉积绝缘材料的步骤包括：在半导体层和鳍露出的半导体衬底上沉积绝缘材料直至所述绝缘材料覆盖于所述鳍上；通过平坦化工艺去除多余的绝缘材料，直至剩余绝缘材料与所述鳍齐平。
可选地，所述绝缘材料为氧化硅或氮化硅，所述沉积绝缘材料的步骤包括：通过化学气相沉积的方法沉积所述绝缘材料。
可选地，去除部分绝缘材料，以形成绝缘层的步骤包括：通过第三蚀刻工艺去除部分绝缘材料，所述第三蚀刻工艺去除绝缘材料的速率大于去除鳍的速率。
可选地，所述绝缘材料为氧化硅，所述鳍为硅，所述第三蚀刻工艺为以三氟化氮为蚀刻气体的等离子体蚀刻。
可选地，形成栅极结构的步骤包括：依次在所述鳍上形成沿平行于半导体衬底第二方向栅极介质层和栅极。
可选地，形成栅极结构的步骤还包括：在平行于半导体衬底第二方向上形成包围所述栅极介质层和栅极的侧墙。
与现有技术相比，本发明具有以下优点:
1.本发明中鳍与所述半导体层相接触，所述半导体层与半导体衬底相接触，在鳍式场效应晶体管的工作过程中，空穴依次经由所述半导体层和半导体衬底传导出去，不会发生空穴在绝缘层上表面累积的现象，从而避免出现“浮体效应”。
2.鳍与所述半导体层相接触，所述半导体层与半导体衬底相接触，与鳍和半导体衬底相接触的半导体层具有良好的热传导性能，在鳍式场效应晶体管的工作过程中，可以在鳍式场效应晶体管的工作过程中，及时将热量传导出去，防止所述鳍式场效应晶体管因过热而影响性能的稳定性。
3.本发明制造方法中，第一半导体材料与第二半导体材料的材料不同，图形化第二半导体材料以形成鳍的步骤中，所述第一半导体材料可以作为停止层，以便于控制鳍的尺寸，提高了制造工艺的可控性。
附图说明
图1为现有技术中的一种FinFET的立体结构示意图；
图2为现有技术中的另一种FinFET的立体结构示意图；
图3为图2所示FinFET的制造流程示意图；
图4为本发明鳍式场效应晶体管一实施例的立体示意图；
图5为图4所示鳍式场效应晶体管沿AA’剖线、BB’剖线的侧面示意图；
图6为本发明鳍式场效应晶体管制造方法一实施方式的流程示意图；
图7至图11是本发明制造方法一实施例形成的鳍式场效应晶体管的侧面示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是示例，其在此不应限制本发明保护的范围。
为了解决现有技术的问题，本发明提供一种鳍式场效应晶体管，结合参考图4和图5，分别示出了本发明鳍式场效应晶体管一实施例的立体示意图和剖面示意图。
需要说明的是，位于图5中左侧的为沿图4中剖线AA’的剖面示意图，位于图5中右侧的为沿图4中剖线BB’的剖面示意图。所述剖线AA’与剖线BB’相互垂直。
还需要说明的是，为了使附图更加清楚简洁，本发明附图中一个鳍作为示例，但是不能以此作为对本发明的限制。本发明鳍式场效应晶体管可以包括一个或多个鳍。
如图4和图5所示，本实施例的鳍式场效应晶体管包括：
半导体衬底100；本实施例中所述半导体衬底100为体硅基底，在其他实施例中，所述半导体衬底100也可以是Ⅲ-Ⅴ族元素化合物衬底（如砷化镓、磷化铟、氮化镓等）、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或者本领域技术人员公知的其他半导体衬底。
位于所述半导体衬底100上的绝缘层101，用于实现器件的电性隔离。所述绝缘层101中形成有沿平行于半导体衬底100的第一方向的凹槽（图未示）。本实施例中，所述第一方向与BB’方向相同。具体地，所述绝缘层101为氧化硅或氮化硅等的绝缘材料，本发明对绝缘层101的材料不做限制。
填充于所述凹槽中的半导体层102，所述半导体层102与所述半导体衬底100的材料不同。由于所述凹槽沿平行于半导体衬底100的第一方向（BB’方向），所述半导体层102也沿平行于半导体衬底100的第一方向（BB’方向）。具体地，所述半导体层102为沿第一方向延伸的条形结构。此外，半导体层102填充于所述凹槽中，所述半导体层102与所述绝缘层101的表面齐平。
本实施例中，所述半导体衬底100为硅，所述半导体层102为与半导体衬底100材料不相同的硅锗（SiGe）。硅锗中包括硅元素，半导体衬底100也包括硅元素，可以减少原料的种类，以减小材料成本。但是本发明对此不做限制，所述半导体层102还可以是其他材料，例如：砷化镓（GaAs）等。
位于所述半导体层102上的鳍106，所述半导体层102与所述绝缘层101的表面齐平，所述鳍106位于半导体层102的上方，突出于所述半导体层102与所述绝缘层101相齐平的表面。所述鳍106可以为一个或多个。
本实施例中，所述鳍106的材料为硅。较佳地，所述鳍106为具有应力的硅，具有应力的鳍106可以提高鳍式场效应晶体管的电学性能。
沿平行于半导体衬底100的第二方向覆盖于所述鳍106上的栅极结构，所述第二方向与所述第一方向垂直。本实施例中，所述第一方向与BB’剖线的方向相同，所述第二方向与AA’剖线的方向相同；如图5中左图所示，所述栅极结构包括覆盖于所述鳍106在第二方向的相对侧面、鳍106顶部的栅极介质层107，覆盖于所述栅极介质层107在第二方向的相对侧面、栅极介质层107顶部的栅极105。如图5中右图所示，所述栅极介质层107和所述栅极105在第一方向的尺寸与鳍106的尺寸相同。所述栅极结构为沿第二方向横跨于所述鳍106上的“凹”形结构。
需要说明的是，在较佳实施例中，所述栅极结构还包围所述栅极介质层107和栅极105的侧墙（图未示），用于保护栅极介质层107和栅极105不受损伤。所述侧墙可以为一个或多个，具体地，所述侧墙覆盖于所述栅极介质层107和栅极105沿第一方向的侧壁上。
沿平行于半导体衬底100的第一方向位于所述鳍106两侧、位于所述半导体层102上的源极104和漏极103。所述源极104和漏极103与鳍106的上表面齐平。本实施例中，鳍式场效应晶体管为NMOS，所述源极104和漏极103为N型掺杂硅。在其他实施例中，如所述鳍式场效应晶体管为PMOS，所述源极104和漏极103为P型掺杂硅。
较佳地，本实施例中，所述半导体衬底100为P型硅，所述半导体层102为P型硅锗，所述鳍106为P型硅。对半导体衬底100、半导体层102和鳍106进行P型掺杂可提高NMOS的电学性能。
本实施例中，所述鳍106位于所述半导体层102上方，并且与所述半导体层102相接触，所述半导体层102位于半导体衬底100上且与半导体衬底100相接触，在鳍式场效应晶体管的工作过程中，空穴依次经由所述半导体层102和半导体衬底100传导出去，不会发生空穴在绝缘层101上表面累积的现象，从而避免出现“浮体效应”。
此外，与现有技术中与鳍和半导体衬底相接触的氧化层相比，本实施例与鳍106和半导体衬底100相接触的半导体层102具有良好的热传导性能，从而可以在鳍式场效应晶体管的工作过程中，及时将热量传导出去，防止所述鳍式场效应晶体管过热而影响性能的稳定性。
相应地，本发明还提供一种鳍式场效应晶体管的制造方法。参考图6，示出了本发明鳍式场效应晶体管制造方法一实施方式的流程示意图。所述制造方法大致包括以下步骤：
步骤S1，提供半导体衬底；
步骤S2，依次在半导体衬底上沉积第一半导体材料和第二半导体材料，所述第一半导体材料与所述第二半导体材料的材料不同；
步骤S3，依次图形化所述第二半导体材料、第一半导体材料，以分别形成鳍和半导体层，所述半导体层和鳍为沿平行于半导体衬底的第一方向的条状半导体层；
步骤S4，在半导体层和鳍露出的半导体衬底上沉积绝缘材料；
步骤S5，去除部分绝缘材料，使剩余绝缘材料与半导体层齐平，以形成绝缘层；
步骤S6，在所述鳍上形成栅极结构；
步骤S7，掺杂栅极结构露出的、位于栅极结构两侧的鳍，以形成源极和漏极。
下面结合附图和具体实施方式对本发明鳍式场效应晶体管制造方法的技术方案做进一步说明。
参考图7至图11，示出了本发明制造方法一实施例形成的鳍式场效应晶体管的剖面示意图。图7至图11中位于左侧的为沿AA’方向的剖面示意图，位于右侧为沿BB’方向的剖面示意图。其中，BB’方向为第一方向，AA’方向为第二方向。
参考图7，执行步骤S1，提供半导体衬底200。本实施例中，所述半导体衬底200优选为体硅基底，在其他实施例中，所述半导体衬底200还可以为Ⅲ-Ⅴ族元素化合物衬底（如砷化镓、磷化铟、氮化镓等）、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或者本领域技术人员公知的其他半导体衬底。
继续参考图7，执行步骤S2，依次在半导体衬底200上沉积第一半导体材料212和第二半导体材料211，所述第一半导体材料212与所述第二半导体材料211的材料不同。
其中，所述第一半导体材料212用于形成位于半导体衬底200和鳍206之间半导体层202，所述半导体层202用于在鳍式场效应晶体管工作过程中实现空穴的扩散和热量的传导。本实施例中，所述第一半导体材料212需与所述第二半导体材料211的材料不同，从而使所述第一半导体材料212在后续图形化第二半导体材料211的过程中可以起到停止层的作用，以便于控制后续形成的鳍206的高度。
较佳地，所述第一半导体材料212与半导体衬底200的材料不相同，所述半导体衬底200可以在后续图形化第一半导体材料212的过程中起到停止层的作用，以便于控制后续形成的半导体层202的厚度。
本实施例中，所述第一半导体材料212为硅锗。可以通过外延生长的方式在硅衬底上生长硅锗，外延生长是指在衬底上生长一层跟衬底具有相同晶格排列的单晶材料。具体地，所述外延生长的方式可以是超高真空化学气相沉积法、分子束外延法等。本发明对外延生长的工艺不做限制。
所述第一半导体材料212的厚度与后续形成的半导体层202的厚度相同，具体地，所述第一半导体材料212厚度为10~100nm，优选为20~60nm。
所述第二半导体材料211用于形成鳍206。本实施例中，所述第二半导体材料211为具有应力的硅。本实施例中，可以通过外延生长的方式在硅锗上生长硅，由于硅锗的晶格常数大于硅的晶格常数，通过外延生长形成的硅具有一定的拉伸应力。
具体地，所述外延生长的方式可以是超高真空化学气相沉积法、分子束外延法等。例如，外延生长形成硅可用的气体源包括SixCl4-x（x=1,2,3）、氢气，以及HCl和掺杂气体，反应温度为800~1150℃，通过气相外延反应生成硅。本发明对外延生长的工艺不做限制。
后续步骤中，通过图形化所述第二半导体材料211，去除第二方向上的部分第二半导体材料211以形成鳍206，因此，所述第二半导体材料211的厚度决定鳍206的高度。通过设置第二半导体材料211的厚度即可控制鳍206的高度，提高了工艺的可控性。具体地，所述第二半导体材料211的厚度在20~200nm的范围内，优选地为20~100nm。
参考图8，执行步骤S3，依次图形化所述第二半导体材料211、第一半导体材料212，以分别形成鳍206、半导体层202。所述半导体层202和鳍206为沿平行于半导体衬底200的第一方向（BB’方向）的条状半导体层。
本实施例中，通过蚀刻工艺图形化所述第一半导体材料212和第二半导体材料211，在第二方向上去除部分第一半导体材料212和第二半导体材料211，直至露出半导体衬底200，剩余的沿第一方向的第一半导体材料212形成半导体层202，剩余的沿第一方向的第二半导体材料211形成鳍206。
由于所述第一半导体材料212与第二半导体材料211的材料不相同，所述图形化步骤包括：以所述第一半导体材料212为蚀刻停止层，通过第一蚀刻工艺图形化所述第二半导体材料211。由于所述第二半导体材料211的厚度等于鳍的高度，所述第一蚀刻工艺可以使所述鳍206的尺寸可以得到有效的控制。具体地，所述第一半导体材料212为硅锗，所述第二半导体材料211的材料为硅。所述第一蚀刻工艺中对硅材料的去除速率大于对硅锗材料的去除速率。
较佳地，对于所述第一半导体材料212与半导体衬底200的材料不相同的实施例，所述图形化步骤还包括：以所述半导体衬底200为蚀刻停止层，通过第二蚀刻工艺图形化所述第一半导体材料212。这样可以有效控制后续形成的半导体层的厚度。具体地，所述第一半导体材料212为硅锗，所述半导体衬底200的材料为硅。所述第二蚀刻工艺对硅锗材料的去除速率大于对硅材料的去除速率。
需要说明的是，为了提高所形成的鳍式场效应晶体管的性能，优选地，在形成半导体层202和鳍206之后，还包括对所述半导体层202和鳍206进行适度掺杂，以提高形成的鳍式场效应晶体管的性能。以形成NMOS为例，对所述半导体层202和鳍206进行适度P型掺杂，以形成P型掺杂的硅锗和P型掺杂的应力硅。
如图9所示，执行步骤S4，在半导体层202和鳍206露出的半导体衬底200上沉积绝缘材料221；所述绝缘材料221用于实现器件的隔离。
具体地，所述绝缘材料221可以是氧化硅，可以通过热氧化、化学气相沉积（CVD）、物理气相沉积（PVD）等方法沉积所述绝缘材料221。在其他实施例中，所述绝缘材料221还可以是氮化硅。
本实施例中，向半导体衬底200上沉积绝缘材料221，直至所述绝缘材料221覆盖于所述鳍206上；之后通过平坦化工艺去除多余的绝缘材料221，直至剩余绝缘材料221与所述鳍206齐平。
如图10所示，执行步骤S5，去除部分绝缘材料221，使剩余绝缘材料221与半导体层202齐平，以形成绝缘层201；
具体地，可以通过第三蚀刻工艺去除部分绝缘材料221，所述第三蚀刻工艺去除绝缘材料221的速率大于去除鳍206的速率，从而保证第三蚀刻工艺不会对鳍206有过多的损伤。
本实施例中，所述绝缘材料221为氧化硅，所述鳍206为硅，所述第三蚀刻工艺为以三氟化氮为蚀刻气体的等离子体蚀刻。这种蚀刻工艺可以实现对氧化硅材料的有效去除，同时不会对硅材料的鳍206造成损伤。
需要说明的是，在进行第三蚀刻工艺之前，绝缘材料221与所述鳍206齐平，在第三蚀刻工艺结束时，绝缘层201与半导体层202齐平。所述第三蚀刻工艺去除的绝缘材料221的厚度与鳍206的高度相同。在步骤S2中沉积第二半导体材料211时可以获得鳍206的高度。因此在第三蚀刻工艺中，可以基于蚀刻速率和所述高度获得蚀刻时间，在蚀刻过程中通过计时控制第三蚀刻工艺的结点，进而可以有效控制绝缘层201的厚度。
如图11所示，执行步骤S6，在所述鳍206上形成栅极结构。具体地，形成栅极结构的步骤包括：在鳍206沿第二方向的两个相对的侧面上、鳍206上表面依次形成栅极介质层207和栅极205。
首先，形成栅极绝缘层。具体地，所述栅极绝缘层可以为氧化硅，可以通过温度位于750~800℃范围内的热氧化形成所述氧化硅，或者，在其他实施例中，还可以通过沉积其他材料介质层的方式形成所述栅极绝缘层，例如氮化物、高介电常数材料等。
在所述栅极绝缘层上形成栅极材料层。栅极材料层可以是任何适当的导电材料，通常是多晶硅材料，也可以是非晶态硅、非晶态硅和多晶硅的组合、多晶硅-锗等硅材料为主的介质材料，或者W、Mo、Ta或其他高熔点金属的金属栅极导体层、或者包括加入有Ni或Co的多晶硅的硅化物栅极导体。可以用物理气相沉积或化学气相沉积等的成膜工艺形成。
通过光刻技术图形化所述栅极材料层和栅极绝缘层，以形成栅极结构。光刻的方法为熟知的利用形成有栅极图形的光刻胶作为掩膜蚀刻硬掩膜层，再利用硬掩膜层蚀刻栅极材料层和栅极介质层，以形成依次位于鳍206沿第二方向的相对侧面和其上表面上的栅极介质层207和栅极205。优选地，蚀刻采用等离子体干法蚀刻，等离子体干法蚀刻具有良好的各向异性。
需要说明的是，在其他实施方式中，形成栅极结构的步骤还包括：在第一方向上形成包围所述栅极介质层207和栅极205的侧墙（图未示），用于保护所述栅极介质层207和栅极205不受后续工艺的损伤。具体地，所述侧墙位于栅极介质层207和栅极205的沿第二方向的相对侧面上。
继续参考图11，执行步骤S7，掺杂栅极结构露出的、位于栅极结构两侧的鳍206，以形成源极204和漏极203。
形成源极204和漏极203的方法可以采用任何现有的适合具体性能要求的形成源极204和漏极203的方法形成。例如采用离子注入可以形成轻掺杂的源极204和漏极203，比如对于NMOS来说，利用P、As或Sb进行能量为1~5keV，剂量为5×1014cm-2到2×1015cm-2的源极204和漏极203注入，类似的，对于PMOS来说，通常用B、In和Ga进行能量为0.5至3KeV，剂量为5×1014cm-2到2×1015cm-2的源极204和漏极203注入。
本发明鳍式场效应晶体管的制造方法还包括形成与源极204、漏极203和栅极205相连的接触孔等步骤。与现有技术相同，在此不再赘述。。
至此，经过上述工艺，形成了本发明的鳍式场效应晶体管。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (17)
1.一种鳍式场效应晶体管，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的绝缘层，所述绝缘层中形成有沿平行于半导体衬底的第一方向的凹槽；
填充于所述凹槽中的半导体层；
位于所述半导体层上的鳍，所述半导体层为硅锗，所述鳍的材料为硅；
沿平行于半导体衬底的第二方向覆盖于所述鳍上的栅极结构，所述第二方向与所述第一方向垂直；
沿平行于半导体衬底的第一方向位于所述鳍两侧、位于所述半导体层上的源极和漏极；
其中，所述半导体层的材料与所述鳍的材料不同，所述半导体层的材料与所述半导体衬底的材料不同。
2.如权利要求1所述的鳍式场效应晶体管，其特征在于，所述鳍为具有应力的硅。
3.如权利要求2所述的鳍式场效应晶体管，其特征在于，所述晶体管为NMOS，所述源极和漏极为N型掺杂硅，所述半导体衬底为P型体硅，所述半导体层为P型硅锗，所述鳍为P型具有应力的硅。
4.如权利要求1所述的鳍式场效应晶体管，其特征在于，所述栅极结构包括依次覆盖于所述鳍上的栅极介质层和栅极。
5.如权利要求4所述的鳍式场效应晶体管，其特征在于，所述栅极结构还包括包围所述栅极介质层和栅极的侧墙。
6.如权利要求1所述的鳍式场效应晶体管，其特征在于，所述绝缘层为氧化硅或氮化硅。
7.一种鳍式场效应晶体管的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底为体硅；
依次在所述半导体衬底上沉积第一半导体材料和第二半导体材料，所述第一半导体材料与所述第二半导体材料的材料不同；所述第一半导体材料为硅锗，所述第二半导体材料为硅；
依次图形化所述第二半导体材料、第一半导体材料，以分别形成鳍和半导体层，所述半导体层和鳍为沿平行于半导体衬底的第一方向的条状半导体层；
在半导体层和鳍露出的半导体衬底上沉积绝缘材料；
去除部分绝缘材料，使剩余绝缘材料与所述半导体层齐平，以形成绝缘层；
在所述鳍上形成栅极结构；
掺杂所述栅极结构露出的、位于所述栅极结构两侧的鳍，以形成源极和漏极。
8.如权利要求7所述的制造方法，其特征在于，所述第一半导体材料与所述半导体衬底的材料不相同。
9.如权利要求7所述的制造方法，其特征在于，在半导体衬底上沉积第一半导体材料的步骤包括：通过外延工艺在所述体硅衬底上形成硅锗。
10.如权利要求9所述的制造方法，其特征在于，在第一半导体上沉积第二半导体材料的步骤包括：通过外延工艺在所述第一半导体材料上形成具有应力的硅。
11.如权利要求8所述的制造方法，其特征在于，图形化所述第二半导体材料、第一半导体材料的步骤包括：
以所述第一半导体材料为蚀刻停止层，通过第一蚀刻工艺图形化所述第二半导体材料；
之后，以所述半导体衬底为蚀刻停止层，通过第二蚀刻工艺图形化所述第一半导体材料。
12.如权利要求7所述的制造方法，其特征在于，沉积绝缘材料的步骤包括：
在半导体层和鳍露出的半导体衬底上沉积绝缘材料直至所述绝缘材料覆盖于所述鳍上；
通过平坦化工艺去除多余的绝缘材料，直至剩余绝缘材料与所述鳍齐平。
13.如权利要求7所述的制造方法，其特征在于，所述绝缘材料为氧化硅或氮化硅，所述沉积绝缘材料的步骤包括：通过化学气相沉积的方法沉积所述绝缘材料。
14.如权利要求7所述的制造方法，其特征在于，去除部分绝缘材料，以形成绝缘层的步骤包括：通过第三蚀刻工艺去除部分绝缘材料，所述第三蚀刻工艺去除绝缘材料的速率大于去除鳍的速率。
15.如权利要求14所述的制造方法，其特征在于，所述绝缘材料为氧化硅，所述鳍为硅，所述第三蚀刻工艺为以三氟化氮为蚀刻气体的等离子体蚀刻。
16.如权利要求14所述的制造方法，其特征在于，形成栅极结构的步骤包括：在鳍沿第二方向的两个相对的侧面上以及上表面上依次形成栅极介质层和栅极。
17.如权利要求16所述的制造方法，其特征在于，形成栅极结构的步骤还包括：在第一方向上形成包围所述栅极介质层和栅极的侧墙。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |