DE102005059231B4 - Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur - Google Patents

Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur Download PDF

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Abstract

Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur, aufweisend:
• Bilden einer ersten Schicht auf oder über einem Substrat, wobei die erste Schicht ein erstes Verbindungshalbleiter-Material aufweist;
• Bilden einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht ein zweites Verbindungshalbleiter-Material aufweist;
• Bilden einer dritten Schicht auf der zweiten Schicht, wobei die dritte Schicht ein drittes Verbindungshalbleiter-Material aufweist;
• Bilden einer Bedeckungsschicht auf zumindest einem Teilbereich der dritten Schicht, wobei die Bedeckungsschicht ein viertes Verbindungshalbleiter-Material aufweist;
• Bilden einer Fin-Struktur durch Strukturieren der zweiten Schicht, der dritten Schicht und der Bedeckungsschicht;
• Bilden eines ersten Source/Drain-Bereiches aus einem ersten Teilbereich der Bedeckungsschicht und Bilden eines zweiten Source/Drain-Bereiches aus einem zweiten Teilbereich der Bedeckungsschicht; und
• Bilden eines Gate-Bereiches auf zumindest einem Teilbereich mindestens einer Seitenwand der Fin-Struktur und/oder auf einem Teilbereich einer oberen Oberfläche der dritten Schicht.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und einen Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur.
  • Metall-Halbleiter-Feldeffekttransistor (Metal Semiconductor Field Effect Transistor, MESFET) Einrichtungen bzw. Devices basierend auf Gallium-Arsenid (GaAs), d. h. einem Verbindungshalbleiter aus dem chemischen Element Gallium (Ga) der dritten Hauptgruppe des Periodensystems und dem chemischen Element Arsen (As) der fünften Hauptgruppe des Periodensystems, sind wohlbekannte Einrichtungen (Devices) mit drei elektrischen Anschlüssen (three-terminal devices), welche Einrichtungen in vielfältigen Analog-Anwendungen und Digital-Anwendungen bei Mikrowellen-Frequenzen verwendet werden. Verglichen mit herkömmlicher Silizium-Technologie (Si-Technologie) weisen GaAs-Materialsysteme bessere Transport-Eigenschaften auf (z. B. eine fünfmal höhere Elektronen-Beweglichkeit (Elektronen-Mobilität) und höhere Niederfeld-Elektronen-Geschwindigkeit (low field electron velocity)) und besitzen daher ein besseres Rauschverhalten (noise performance) bei Mikrowellen-Frequenzen und Millimeter-Wellen-Frequenzen.
  • Im Gegensatz zu einem Si-Substrat ist ein GaAs-Substrat halbisolierend (semi-insulating) und ermöglicht infolgedessen eine größere Device-Funktionalität durch epitaktisches Wachstum unterschiedlicher Schichten auf demselben Substrat. Ein GaAs-Substrat ist daher gut geeignet für eine Integration in optoelektronischen Einrichtungen.
  • Da GaAs eine größere Bandlücke aufweist als Silizium, können GaAs-basierte integrierte Schaltkreise (Integrated Circuits, IC's) bei höheren Temperaturen verwendet werden und damit bei höheren Stromstärken (power levels).
  • Bisher ist es bei vielen digitalen IC-Designs ein Hauptziel gewesen, den Stromverbrauch zu reduzieren ohne gleichzeitig das Geschwindigkeits-Verhalten (speed performance) zu opfern. Ähnlich wie Silizium-basierte Devices sind auch GaAs-basierte Devices aggressiv bis in den Sub-Mikrometer-Bereich verkleinert bzw. herunterskaliert worden (z. B. 2 μm bis 0.1 μm). Im Sub-100-nm-Bereich wird das Device-Verhalten, anders ausgedrückt die Leistungsfähigkeit eines Devices, oftmals begrenzt durch die sogenannten Kurzkanaleffekte, wodurch ein weiteres Skalieren schwierig, wenn nicht gar unmöglich wird. Diese Effekte äußern sich gewöhnlich in Form einer Verringerung der Steilheit (Transkonduktanz), eines Anstiegs des Ausgangs-Leitwerts (Ausgangs-Konduktanz) und einer Verschiebung der Schwellenspannung, wenn die Gate-Länge verringert wird.
  • Eine andere Manifestation der Kurzkanaleffekte besteht in einem Anstieg des Unter-Schwellen-Stroms (sub-threshold current). Insbesondere für Anwendungen mit niedriger Leistung, anders ausgedrückt Low-Power-Anwendungen, oder für Hochgeschwindigkeits-Anwendungen, anders ausgedrückt High-Speed-Anwendungen, bei denen die Devices nahe des Abschnür-Bereiches (pinch-off region) arbeiten, ist eine genaue Kontrolle des Sub-Schwellen-Drain-Stromes und der Schwellenspannung erforderlich.
  • Um zukünftige technologische Herausforderungen zu überwinden werden daher neue Device-Architekturen und/oder neue Materialkombinationen benötigt, welche ein besseres Low-Power-Verhalten und ein besseres High-Speed-Verhalten aufweisen.
  • In diesem Zusammenhang sind Feldeffekttransistor-Devices mit einer Fin-Struktur (Fin Field Effect Transistor, FinFET) vorgeschlagen worden.
  • Ein FinFET ist eine Struktur mit zwei Gates (sogenannte doubled-gated Struktur), welche einen Kanal-Bereich bzw. Kanal enthält, welcher in einer senkrechten (vertikalen) Finne gebildet ist. Die Verwendung von zwei seitlichen Gates bzw. Seiten-Gates in FinFETs ist vorteilhaft, um die Kurzkanaleffekte zu unterdrücken. Ein FinFET ist, im Hinblick auf sein Layout und seine Herstellung, vergleichbar mit existierenden planaren MOSFETs (Metal Oxide Semiconductor Field Effect Transistor). Er ermöglicht ebenfalls eine Auswahl bzw. Bandbreite an Kanal-Längen, CMOS-(Complementary Metal Oxide Semiconductor)-Kompatibilität und eine hohe Packungsdichte.
  • Bisher ist von verschiedenen, auf Silizium (Si) Materialsystemen und auf Silizium-Silizium/Germanium (Si/SiGe) Materialsystemen basierenden FinFET-Architekturen berichtet worden, welche die Leistung bzw. das Verhalten der Devices, was die Kontrolle der Kurzkanaleffekte und die Strom-Treiber-Fähigkeit betrifft, verbessern (siehe z. B. [1], [2], [3], [4]).
  • Bis jetzt sind nur planare (d. h., alle drei Device-Elektroden befinden sich auf ein und der selben GaAs-Oberfläche) oder quasi-planare (i. e., Recess-Gate-Strukturen) GaAs-basierte MESFETs offenbart worden, siehe z. B. [5], [6], [7], [8]. Die vorangehenden Dokumente konzentrierten sich hauptsächlich auf das Verbessern des Burn-Outs und/oder der Durchbruchsspannungs-Charakterisitik ([5], [6]), eine vergrößerte Schottky-Barrieren-Höhe ([7]) und ein verbessertes Verstärkungs-Verhalten (gain performance) durch die Verwendung einer Dual-Gate-Struktur, d. h. zwei Gate-Elektroden, welche sich nahe beieinander und zwischen den Source-Drain-Kontakten befinden ([8]). Es sind jedoch keine FinFET-Strukturen oder MuGFET-Strukturen in der Technik bekannt für GaAs-Materialsysteme, oder allgemeiner für Verbindungshalbleiter-Materialsysteme.
  • In [9], [10] und [11] sind weitere, auf Planartechnologien basierende, Verbindungshalbleiter-Feldeffekttransistoren beschrieben.
  • Der Erfindung liegt das Problem zugrunde, ein Design bereitzustellen für einen Doppel-Gate- bzw. Multi-Gate-Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur.
  • Das Problem wird gelöst durch ein Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und durch einen Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur gemäß den unabhängigen Patentansprüchen.
  • Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen. Die weiteren Ausgestaltungen der Erfindung, welche im Zusammenhang mit dem Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur beschrieben sind, gelten sinngemäß auch für den Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur.
  • Die Erfindung stellt ein Verfahren bereit zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur, welches aufweist: Bilden einer ersten Schicht auf oder über einem Substrat, wobei die erste Schicht ein erstes Verbindungshalbleiter-Material aufweist; Bilden einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht ein zweites Verbindungshalbleiter-Material aufweist; Bilden einer dritten Schicht auf der zweiten Schicht, wobei die dritte Schicht ein drittes Verbindungshalbleiter-Material aufweist; Bilden einer Bedeckungsschicht auf zumindest einem Teilbereich der dritten Schicht, wobei die Bedeckungsschicht ein viertes Verbindungshalbleiter-Material aufweist; Bilden einer Fin-Struktur durch Strukturieren der zweiten Schicht, der dritten Schicht und der Bedeckungsschicht; Bilden eines ersten Source/Drain-Bereiches aus einem ersten Teilbereich der Bedeckungsschicht und Bilden eines zweiten Source/Drain-Bereiches aus einem zweiten Teilbereich der Bedeckungsschicht; und Bilden eines Gate-Bereiches auf zumindest einem Teilbereich mindestens einer Seitenwand der Fin-Struktur und/oder auf einem Teilbereich einer oberen Oberfläche der dritten Schicht.
  • Die Erfindung stellt weiterhin einen Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur bereit, welcher aufweist: eine erste Schicht, welche auf oder über einem Substrat gebildet ist, wobei die erste Schicht ein erstes Verbindungshalbleiter-Material aufweist; eine zweite Schicht, welche auf der ersten Schicht gebildet ist, wobei die zweite Schicht ein zweites Verbindungshalbleiter-Material aufweist; eine dritte Schicht, welche auf der zweiten Schicht gebildet ist, wobei die dritte Schicht ein drittes Verbindungshalbleiter-Material aufweist; eine Bedeckungsschicht, welche auf zumindest einem Teilbereich der dritten Schicht gebildet ist, wobei die Bedeckungsschicht ein viertes Verbindungshalbleiter-Material aufweist, und wobei die zweite Schicht, die dritte Schicht und die Bedeckungsschicht so strukturiert sind, dass eine Fin-Struktur gebildet ist; einen ersten Source/Drain-Bereich, welcher aus einem ersten Teilbereich der Bedeckungsschicht gebildet ist, und einen zweiten Source/Drain-Bereich, welcher aus einem zweiten Teilbereich der Bedeckungsschicht gebildet ist; und einen Gate-Bereich, welcher auf zumindest einem Teilbereich mindestens einer Seitenwand der Fin-Struktur und/oder auf einem Teilbereich einer oberen Oberfläche der dritten Schicht gebildet ist.
  • Ein Aspekt der Erfindung kann darin gesehen werden, dass ein Feldeffekttransistor mit einer Fin-Struktur, zum Beispiel ein Fin-Feldeffekttransistor (FinFET) oder ein Multi-Gate-Feldeffekttransistor (MuGFET), basierend auf Verbindungshalbleiter-Materialien wie beispielsweise III-V-Verbindungshalbleiter-Materialien realisiert ist.
  • Im Folgenden werden die Ausdrücke ”Fin-Struktur” und ”Finne” abwechselnd und synonym verwendet. Unter einem Fin-Feldeffekttransistor (FinFET) wird ein Feldeffekttransistor mit einer Fin-Struktur bzw. einer Finne verstanden. Unter einem Multi-Gate-Feldeffekttransistor (MuGFET) wird ein Fin-Feldeffekttransistor (FinFET) verstanden, bei dem der Kanal durch eine Gate-Struktur von mehr als zwei Seiten aus angesteuert wird. Ein MuGFET, bei dem der Kanal von drei Seiten aus angesteuert wird, wird auch als Triele-Gate-Feldeffekttransistor oder als Tri-Gate-Feldeffekttransistor bezeichnet.
  • Ein anderer Aspekt der Erfindung kann darin gesehen werden, dass ein Design für einen FinFET mit zwei Gates (douple-gated FinFET) und einen Tri-Gate-FET bzw. einen Multi-Gate-FET basierend auf Verbindungshalbleiter-Materialien bereitgestellt wird. Durch die Erfindung wird insbesondere ein Verfahren bereitgestellt zum Herstellen eines FinFETs oder eines Multi-Gate-FETs basierend auf Hoch-Mobilitäts-Materialsystemen (High-mobility-Materialsysteme), welche sehr gute (Ladungsträger-)Transport-Eigenschaften aufweisen und daher vorteilhaft verwendet werden können für Anwendungen im Mikrowellen-Frequenzbereich und im Millimeter-Wellen-Frequenzbereich.
  • Zum Beispiel wird ein auf GaAs-Material basierender FinFET bzw. MuGFET bereitgestellt. Ähnlich wie bei einem planaren MESFET kann ein GaAs-MuGFET als eine Einrichtung bzw. ein Device mit drei (elektrischen) Anschlüssen (three-terminal device) angesehen werden, welche Einrichtung einen ersten Anschluss, den Source-Anschluss bzw. Source, einen zweiten Anschluss, den Drain-Anschluss bzw. Drain, und einen dritten Anschluss, den Gate-Anschluss bzw. Gate, aufweist. Die Majoritäts-Ladungsträger (in diesem Fall Elektronen) können vom Source-Bereich zum Drain-Bereich fließen und können dabei entlang eines Kanals den gate-gesteuerten Bereich (gated region) durchlaufen bzw. passieren. Der Strom durch den Kanal kann durch den dritten Anschluss, d. h. den Gate-Anschluss, gesteuert werden.
  • Durch die Länge des Gates kann gewöhnlich das Geschwindigkeits-Verhalten des Devices (d. h. des Transistors) beeinflusst bzw. festgelegt werden, und folglich, wie schnell z. B. ein Schaltkreis arbeiten kann.
  • Ein anderer Aspekt der Erfindung kann darin gesehen werden, dass bei dem Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur mehr als ein Gate verwendet werden kann zum effektiveren Steuern der Kanal-Elektronen und infolgedessen zum Unterdrücken der oben diskutierten Kurzkanaleffekte. Der Kanal für einen GaAs-basierten FinFET bzw. MuGFET kann als eine dünne rechteckige Insel (Steg) aus GaAs-Material mit vorgegebener Höhe ausgebildet sein, welche Insel bzw. welcher Steg gewöhnlich als ”Finne” bezeichnet wird. Das Gate kann die Finne einhüllen, derart, dass der Kanal von beiden Seiten des senkrechten (vertikalen) Teilbereichs der Fin-Struktur aus gesteuert wird, wodurch eine Gate-Steuerung bzw. Gate-Kontrolle bereitgestellt wird, die besser ist als bei planaren MESFETs mit nur einem einzigen Gate (Single-Gate-MESFETs).
  • Ein Aspekt der Erfindung kann darin gesehen werden, dass die Erfindung ein Layout und ein Verfahren zur Herstellung von auf Verbindungshalbleiter-Materialien basierenden Fin-Feldeffekttransistoren (FinFETs), welche zwei seitliche Gates aufweisen, und Multi-Gate-Feldeffekttransistoren (MuGFETs) bzw. Tri-Gate-Feldeffekttranistoren mit drei Gates (zwei seitliche Gates und ein drittes Gate auf der oberen Oberfläche der Finne) bereitstellt.
  • Beide Arten von Devices, i. e. FinFETs und MuGFETs, können im selben Prozessablauf hergestellt werden, z. B. unter Verwendung derselben Maske und ohne zusätzliche Prozess-Schritte. Die gesamte effektive Breite des Devices beträgt zweimal die Fin-Höhe (2 × Hfin).
  • Ein Vorteil der Erfindung kann darin gesehen werden, dass das Layout und das Verfahren zur Herstellung ähnlich sind zu denjenigen von bereits existierenden planaren GaAs-MESFETs. Zum Beispiel können die Devices mit Hilfe einer Kombination aus konventioneller optischer Lithographie und Elektronen-Lithographie-Techniken verarbeitet (prozessiert) werden.
  • Gemäß einer Ausgestaltung der Erfindung weist das für den Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur verwendete Substrat ein halb-isolierendes Material, anders ausgedrückt ein semi-isolierendes Material, auf.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das Substrat ein III-V-Verbindungsmaterial auf.
  • Im Falle eines ein III-V-Verbindungsmaterial aufweisenden Substrats kann das Substrat ein Gallium-Arsenid-Material (GaAs-Material) aufweisen, z. B. eine Schicht aus einem halbisolierenden bzw. semi-isolierenden GaAs-Material.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das Substrat ein Indium-Phosphid-Material (InP-Material) auf.
  • In einer anderen Ausgestaltung der Erfindung wird vor dem Bilden der ersten Schicht eine Pufferschicht auf dem Substrat gebildet, und die erste Schicht wird auf der Pufferschicht gebildet.
  • Die Pufferschicht kann gebildet werden unter Verwendung eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl-Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen Gasphasen-Abscheide-Verfahrens (Metal Organic Chemical Vapor Deposition, MOCVD).
  • Die Pufferschicht kann ein fünftes Verbindungshalbleiter-Material aufweisen.
  • Die Pufferschicht kann die Qualität einer nachfolgend gebildeten Materialschicht, z. B. die Qualität der ersten Schicht, verbessern, verglichen mit einem Bilden der Materialschicht (z. B. der ersten Schicht) direkt auf dem Substrat.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist mindestens eine der folgenden Schichten ein III-V-Verbindungshalbleiter-Material auf: die erste Schicht, die zweite Schicht, die dritte Schicht, die Bedeckungsschicht, die Pufferschicht.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist mindestens eine der folgenden Schichten ein GaAs-Material auf: die zweite Schicht, die dritte Schicht, die Bedeckungsschicht, die Pufferschicht.
  • Beispielsweise kann die Pufferschicht ein nicht-dotiertes bzw. undotiertes GaAs-Material aufweisen, z. B. im Falle eines GaAs-Substrats. Alternativ kann die Pufferschicht ein nicht-dotiertes (undotiertes) InP-Material aufweisen, z. B. im Falle eines InP-Substrats.
  • In einer anderen Ausgestaltung der Erfindung weist die Pufferschicht eine Dicke von ungefähr 500 nm ± 100 nm auf.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird mindestens eine der folgenden Schichten gebildet unter Verwendung eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl-Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen Gasphasen-Abscheide-Verfahrens (Metal Organic Chemical Vapor Deposition, MOCVD): die erste Schicht, die zweite Schicht, die dritte Schicht, die Bedeckungsschicht, die Pufferschicht.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die erste Schicht ein Halbleiter-Material mit einer großen Bandlücke (Wide-Bandgap-Halbleiter-Material) auf, mit anderen Worten ein Halbleiter-Material mit einer hohen Energie-Bandlücke, z. B. mit einer Energie-Bandlücke zwischen ungefähr 1,5 eV und 2,2 eV.
  • Anschaulich wird durch die erste Schicht, welche ein Wide-Bandgap-Material, d. h. ein Material mit einer hohen Energiebandlücke, aufweist, der Ladungsträger-Transport, mit anderen Worten die Bewegung der Ladungsträger, in das Substrat effektiv unterdrückt, indem eine Potentialbarriere geschaffen ist. Die erste Schicht wird daher auch als Barrierenschicht oder als Trennschicht bezeichnet.
  • Die Dicke der ersten Schicht (bzw. der Barrierenschicht) kann so gewählt werden, dass die für das Bilden der Barrierenschicht (z. B. durch ein Wachstums-Verfahren) benötigte Zeit minimiert wird, während dennoch gleichzeitig eine effektive Barriere für den Ladungsträger-Transport gewährleistet ist.
  • Gemäß einer Ausgestaltung der Erfindung weist die erste Schicht ein AlAs-Material auf, z. B. ein nicht-dotiertes (undotiertes) AlAs-Material. In diesem Fall kann die Dicke der ersten Schicht ungefähr 20 nm bis 60 nm betragen. Die erste Schicht kann jedoch auch andere Abmessungen aufweisen. Ein undotiertes AlAs-Material kann eine Energie-Bandlücke von ungefähr 2,16 eV aufweisen.
  • In einer anderen Ausgestaltung der Erfindung weist die erste Schicht ein Al0.3Ga0.7As-Material auf, z. B. ein nicht-dotiertes (undotiertes) Al0.3Ga0.7As-Material, und die Dicke der ersten Schicht kann in diesem Fall ungefähr 10 nm bis 20 nm betragen. Die erste Schicht kann jedoch auch andere Abmessungen aufweisen. Ein undotiertes Al0.3Ga0.7As-Material kann eine Energie-Bandlücke von ungefähr 1,785 eV aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die erste Schicht ein Al0.48In0.52As-Material auf, z. B. ein nicht-dotiertes (undotiertes) Al0.48In0.52As-Material, und die Dicke der ersten Schicht kann in diesem Fall ungefähr 100 nm bis 500 nm betragen. Die erste Schicht kann jedoch auch andere Abmessungen aufweisen. Ein undotiertes Al0.48In0.52As-Material kann eine Energie-Bandlücke von ungefähr 1,5 eV aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird die zweite Schicht als eine Abstandshalter-Schicht, anders ausgedrückt als eine Spacer-Schicht, ausgebildet, und die dritte Schicht, welche auf der zweiten Schicht, i. e. der Abstandshalter-Schicht (Spacer-Schicht) gebildet wird, wird als eine Kanalschicht bzw. als ein Kanal des Feldeffekttransistors ausgebildet.
  • Die Abstandshalter-Schicht bzw. Spacer-Schicht kann ein nicht-dotiertes (undotiertes) GaAs-Material oder ein undotiertes InP-Material aufweisen, und die Abstandshalter-Schicht kann eine Dicke von ungefähr 50 nm bis 100 nm aufweisen. Die Abstandshalter-Schicht kann jedoch auch andere Abmessungen aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird die zweite Schicht als eine Kanalschicht bzw. als ein Kanal des Feldeffekttransistors ausgebildet, und die dritte Schicht, welche auf der zweiten Schicht, i. e. auf der Kanalschicht, gebildet wird, weist ein Wide-Bandgap-Material, d. h. ein Material mit einer hohen Energie-Bandlücke, auf.
  • In dem Fall, dass die dritte Schicht ein Wide-Bandgap-Material, d. h. ein Material mit einer großen Energie-Bandlücke, aufweist, kann die dritte Schicht beispielsweise ein Al0.3Ga0.7As-Material mit einer Dicke von ungefähr 10 nm bis 20 nm aufweisen, oder ein Al0.48In0.52As-Material mit einer Dicke von ungefähr 10 nm bis 30 nm.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die Kanalschicht ein GaAs-Material auf, und das GaAs-Material der Kanalschicht ist dotiert mit einem n-Typ-Dotierstoff wie z. B. Silizium (Si).
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die Kanalschicht ein In0.53Ga0.47As-Material auf, und das In0.53Ga0.47As-Material der Kanalschicht ist dotiert mit einem n-Typ-Dotierstoff wie z. B. Silizium (Si).
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die n-dotierte Kanalschicht, z. B. die n-dotierte GaAs-Kanalschicht oder die n-dotierte In0.53Ga0.47As-Kanalschicht eine hohe Dotierstoff-Konzentration auf (n+-Dotierung).
  • Zum Beispiel kann die n-dotierte (oder n+-dotierte) Kanalschicht eine Dotierstoff-Konzentration von ungefähr 0.5 × 1018 cm–3 bis 5.0 × 1018 cm–3 aufweisen.
  • Eine auf einer GaAs-Abstandshalter-Schicht (GaAs-Spacer-Schicht) gebildete GaAs-Kanalschicht kann eine Dicke von ungefähr 20 nm bis 50 nm aufweisen, und eine auf einer InP-Abstandshalter-Schicht (InP-Spacer-Schicht) gebildete In0.53Ga0.47As-Kanalschicht kann eine Dicke von ungefähr 10 nm bis 30 nm aufweisen. In alternativen Ausgestaltungen kann jedoch die Kanalschicht andere Abmessungen aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die Bedeckungsschicht (auch als ”cap layer” bezeichnet) ein GaAs-Material auf, und das GaAs-Material der Bedeckungsschicht ist dotiert mit einem n-Typ-Dotierstoff wie z. B. Silizium (Si).
  • In einer anderen Ausgestaltung der Erfindung weist die GaAs-Bedeckungsschicht eine Dicke von ungefähr 20 nm bis 50 nm auf. Die GaAs-Bedeckungsschicht kann jedoch auch andere Abmessungen aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die Bedeckungsschicht ein In0.53Ga0.47As-Material auf, und das In0.53Ga0.47As-Material der Bedeckungsschicht ist dotiert mit einem n-Typ-Dotierstoff wie z. B. Silizium (Si).
  • In einer anderen Ausgestaltung der Erfindung weist die In0.53Ga0.47As-Bedeckungsschicht eine Dicke von ungefähr 10 nm bis 20 nm auf. Die In0.53Ga0.47As-Bedeckungsschicht kann jedoch auch andere Abmessungen aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die n-dotierte Bedeckungsschicht eine Dotierstoff-Konzentration von ungefähr 1 × 1018 cm–3 bis 5 × 1018 cm–3 auf.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist die Fin-Struktur (Finne) eine Breite von ungefähr 25 nm bis 50 nm auf. Die Breite der Fin-Struktur kann jedoch auch andere Abmessungen aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird der Gate-Bereich unter Verwendung eines Elektronenstrahl-Lithographie-Verfahrens (Electron Beam Lithography, EBL) gebildet.
  • In einer anderen Ausgestaltung der Erfindung weist das Bilden des Gate-Bereiches das Bilden einer Gate-Eintiefung (sogenannter Gate-Recess) auf.
  • Die Gate-Eintiefung bzw. der Gate-Recess kann gebildet werden unter Verwendung eines Nassätz-Verfahrens oder eines Trockenätz-Verfahrens.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist das Bilden des Gate-Bereiches weiterhin auf das Bilden einer isolierenden Schicht auf dem mindestens einen Teilbereich der mindestens einen Seitenwand der Fin-Struktur und/oder auf dem Teilbereich der oberen Oberfläche der dritten Schicht (z. B. der Kanalschicht), sowie das Bilden einer elektrisch leitfähigen Schicht auf der isolierenden Schicht.
  • Die elektrisch leitfähige Schicht kann unter Verwendung eines Elektronenstrahl-Verdampfungs-Verfahrens (Electron Beam Evaporation) gebildet werden.
  • In alternativen Ausgestaltungen der Erfindung kann die Kanalschicht ein InGaAs-Material oder ein InP-Material aufweisen.
  • Gemäß einer alternativen Ausgestaltung der Erfindung beträgt der Abstand zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich entlang der Fin-Struktur ungefähr 2 μm bis 3 μm. Der Abstand kann jedoch auch andere Abmessungen aufweisen.
  • In einer anderen Ausgestaltung der Erfindung beträgt die Länge des Gate-Bereiches ungefähr 30 nm bis 100 nm. Die Länge des Gate-Bereiches kann jedoch auch andere Abmessungen aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung beträgt der Abstand zwischen dem Gate-Bereich und dem ersten Source/Drain-Bereich ungefähr 0.5 μm bis 0.8 μm, und der Abstand zwischen dem Gate-Bereich und dem zweiten Source/Drain-Bereich kann ebenfalls ungefähr 0.5 μm bis 0.8 μm betragen. Die oben genannten Abstände können jedoch auch andere Abmessungen aufweisen.
  • Die elektrisch leitfähige Schicht des Gate-Bereiches kann Titan (Ti) und/oder Platin (Pt) und/oder Gold (Au) aufweisen. Die elektrisch leitfähige Schicht kann jedoch auch andere geeignete, elektrisch leitende Materialien aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung werden der erste Source/Drain-Bereich und/oder der zweite Source/Drain-Bereich gebildet unter Verwendung eines Lithographie-Verfahrens wie zum Beispiel eines optischen Lithographie-Verfahrens.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird ein erster Source/Drain-Kontakt auf dem ersten Teilbereich der Bedeckungsschicht gebildet zum elektrischen Kontaktieren des ersten Source/Drain-Bereiches, und ein zweiter Source/Drain-Kontakt wird auf dem zweiten Teilbereich der Bedeckungsschicht gebildet zum elektrischen Kontaktieren des zweiten Source/Drain-Bereiches.
  • In einer anderen Ausgestaltung der Erfindung weisen der erste Source/Drain-Kontakt, welcher den ersten Source/Drain-Bereich elektrisch kontaktiert, und der zweite Source/Drain-Kontakt, welcher den zweiten Source/Drain-Bereich elektrisch kontaktiert, Nickel (Ni) und/oder Germanium (Ge) und/oder Gold (Au) auf.
  • Anders ausgedrückt kann Nickel (Ni), Germanium (Ge) oder Gold (Au) verwendet werden für einen Source/Drain-Metallisierungs-Schritt während des Bildens des ersten Source/Drain-Kontaktes auf der Bedeckungsschicht, genauer auf dem ersten Teilbereich der Bedeckungsschicht, welcher den ersten Source/Drain-Bereich bildet, und/oder während des Bildens des zweiten Source/Drain-Kontaktes auf der Bedeckungsschicht, genauer auf dem zweiten Teilbereich der Bedeckungsschicht, welcher den zweiten Source/Drain-Bereich bildet. Der erste Source/Drain-Kontakt und/oder oder zweite Source/Drain-Kontakt können jedoch auch andere geeignete, elektrisch leitende Materialien aufweisen.
  • Der erste Source/Drain-Kontakt und/oder der zweite Source/Drain-Kontakt können auf einer oberen Oberfläche der Bedeckungsschicht gebildet werden, genauer auf einer oberen Oberfläche des ersten Source/Drain-Bereiches, welcher aus dem ersten Teilbereich der Bedeckungsschicht gebildet wird, und auf einer oberen Oberfläche des zweiten Source/Drain-Bereiches, welcher aus dem zweiten Teilbereich der Bedeckungsschicht gebildet wird.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird nach dem Bilden des ersten Source/Drain-Kontaktes und/oder nach dem Bilden des zweiten Source/Drain-Kontaktes ein Anneal-Schritt bzw. ein thermischer Aufheiz-Schritt (z. B. ein schnelles thermisches Aufheizen, Rapid Thermal Anneal (RTA)) durchgeführt. Zum Beispiel kann für GaAs-basierte FinFET/MuGFET-Devices ein Anneal-Schritt bei einer Temperatur von ungefähr 400°C bis 450°C durchgeführt werden, und für InGaAs/InP-basierte FinFETs/MuGFETs kann ein Anneal-Schritt bei einer Temperatur von ungefähr 300°C bis 350°C durchgeführt werden.
  • In einer anderen Ausgestaltung der Erfindung wird die Fin-Struktur gebildet unter Verwendung eines Elektronstrahl-Lithographie-Verfahrens (Electron Beam Lithography, EBL) und/oder eines Trockenätz-Verfahrens. Mit anderen Worten kann das Strukturieren der zweiten Schicht, der dritten Schicht und der Bedeckungsschicht zum Bilden der Fin-Struktur realisiert werden unter Verwendung eines EBL-Verfahrens und/oder eines Trockenätz-Verfahrens, welche Verfahren z. B. eine ausreichende Genauigkeit gewährleisten zum Erzielen der gewünschten Fin-Struktur-Abmessungen.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird eine Passivierungsschicht auf zumindest einem Teilbereich der Bedeckungsschicht und/oder auf zumindest einem Teilbereich der dritten Schicht zwischen dem Gate-Bereich und dem ersten Source/Drain-Bereich und/oder zwischen dem Gate-Bereich und dem zweiten Source/Drain-Bereich gebildet.
  • Die Passivierungsschicht kann gebildet werden unter Verwendung eines Wachstums-Verfahrens wie zum Beispiel eines plasmaunterstützten chemischen Gasphasen-Abscheideverfahrens (Plasma Enhanced Chemical Vapor Deposition, PECVD) oder eines Kathodenzerstäubungs-Verfahrens (Sputter-Verfahrens) wie zum Beispiel ein DC-Sputter-Verfahren oder ein RF-Sputter-Verfahren, wie in der Technik wohlbekannt ist.
  • Die Passivierungsschicht kann ein Silizium-Nitrid-Material (Si3N4-Material) aufweisen. Die Passivierungsschicht kann jedoch auch andere geeignete Materialien aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung kann die Passivierungsschicht eine Dicke von ungefähr 50 nm bis 150 nm aufweisen. Die Dicke der Passivierungsschicht kann jedoch auch andere Abmessungen aufweisen.
  • Anschaulich bedeckt die Passivierungsschicht den Gate-Source-Zwischenraum-Bereich und den Gate-Drain-Zwischenraum-Bereich und isoliert die Devices.
  • Beispielhafte Ausgestaltungen der Erfindung sind in den Figuren gezeigt und werden im Folgenden ausführlich beschrieben. In den Figuren sind ähnliche oder gleiche Elemente, soweit sinnvoll, mit ähnlichen oder identischen Bezugszeichen versehen. Die in den Figuren gezeigten Darstellungen sind schematisch und daher nicht maßstabsgetreu gezeigt.
  • In den Figuren zeigen
  • 1A bis 1J und 2A bis 2D verschiedene Prozessschritte eines Verfahrens zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 3 bis 5 Verbindungshalbleiter-Feldeffekttransistoren mit einer Fin-Struktur gemäß alternativen Ausführungsbeispielen der vorliegenden Erfindung.
  • 1A bis 1J zeigen, als Querschnittsansicht, verschiedene Prozessschritte eines Verfahrens zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors (FET) mit einer Fin-Struktur (im Folgenden der Einfachheit halber auch als ”Verbindungshalbleiter-Feldeffekttransistor” oder als ”Feldeffekttransistor” bezeichnet), zum Beispiel eines FinFETs oder eines MuGFETs, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. 2A bis 2D zeigen Prozessschritte des Verfahrens als dreidimensionale perspektivische Ansichten.
  • Gemäß dem dargestellten Ausführungsbeispiel wird die Herstellung eines Verbindungshalbleiter-Feldeffekttransistors beschrieben, welcher auf GaAs-Technologie basiert. Die verwendeten Materialkombinationen sind daher spezifisch für ein GaAs-Materialsystem. In alternativen Ausgestaltungen der Erfindung kann jedoch ein Verbindungshalbleiter-Feldeffekttransistor basierend auf anderen Verbindungshalbleiter-Materialsystemen, z. B. anderen III-V-Materialsystemen, erzielt werden durch Verwenden anderer geeigneter Materialkombinationen.
  • 1A zeigt eine Querschnittsansicht einer Schichtanordnung 100 bei einem ersten Prozessschritt des Verfahrens. Die Schichtanordnung 100 weist ein halb-isolierendes (semi-isolierendes) GaAs-Substrat 101 bzw. GaAs-Wafer 101 auf.
  • 1B zeigt die Schichtanordnung 100 bei einem anderen Prozessschritt, bei dem eine Pufferschicht 102 auf dem Substrat 101 gebildet wird. Die Pufferschicht 102 weist ein undotiertes GaAs-Material auf und kann eine Dicke von ungefähr 500 nm ± 100 nm aufweisen. Die Pufferschicht 102 kann auf dem Substrat 101 gebildet werden unter Verwendung eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl-Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen Gasphasen-Abscheideverfahrens (Metal Organic Chemical Vapor Deposition, MOCVD). Die Pufferschicht kann die Qualität des Materials, welches nach der Pufferschicht 102 gebildet wird (z. B. die erste Schicht 103, vgl. 1C) verbessern verglichen mit einem direkten Wachstum des Materials auf dem Substrat.
  • In alternativen Ausgestaltungen der Erfindung kann die Pufferschicht 102 weggelassen werden.
  • 1C zeigt die Schichtanordnung 100 bei einem anderen Prozessschritt, bei dem eine erste Schicht 103 auf der Pufferschicht 102 gebildet wird, zum Beispiel durch ein Wachstums-Verfahren wie zum Beispiel ein Molekularstrahl-Epitaxie-Wachstums-Verfahren (Molecular Beam Epitaxy, MBE) oder ein metallorganisches chemisches Gasphasen-Abscheideverfahren (Metal Organic Chemical Vapor Deposition, MOCVD). Die erste Schicht 103 weist eine dünne Schicht auf aus einem undotierten Wide-Bandgap-AlAs-Material (d. h. einem AlAs-Material mit einer großen Energie-Bandlücke), um den Ladungsträger-Transport in das Substrat 101 hinein durch Schaffen einer Potential-Barriere effektiv zu unterdrücken. Die erste Schicht 103 wird deshalb auch als Barrierenschicht oder als Trennschicht bezeichnet. Die erste Schicht 103 (Barrierenschicht 103) kann eine Dicke von ungefähr 20 nm bis 60 nm aufweisen, was ausreichend ist, um die Wachstumszeit zu minimieren und dennoch eine effektive Barriere zu gewährleisten.
  • 1D zeigt die Schichtanordnung 100 bei einem anderen Prozessschritt, bei dem eine zweite Schicht 104 auf der ersten Schicht 103 gebildet wird, zum Beispiel mit Hilfe eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl-Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen Gasphasen-Abscheideverfahrens (Metal Organic Chemical Vapor Deposition, MOCVD). Die zweite Schicht 104, welche als eine Abstandshalter-Schicht (Spacer-Schicht) dient, weist ein undotiertes GaAs-Material auf, und die zweite Schicht 104 (Spacer-Schicht) kann eine Dicke von ungefähr 50 nm bis 100 nm aufweisen.
  • 1E zeigt die Schichtanordnung 100 bei einem anderen Prozessschritt, bei dem eine dritte Schicht 105, welche ein GaAs-Material aufweist, auf der zweiten Schicht 104 gebildet wird, zum Beispiel mit Hilfe eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl-Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen Gasphasen-Abscheideverfahrens (Metal Organic Chemical Vapor Deposition, MOCVD). Das GaAs-Material der dritten Schicht 105 ist stark n-dotiert (n+-dotiert) mit einer Dotierstoffkonzentration von z. B. ungefähr 0.5 × 1018 cm–3 bis 5.0 × 1018 cm–3. Als Dotierstoff kann z. B. Silizium (Si) verwendet werden. Die dritte Schicht 105 kann eine Dicke von ungefähr 20 nm bis 50 nm aufweisen.
  • Anschaulich dient die dritte Schicht 105 in einer fertigen Feldeffekttransistor-Einrichtung der vorliegenden Erfindung als eine Kanalschicht 105, in anderen Worten als ein elektrisch leitender Kanal 105, des Feldeffekttransistors.
  • 1F zeigt die Schichtanordnung 100 bei einem anderen Prozessschritt, bei dem eine Bedeckungsschicht 106 (cap layer), welche ein GaAs-Material aufweist, auf der dritten Schicht 105 gebildet wird, zum Beispiel mit Hilfe eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl-Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen Gasphasen-Abscheideverfahrens (Metal Organic Chemical Vapor Deposition, MOCVD). Das GaAs-Material der Bedeckungsschicht 106 ist n-dotiert mit einer Dotierstoffkonzentration von beispielsweise ungefähr 1 × 1016 cm–3 bis 5 × 1018 cm–3. Als Dotierstoff kann zum Beispiel Silizium (Si) verwendet werden. Die Bedeckungsschicht 106 kann eine Dicke von ungefähr 20 nm bis 50 nm aufweisen.
  • Anschaulich dient die Bedeckungsschicht 106, oder zumindest Teile der Bedeckungsschicht 106, zum Bilden von Source/Drain-Bereichen 106a, 106b des Feldeffekttransistors, vgl. 1H und 2C.
  • In einem anderen Prozessschritt des Verfahrens wird unter Verwendung einer gewöhnlichen Fotolack-Maske (standard photoresist mask) wie z. B. einer gewöhnlichen Positiv-Fotolack-Maske (standard positive resist mask), eines Lithographie-Schrittes (z. B. optische Kontakt-Lithographie) und eines Nassätz-Schrittes eine Mesa-Isolation geschaffen, wobei durch Strukturieren der Schichtanordnung 100 mit Hilfe von Nassätzen der Schichtanordnung 100 hinunter bis zur Pufferschicht 102, i. e. hinunter bis zur oberen Oberfläche der Pufferschicht 102, eine Mesa-Struktur 201 gebildet wird, wie in der 2A veranschaulicht wird, welche eine perspektivische Ansicht der Schichtanordnung 100 nach der Mesa-Isolation zeigt.
  • In alternativen Ausgestaltungen der Erfindung kann das Nassätzen der Schichtanordnung 100 an der oberen Oberfläche der ersten Schicht 103 (i. e. der Barrierenschicht 103) oder an der oberen Oberfläche des Substrats 101 gestoppt werden.
  • Der Nassätz-Schritt kann durchgeführt werden unter Verwendung einer Nassätz-Lösung von H2SO4:H2O2:H2O (4:1:35), und durch Ätzen für eine Zeitdauer von ungefähr 30 s bis 40 s.
  • In einer anderen Ausgestaltung der Erfindung, wie zum Beispiel bei Indium-Phosphid/Indium-Gallium-Arsenid (InP/InGaAs) basierten FinFETs bzw. MuGFETs, können andere Nassätz-Lösungen verwendet werden wie zum Beispiel H3PO4:H2O2:H2O (1:1:25) für ein Nassätzen mit einer Zeitdauer von ungefähr 30 s bis 40 s zur Mesa-Isolation.
  • In einem anderen Prozessschritt des Verfahrens wird eine Fin-Struktur 210 mit einem rechteckigen Querschnitt gebildet durch Strukturieren der zweiten Schicht 104 (Spacer-Schicht 104), der dritten Schicht 105 (Kanalschicht 105) und der Bedeckungsschicht 106), wie in der 2B veranschaulicht ist, welche eine perspektivische Ansicht der Schichtanordnung 100 nach der Bildung der Fin-Struktur 210 zeigt.
  • Die Finne 210 kann gebildet werden unter Verwendung eines Elektronenstrahl-Lithographie-Verfahrens (Electron Beam Lithography, EBL) und eines Trockenätz-Verfahrens. Im Rahmen dieses Prozessschrittes kann zunächst als eine Maske eine dünne Silizium-Nitrid-Schicht (Si3N4-Schicht) auf der Bedeckungsschicht 106 gebildet werden (z. B. durch Abscheiden), zum Beispiel mit einer Dicke von ungefähr 50 nm, und anschließend kann ein elektronenempfindliches Lackmaterial (electron beam resist) auf die Maske aufgebracht (z. B. aufgeschleudert) werden. Nachfolgend kann der Wafer mit einem Elektronenstrahl belichtet werden und anschließend entwickelt werden.
  • Das Silizium-Nitrid-Material kann weggeätzt werden, so dass nur die Fin-Oberfläche als Maske verbleibt. Durch Trockenätzen kann die rechteckige Finne 210 erhalten werden. Die Breite der erhaltenen Finne 210 kann variieren von ungefähr 25 nm bis 50 nm.
  • 1G zeigt eine Querschnittsansicht der Schichtanordnung 100 bei einem anderen Prozessschritt, wobei die Definition der ohmschen Source/Drain-Kontakte des Feldeffekttransistors veranschaulicht ist.
  • Ein erster Source/Drain-Kontakt 107a wird auf einem ersten Teilbereich der Bedeckungsschicht 106 gebildet, und ein zweiter Source/Drain-Kontakt 107b wird auf einem zweiten Teilbereich der Bedeckungsschicht 106 gebildet.
  • Die Definition der Source/Drain-Kontakte kann durch optische Lithographie und ein Lift-Off-Verfahren erreicht werden.
  • Der Abstand Lsd zwischen dem ersten Source/Drain-Kontakt 107a und dem zweiten Source/Drain-Kontakt kann ungefähr 1 μm bis 3 μm betragen, vgl. 1H.
  • Der erste Source/Drain-Kontakt 107a und der zweite Source/Drain-Kontakt 107b können jeweils eine Schichtanordnung aufweisen, bestehend aus einer Nickel-Schicht (Ni-Schicht) mit einer Dicke von ungefähr 18 nm, einer auf der Ni-Schicht angeordneten Germanium-Schicht (Ge-Schicht) mit einer Dicke von ungefähr 50 nm, und einer auf der Ge-Schicht angeordneten Gold-Schicht (Au-Schicht) mit einer Dicke von ungefähr 150 nm.
  • Die Materialien (d. h. die Metalle), welche für die Source/Drain-Kontakte 107a, 107b verwendet werden, sind beispielsweise gut geeignet für GaAs-basierte oder InGaAs/InP-basierte FinFET-Devices bzw. MuGFET-Devices. Die Metalle können zum Beispiel mit Hilfe eines Elektronenstrahl-Verdampfungs-Verfahrens (Electron Beam Evaporation) abgeschieden werden, wie in der Technik wohlbekannt ist.
  • Zusätzlich zur Source/Drain-Metallisierung kann ein schnelles thermisches Aufheizen (Rapid Thermal Anneal) erfolgen, z. B. bei 400°C bis 450°C für GaAs-basierte FinFET/MuGFET-Devices oder bei 300°C bis 350°C für InGaAs/InP-basierte FinFETs/MuGFETs.
  • Bezugnehmend auf 1H und 2C wird nun ein anderer Prozessschritt des Verfahrens beschrieben, bei dem ein Gate-Bereich (bzw. Gate) 108 gebildet wird durch eine Kombination aus einem Gate-Lithographie-Verfahren, einem Nassätz-Verfahren und/oder einem Trockenätz-Verfahren und einer Gate-Metallisierung.
  • Zuerst kann ein Gate-Lithographie-Schritt ausgeführt werden z. B. durch Abscheiden einer Schicht aus einem elektronenempfindlichen Lackmaterial auf der Bedeckungsschicht 106 und durch anschließendes Belichten mit einem Elektronenstrahl. Nach dem Entwickeln des elektronenempfindlichen Lacks und vor einem Gate-Metallisierungs-Verdampfungsschritt, kann die Bedeckungsschicht 106 nassgeätzt werden, so dass das Gate 108 direkt auf der dritten Schicht 105 (i. e. der GaAs-Kanalschicht 105) ausgebildet wird.
  • Anders ausgedrückt wird eine Gate-Eintiefung bzw. ein Gate-Recess gebildet z. B. durch Verwendung eines Elektronenstrahl-Lithographie (Electron Beam Lithography, EBL) Prozessschrittes und eines Nassätz-Prozessschrittes und/oder eines Trockenätz-Prozessschrittes zum Freilegen der oberen Oberfläche der darunterliegenden Kanalschicht 105 oder, genauer, der oberen Oberfläche des Teilbereichs der Kanalschicht 105, welcher unter dem entfernten Teilbereich der Bedeckungsschicht 106 liegt.
  • Nachdem der Gate-Recess gebildet ist, ist die Bedeckungsschicht 106 in dem Bereich des Feldeffekttransistors, welcher Bereich später zum Gate-Bereich des Feldeffekttransistors wird, entfernt. Die verbleibenden Teilbereiche der Bedeckungsschicht 106, d. h. ein erster Teilbereich 106a der Bedeckungsschicht 106 und ein zweiter Teilbereich 106b der Bedeckungsschicht 106 bilden entsprechend einen ersten Source/Drain-Bereich 106a und einen zweiten Source/Drain-Bereich 106b des Feldeffekttransistors.
  • Das Nassätzen der Bedeckungsschicht 106 kann erfolgen unter Verwendung einer Zitronensäure:H2O2:H2O (25:1:75) Ätzlösung bei Raumtemperatur. Da ein Nassätzmittel verwendet wird, kann die Bedeckungsschicht 106 isotrop (entlang der vertikalen und der horizontalen Richtung) weggeätzt werden, so dass seitliche (laterale) Zwischenräume 109 zwischen dem Gate 108 und den Source/Drain-Bereichen 106a, 106b erzeugt werden können. Auf diese Weise kann das Gate 108 räumlich (physikalisch) isoliert werden von der Bedeckungsschicht 106 (i. e. dem ersten Source/Drain-Bereich 106a und dem zweiten Source/Drain-Bereich 106b), und es kann erreicht werden, dass sich das Gate 108 nur auf der oberen Oberfläche des GaAs-Kanals 105 und entlang der Seitenwände des Bodys der Fin-Struktur 210 befindet. Dies ergibt einen Tri-Gate-Feldeffekttransistor (Tri-Gate-FET) bzw. einen sogenannten Multi-Gate-Feldeffekttransistor (MuGFET).
  • In einer anderen Ausgestaltung der Erfindung kann erreicht werden, dass das Gate 108 nur auf (bzw. entlang) der Seitenwände des Bodys der Finne 210 gebildet wird, so dass ein Doppel-Gate-Device bzw. ein Fin-Feldeffekttransistor (FinFET) erhalten wird. In diesem Fall kann der Teilbereich der oberen Oberfläche der Fin-Struktur 210, welcher Teilbereich sich zwischen dem ersten Source/Drain-Bereich 106a und dem zweiten Source/Drain-Bereich 106b befindet, mit anderen Worten die freigelegte obere Oberfläche der Kanalschicht 105, vor der Gate-Metallisierung passiviert werden, z. B. mit einer Silizium-Nitrid-Schicht (Si3N4-Schicht).
  • Nach der Gate-Lithographie und dem Ätzen der Bedeckungsschicht 106 werden Gate-Metalle verdampft (evaporiert) zum Beispiel mit Hilfe einer Elektronenstrahl-Verdampfungs-Technik. Geeignete Gate-Metalle für GaAs-basierte und InGaAs/InP basierte FinFETs/MuGFETs können eine Ti/Pt/Au (20/10/350 nm) Schichtanordnung aufweisen, d. h. eine Schicht aus Titan (Ti) mit einer Dicke von ungefähr 20 nm, eine auf der Ti-Schicht angeordnete Schicht aus Platin (Pt) mit einer Dicke von ungefähr 10 nm, und eine auf der Pt-Schicht angeordnete Schicht aus Gold mit einer Dicke von ungefähr 350 nm. Eine andere Kombination von Gate-Metallen kann eine Pt/Ti/Pt/Au (8/20/10/350 nm) Schichtanordnung sein, d. h. eine 8 nm dicke erste Pt-Schicht, eine auf der ersten Pt-Schicht angeordnete 20 nm dicke Ti-Schicht, eine auf der Ti-Schicht angeordnete 10 nm dicke zweite Pt-Schicht, und eine auf der zweiten Pt-Schicht angeordnete 350 nm dicke Au-Schicht.
  • 1H zeigt außerdem beispielhafte Abmessungen für den Feldeffekttransistor 100. Zum Beispiel ist der Abstand Lsd zwischen dem ersten Source/Drain-Bereich 106a und dem zweiten Source/Drain-Bereich 106b gezeigt, welcher Abstand ungefähr 2 μm bis 3 μm betragen kann, während die Länge Lg des Gate-Bereiches 108 (Gate-Länge Lg) ungefähr 30 nm bis 100 nm betragen kann. Der Abstand Lgs zwischen einer ersten Kante 108a des Gate-Bereiches 108 und dem ersten Source/Drain-Bereich 106a und/oder der Abstand Lgd zwischen einer zweiten Kante 108b des Gate-Bereiches 108 und dem zweiten Source/Drain-Bereich 106b kann ungefähr 0.5 nm bis 0.8 nm betragen.
  • 1J und 2D zeigen die Schichtanordnung 100, als Querschnittsansicht bzw. als dreidimensionale perspektivische Ansicht, bei einem anderen Prozessschritt, bei dem eine Passivierungsschicht 110 gebildet wird auf der Kanalschicht 105 in einem Bereich zwischen dem ersten Source/Drain-Bereich 106a und dem Gate 108 und in einem anderen Bereich zwischen dem Gate 108 und dem zweiten Source/Drain-Bereich 106b. Die Passivierungsschicht 110 kann gebildet werden unter Verwendung eines Wachstums-Verfahrens wie zum Beispiel eines plasmaunterstützten chemischen Gasphasen-Abscheideverfahrens (Plasma Enhanced Chemical Vapor Deposition, PECVD) oder eines Kathodenzerstäubungs-Verfahrens (Sputter-Verfahrens) wie zum Beispiel ein DC-Sputter-Verfahren oder ein RF-Sputter-Verfahren. Die Passivierungsschicht 110 kann eine Silizium-Nitrid-Schicht (Si3N4-Schicht) aufweisen mit einer Dicke von z. B. 50 nm bis 150 nm.
  • Ein Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur (z. B. ein FinFET oder ein MuGFET), welcher gemäß einem Ausführungsbeispiel der Erfindung hergestellt wird, kann selbstleitend (normally-on) oder selbstsperrend (normally-off) sein, in Abhängigkeit von der Schwellenspannung des Devices (Feldeffekttransistors), welche Schwellenspannung wahlweise abhängt von der Dicke der Fin-Struktur 210, der Fin-Höhe und der Dotierung in dem Body der Finne 210.
  • Eine zweidimensionale Querschnittsansicht einer beispielhaften Device-Struktur eines Verbindungshalbleiter-Feldeffekttransistors 100 ist in 1J veranschaulicht, bei der eine Pufferschicht 102 auf einem Substrat 101 gebildet ist, eine erste Schicht 103 (Barrierenschicht 103) auf der Pufferschicht 102 gebildet ist, eine zweite Schicht 104 (Abstandshalterschicht 104 bzw. Spacer-Schicht 104) auf der ersten Schicht 103 gebildet ist, und eine dritte Schicht 105 (Kanalschicht 105) auf der zweiten Schicht 104 gebildet ist. Eine Bedeckungsschicht ist auf Teilbereichen der dritten Schicht 105 (Kanalschicht 105) gebildet, wodurch ein erster Source/Drain-Bereich 106a auf einem ersten Teilbereich der dritten Schicht 105 gebildet wird und ein zweiter Source/Drain-Bereich 106b auf einem zweiten Teilbereich der dritten Schicht 105 gebildet wird. Ein erster Source/Drain-Kontakt 107a ist auf einem Teilbereich des ersten Source/Drain-Bereichs 106a gebildet, und ein zweiter Source/Drain-Kontakt 107b ist auf einem Teilbereich des zweiten Source/Drain-Bereichs 106b gebildet. Ein Gate-Bereich 108 ist auf einem Teilbereich der oberen Oberfläche der dritten Schicht 105, zwischen dem ersten Source/Drain-Bereich 106a und dem zweiten Source/Drain-Bereich 106b, gebildet. Zusätzlich ist eine Passivierungsschicht 110 zwischen dem Gate-Bereich 108 und den Source/Drain-Bereichen 106a, 106b gebildet.
  • Ein anderes Ausführungsbeispiel einer Verbindungshalbleiter-Feldeffekttransistor-Struktur 300 ist in 3 veranschaulicht, wobei eine erste Schicht 303, welche ein Wide-Bandgap-Al0.3Ga0.7As-Material aufweist, auf der Pufferschicht 102 gebildet ist. Die erste Schicht 303 dient wiederum als Barrierenschicht zum Unterdrücken von Ladungsträger-Transport in das Substrat 101 hinein. Eine zweite Schicht 304, welche ein dotiertes GaAs-Material aufweist, ist auf der ersten Schicht 303 (Barrierenschicht 303) gebildet. Die zweite Schicht 304 entspricht der Kanalschicht 105 des in 1J gezeigten Feldeffekttransistors 100, mit anderen Worten dient die zweite Schicht 304 der in 3 gezeigten Schichtanordnung 300 als Kanalschicht 304 des Feldeffekttransistors 300. Die Dotierstoffkonzentration der Kanalschicht 304 kann daher ähnlich sein wie die Dotierstoffkonzentration der Kanalschicht 105 des Feldeffekttransistors 100.
  • Weiterhin weist der Feldeffekttransistor 300 eine dritte Schicht 305 auf, welche auf der zweiten Schicht 304 (Kanalschicht 304) gebildet ist. Die dritte Schicht 305 weist ein Al0.3Ga0.7As-Material mit einer hohen Energie-Bandlücke auf (Wide-Bandgap-Al0.3Ga0.7As-Material).
  • Anschaulich ist in dem in 3 gezeigten Ausführungsbeispiel die dotierte GaAs-Kanalschicht 304 sandwichartig eingeschlossen zwischen zwei Al0.3Ga0.7As-Wide-Bandgap-Schichten, i. e. der ersten Schicht 303 und der dritten Schicht 305.
  • Die Dicke der Al0.3Ga0.7As-Wide-Bandgap-Schichten 303, 305 kann jeweils ungefähr 10 nm bis 20 nm betragen, und die Dicke der Kanalschicht 304 kann ebenfalls ungefähr 10 nm bis 20 nm betragen. Die Dicke der Bedeckungsschicht (dargestellt durch den ersten Source/Drain-Bereich 306a und den zweiten Source/Drain-Bereich 306b) kann ungefähr 20 nm bis 40 nm betragen.
  • Die Bedeckungsschicht (cap layer), d. h. der aus der Bedeckungsschicht gebildete erste Source/Drain-Bereich 306a und der aus der Bedeckungsschicht gebildete zweite Source/Drain-Bereich 306b, ist als eine n-dotierte GaAs-Schicht mit einer Dotierstoff-Konzentration von ungefähr 1 × 1018 cm–3 bis 5 × 1018 cm–3 ausgebildet.
  • Die Prozessabfolge zum Herstellen des Feldeffekttransistors 300 ist dieselbe wie diejenige, welche für den Feldeffekttransistor 100 unter Bezug auf 1A bis 2D beschrieben wurde.
  • 4 zeigt den Querschnitt der Schichtstruktur eines High-Mobility-FinFET/MugFET-Devices 400 gemäß einem anderen Ausführungsbeispiel der Erfindung. Die Schichtstruktur dieser Ausgestaltung beginnt mit einem semi-isolierenden Substrat 401, welches Indium-Phosphid (InP) aufweist. Auf diesem ist eine Pufferschicht 402 ausgebildet, welche undotiertes InP-Material aufweist. Die Pufferschicht 402 kann eine Dicke von ungefähr 500 nm aufweisen. Die Pufferschicht 402 kann weiterhin die Qualität von aufgewachsenem Material verbessern im Vergleich z. B. zu einem direkten Wachstum der Kanalschicht auf dem Substrat 401.
  • Nach dem Aufwachsen der Pufferschicht 402 wird eine erste Schicht 403 (auch als Barrierenschicht 403 bezeichnet), welche ein undotiertes Wide-Bandgap-Al0.48In0.52As-Material aufweist, auf der Pufferschicht 402 gebildet (aufgewachsen), um den Ladungsträger-Transport in das Substrat 401 hinein durch das Schaffen einer Potential-Barriere effektiv zu unterdrücken. Eine Schichtdicke von ungefähr 100 nm bis 500 nm kann ausreichend sein, um die Wachstumszeit der Barrierenschicht 403 zu minimieren und dennoch eine effektive Barriere bereitzustellen.
  • Nach dem Wachstum der ersten Schicht 403 wird eine zweite Schicht 404 gewachsen, welche zweite Schicht 404 ein undotiertes InP-Material aufweist. Die zweite Schicht 404 kann eine Dicke von ungefähr 50 nm bis 100 nm aufweisen und wird auch als Abstandshalterschicht 404 bzw. Spacer-Schicht 404 bezeichnet.
  • Nach dem Aufwachsen der zweiten Schicht 404 (Abstandshalterschicht 404) wird eine dritte Schicht 405, welche ein hoch-dotiertes (z. B. n+-dotiert mit einer Dotierstoffkonzentration von ungefähr 0.5 × 1018 cm–3 bis 5.0 × 1018 cm–3) In0.53Ga0.47As-Material aufweist, mit einer Dicke von ungefähr von ungefähr 10 nm bis 30 nm auf de zweiten Schicht 404 gebildet (gewachsen). Die dritte Schicht 405 dient als Kanalschicht 405 des Feldeffekttransistors 400.
  • Der Verbindungshalbleiter-Feldeffekttransistor 400 mit der Fin-Struktur 210 wird vervollständigt durch eine abschließende 10 nm bis 20 nm n-dotierte (Dotierstoffkonzentration von ungefähr 1 × 1018 cm–3 bis 5 × 1018 cm–3) In0.53Ga0.47As-Bedeckungsschicht, in 4 dargestellt durch einen ersten Source/Drain-Bereich 406a und einen zweiten Source/Drain-Bereich 406b. Da die In0.53Ga0.47As-Bedeckungsschicht eine geringe Bandlücke aufweist, kann diese Schicht wahlweise undotiert bleiben und in diesem Fall trotzdem das Bilden ohmscher Kontakte mit guter Qualität gewährleisten und gleichzeitig eine hohe Durchschlagsspannung (breakdown voltage) aufweisen.
  • Die komplette Schichtabfolge, welche in 4 gezeigt ist, ist gitterangepasst (lattice-matched) an das InP-Substrat 401, so dass mögliche Probleme beim Schichtwachstum eliminiert werden.
  • In einer alternativen Ausgestaltung der Erfindung kann die InGaAs-Kanalschicht 405 durch eine dotierte InP-Kanalschicht ersetzt werden. Auf diese Weise kann der Feldeffekttransistor 400 sowohl auf Anwendungen, welche eine hohe Geschwindigkeit erfordern (High-Speed-Anwendungen) als auch auf Anwendungen, welche eine hohe Leistung erfordern (High-Power-Anwendungen) zurechtgeschnitten werden. Die Prozessabfolge ist dieselbe wie oben beschrieben wurde.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung kann eine undotierte Wide-Bandgap-Al0.48In0.52As-Schottky-Kontakt-Schicht eingefügt werden direkt unterhalb des Gate-Bereichs 108 und auf der dotierten Kanalschicht (n+-dotiert mit einer Dotierstoffkonzentration von ungefähr 0.5 × 1016 cm–3 bis 5.0 × 1018 cm–3) aus In0.53Ga0.47As-Material. Die resultierende Feldeffekttransistor-Struktur 500 ist in 5 gezeigt, wobei die In0.53Ga0.47As-Kanalschicht 504 (welche in diesem Ausführungsbeispiel äquivalent ist zu der zweiten Schicht 504) auf der ersten Schicht 403 (Barrierenschicht 403) gebildet ist, und wobei die Schottky-Kontakt-Schicht 505 (welche äquivalent ist zur dritten Schicht 505) auf der Kanalschicht 504 gebildet ist. Die Dicke der dritten Schicht 505, i. e. der Wide-Bandgap-Al0.48In0.52As-Schicht 505, und die Dicke der zweiten Schicht 504, i. e. der In0.53Ga0.47As-Kanalschicht 504, kann jeweils ungefähr 10 nm bis 30 nm betragen. Die gesamte Struktur 500 bleibt weiterhin gitterangepasst an das InP-Substrat 401.
  • Ein Vorteil der in 5 gezeigten Anordnung kann darin gesehen werden, dass ein reduzierter Gate-Leckstrom (aufgrund der hohen Bandlücke) und ein besseres Hochgeschwindigkeits-Verhalten (high-speed performance) erzielt werden können, da das Einsperren bzw. das Confinement der Elektronen aufgrund der Unstetigkeit (Diskontinuität) des Leitungsbandes sehr effektiv sein kann, wie in der Technik wohlbekannt ist.
  • Der Indium-Anteil (Indium-Gehalt) in der In0.53Ga0.47As-Kanalschicht 504 kann von x = 0.53 bis x = 0.7 variiert werden, um die Elektronen-Beweglichkeit (Elektronen-Mobilität) noch weiter zu erhöhen und infolgedessen ein besseres Hochgeschwindigkeits-Verhalten zu erzielen. In diesem Fall ist die maximale Dicke der Kanalschicht 504 beschränkt aufgrund von Verspannungen (Strain), welche in der Kanalschicht 504 erzeugt (induziert) werden, da die Kanalschicht 504 nicht mehr an das InP-Substrat 401 gitterangepasst ist.
  • In diesem Dokument sind folgende Veröffentlichungen zitiert:
  • Bezugszeichenliste
    • 100
    Schichtanordnung
    101
    Substrat
    102
    Pufferschicht
    103
    Erste Schicht
    104
    Zweite Schicht
    105
    Dritte Schicht
    106
    Bedeckungsschicht
    106a
    Erster Source/Drain-Bereich
    106b
    Zweiter Source/Drain-Bereich
    107a
    Erster Source/Drain-Kontakt
    107b
    Zweiter Source/Drain-Kontakt
    108
    Gate-Bereich
    108a
    Erste Kante
    108b
    Zweite Kante
    109
    Zwischenräume
    110
    Passivierungsschicht
    201
    Mesa-Struktur
    210
    Fin-Struktur
    300
    Feldeffekttransistor
    303
    Erste Schicht
    304
    Zweite Schicht
    305
    Dritte Schicht
    306a
    Erster Source/Drain-Bereich
    306b
    Zweiter Source/Drain-Bereich
    400
    Feldeffekttransistor
    401
    Substrat
    402
    Pufferschicht
    403
    Erste Schicht
    404
    Zweite Schicht
    405
    Dritte Schicht
    406a
    Erster Source/Drain-Bereich
    406b
    Zweiter Source/Drain-Bereich
    500
    Feldeffekttransistor
    504
    Zweite Schicht
    505
    Dritte Schicht

Claims (33)

  1. Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur, aufweisend: • Bilden einer ersten Schicht auf oder über einem Substrat, wobei die erste Schicht ein erstes Verbindungshalbleiter-Material aufweist; • Bilden einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht ein zweites Verbindungshalbleiter-Material aufweist; • Bilden einer dritten Schicht auf der zweiten Schicht, wobei die dritte Schicht ein drittes Verbindungshalbleiter-Material aufweist; • Bilden einer Bedeckungsschicht auf zumindest einem Teilbereich der dritten Schicht, wobei die Bedeckungsschicht ein viertes Verbindungshalbleiter-Material aufweist; • Bilden einer Fin-Struktur durch Strukturieren der zweiten Schicht, der dritten Schicht und der Bedeckungsschicht; • Bilden eines ersten Source/Drain-Bereiches aus einem ersten Teilbereich der Bedeckungsschicht und Bilden eines zweiten Source/Drain-Bereiches aus einem zweiten Teilbereich der Bedeckungsschicht; und • Bilden eines Gate-Bereiches auf zumindest einem Teilbereich mindestens einer Seitenwand der Fin-Struktur und/oder auf einem Teilbereich einer oberen Oberfläche der dritten Schicht.
  2. Verfahren gemäß Anspruch 1, wobei das Substrat ein halb-isolierendes Material aufweist.
  3. Verfahren gemäß einem der Ansprüche 1 oder 2, wobei das Substrat ein III-V-Verbindungsmaterial aufweist.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, weiterhin aufweisend: • Bilden einer Pufferschicht auf dem Substrat vor dem Bilden der ersten Schicht; und • Bilden der ersten Schicht auf der Pufferschicht, wobei die Pufferschicht ein fünftes Verbindungshalbleiter-Material aufweist.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei mindestens eine der folgenden Schichten ein III-V-Verbindungshalbleiter-Material aufweist: • die erste Schicht; • die zweite Schicht; • die dritte Schicht; • die Bedeckungsschicht; • die Pufferschicht.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei die erste Schicht ein Halbleiter-Material mit einer großen Bandlücke aufweist.
  7. Verfahren gemäß einem der Ansprüche 3 bis 6, wobei das Substrat ein GaAs-Material oder ein InP-Material aufweist.
  8. Verfahren gemäß einem der Ansprüche 5 bis 7, wobei die Pufferschicht ein GaAs-Material oder ein InP-Material aufweist.
  9. Verfahren gemäß einem der Ansprüche 5 bis 8, wobei die erste Schicht eines der folgenden Materialien aufweist: • ein AlAs-Material; • ein Al0.3Ga0.7As-Material; • ein Al0.48In0.52As-Material.
  10. Verfahren gemäß einem der Ansprüche 5 bis 9, wobei die zweite Schicht als eine Abstandshalter-Schicht gebildet wird, und wobei die dritte Schicht als eine Kanalschicht gebildet wird.
  11. Verfahren gemäß einem der Ansprüche 5 bis 9, wobei die zweite Schicht als eine Kanalschicht gebildet wird, und wobei die dritte Schicht ein Halbleiter-Material mit einer großen Bandlücke aufweist.
  12. Verfahren gemäß Anspruch 10, wobei die Abstandshalter-Schicht ein GaAs-Material aufweist, und wobei die Kanalschicht ein n-dotiertes GaAs-Material aufweist.
  13. Verfahren gemäß Anspruch 10, wobei die Abstandshalter-Schicht ein InP-Material aufweist, und wobei die Kanalschicht ein n-dotiertes In0.53Ga0.47As-Material aufweist.
  14. Verfahren gemäß Anspruch 11, wobei die Kanalschicht ein n-dotiertes GaAs-Material aufweist, und wobei die dritte Schicht ein Al0.3Ga0.7As-Material aufweist.
  15. Verfahren gemäß Anspruch 11, wobei die Kanalschicht ein n-dotiertes In0.53Ga0.47As-Material aufweist, und wobei die dritte Schicht ein Al0.48In0.52As-Material aufweist.
  16. Verfahren gemäß einem der Ansprüche 12 oder 14, wobei die Bedeckungsschicht ein n-dotiertes GaAs-Material aufweist.
  17. Verfahren gemäß einem der Ansprüche 13 oder 15, wobei die Bedeckungsschicht ein n-dotiertes In0.53Ga0.47As-Material aufweist.
  18. Verfahren gemäß einem der Ansprüche 12 bis 17, wobei die n-dotierte Kanalschicht eine Dotierstoffkonzentration von ungefähr 0.5 × 1018 cm–3 bis 5.0 × 1018 cm–3 aufweist.
  19. Verfahren gemäß einem der Ansprüche 16 bis 18, wobei die n-dotierte Bedeckungsschicht eine Dotierstoffkonzentration von ungefähr 1 × 1018 cm–3 bis 5 × 1018 cm–3 aufweist.
  20. Verfahren gemäß einem der Ansprüche 1 bis 19, wobei die Fin-Struktur eine Breite von ungefähr 25 nm bis 50 nm aufweist.
  21. Verfahren gemäß einem der Ansprüche 1 bis 20, wobei der Gate-Bereich unter Verwendung eines Elektronenstrahl-Lithographie-Verfahrens gebildet wird.
  22. Verfahren gemäß einem der Ansprüche 1 bis 21, wobei das Bilden des Gate-Bereiches das Bilden einer Gate-Eintiefung aufweist.
  23. Verfahren gemäß Anspruch 22, wobei die Gate-Eintiefung unter Verwendung eines Nassätz-Verfahrens oder eines Trockenätz-Verfahrens gebildet wird.
  24. Verfahren gemäß einem der Ansprüche 1 bis 23, wobei das Bilden des Gate-Bereichs weiterhin aufweist: • Bilden einer isolierenden Schicht auf dem mindestens einen Teilbereich der mindestens einen Seitenwand der Fin-Struktur und/oder of dem Teilbereich der oberen Oberfläche der dritten Schicht; und • Bilden einer elektrisch leitfähigen Schicht auf der isolierenden Schicht.
  25. Verfahren gemäß Anspruch 24, wobei die elektrisch leitfähige Schicht unter Verwendung eines Elektronenstrahl-Verdampfungs-Verfahrens gebildet wird.
  26. Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur, aufweisend: • eine erste Schicht, welche auf oder über einem Substrat gebildet ist, wobei die erste Schicht ein erstes Verbindungshalbleiter-Material aufweist; • eine zweite Schicht, welche auf der ersten Schicht gebildet ist, wobei die zweite Schicht ein zweites Verbindungshalbleiter-Material aufweist; • eine dritte Schicht, welche auf der zweiten Schicht gebildet ist, wobei die dritte Schicht ein drittes Verbindungshalbleiter-Material aufweist; • eine Bedeckungsschicht, welche auf zumindest einem Teilbereich der dritten Schicht gebildet ist, wobei die Bedeckungsschicht ein viertes Verbindungshalbleiter-Material aufweist, und wobei die zweite Schicht, die dritte Schicht und die Bedeckungsschicht so strukturiert sind, dass eine Fin-Struktur gebildet ist; • einen ersten Source/Drain-Bereich, welcher aus einem ersten Teilbereich der Bedeckungsschicht gebildet ist, und einen zweiten Source/Drain-Bereich, welcher aus einem zweiten Teilbereich der Bedeckungsschicht gebildet ist; und • einen Gate-Bereich, welcher auf zumindest einem Teilbereich mindestens einer Seitenwand der Fin-Struktur und/oder auf einem Teilbereich einer oberen Oberfläche der dritten Schicht gebildet ist.
  27. Feldeffekttransistor gemäß Anspruch 26, wobei das Substrat ein halb-isolierendes Material aufweist.
  28. Feldeffekttransistor gemäß einem der Ansprüche 26 oder 27, wobei das Substrat ein III-V-Verbindungsmaterial aufweist.
  29. Feldeffekttransistor gemäß einem der Ansprüche 26 bis 28, weiterhin aufweisend eine auf dem Substrat gebildete Pufferschicht, wobei die erste Schicht auf der Pufferschicht gebildet ist, und wobei die Pufferschicht ein fünftes Verbindungshalbleiter-Material aufweist.
  30. Feldeffekttransistor gemäß einem der Ansprüche 26 bis 29, wobei mindestens eine der folgenden Schichten ein III–V Verbindungshalbleiter-Material aufweist: • die erste Schicht; • die zweite Schicht; • die dritte Schicht; • die Bedeckungsschicht; • die Pufferschicht.
  31. Feldeffekttransistor gemäß einem der Ansprüche 26 bis 30, wobei die erste Schicht ein Halbleiter-Material mit einer großen Bandlücke aufweist.
  32. Feldeffekttransistor gemäß einem der Ansprüche 26 bis 31, wobei die zweite Schicht als eine Abstandshalter-Schicht ausgebildet ist, und wobei die dritte Schicht als eine Kanalschicht ausgebildet ist.
  33. Feldeffekttransistor gemäß einem der Ansprüche 26 bis 31, wobei die zweite Schicht als eine Kanalschicht ausgebildet ist, und wobei die dritte Schicht ein Halbleiter-Material mit einer großen Bandlücke aufweist.
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