WO2007076791A1 - Verfahren zum herstellen eines verbindungshalbleiter-feldeffekttransistors mit einer fin-struktur und verbindungshalbleiter-feldeffekttransistor mit einer fin-struktur - Google Patents

Verfahren zum herstellen eines verbindungshalbleiter-feldeffekttransistors mit einer fin-struktur und verbindungshalbleiter-feldeffekttransistor mit einer fin-struktur Download PDF

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Muhammad Nawaz
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Infineon Technologies Ag
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    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te

Definitions

  • the invention relates to a method for producing a compound semiconductor field effect transistor having a fin structure and a compound semiconductor field effect transistor having a fin structure.
  • MOSFET Metal Semiconductor Field Effect Transistor
  • GaAs material systems composed of the chemical element gallium (Ga) of the third main group of the periodic table and the chemical element arsenic (As) of the fifth main group of the periodic table are well-known devices with three electrical terminals (three-terminal devices), which are devices in a variety of analogues Applications and digital applications can be used at microwave frequencies.
  • GaAs material systems Compared with conventional silicon (Si) technology, GaAs material systems have better transport properties (e.g., five times higher
  • Electron mobility and higher low field electron velocity and therefore have better noise performance at microwave frequencies and millimeter wave frequencies.
  • GaAs substrate is semi-insulating and, as a result, allows greater device functionality by epitaxially growing different layers on the same substrate.
  • a GaAs substrate is therefore well suited for integration in optoelectronic devices. Since GaAs has a larger bandgap than silicon, GaAs-based integrated circuits (ICs) can be used at higher temperatures, and at higher power levels.
  • ICs integrated circuits
  • GaAs-based devices have been downsized aggressively down to the sub-micron range (e.g., 2 ⁇ m to 0.1 ⁇ m).
  • the device behavior in other words the performance of a device, is often limited by the so-called “device behavior"
  • Threshold voltage when the gate length is reduced.
  • Another manifestation of short channel effects is an increase in sub-threshold current. Especially for lower-level applications
  • field effect transistor devices having a fin structure (Fin Field Effect Transistor, FinFET) have been proposed.
  • a FinFET is a doubled-gated structure, which includes a channel region formed in a vertical fin.
  • the use of two side gates in FinFETs is advantageous to suppress short channel effects.
  • a FinFET is comparable in layout and fabrication to existing Metal Oxide Semiconductor Field Effect Transistor (MOSFET) planar MOSFETs. It also provides channel bandwidth selection, CMOS (Complementary Metal Oxide Semiconductor) compatibility, and high packing density.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • field effect transistor devices having a plurality of layers formed on top of each other, which layers each comprise a III-V semiconductor material.
  • the invention is based on the problem of providing a design for a double-gate or multi-gate compound semiconductor field-effect transistor having a fin structure.
  • the problem is solved by a method for producing a compound semiconductor field effect transistor having a fin structure and by a compound semiconductor field effect transistor having a fin structure according to the independent patent claims.
  • the invention provides a method of fabricating a compound semiconductor field effect transistor having a fin structure, comprising: forming a first layer on or over a substrate, the first layer comprising a first compound semiconductor material; Forming a second layer on the first layer, wherein the second Layer comprises a second compound semiconductor material; Forming a third layer on the second layer, the third layer comprising a third compound semiconductor material; Forming a cover layer on at least a portion of the third layer, the cover layer comprising a fourth compound semiconductor material; Forming a fin structure by patterning the second layer, the third layer and the cover layer; Forming a first source / drain region from a first portion of the cover layer and forming a second source / drain region from a second portion of the cover layer; and forming a gate region on at least a portion of at least one sidewall of the fin structure and / or on a portion of an upper surface of the third layer.
  • the invention further provides a compound semiconductor field effect transistor having a fin structure comprising: a first layer formed on or over a substrate, the first layer comprising a first layer
  • Compound semiconductor material a second layer formed on the first layer, the second layer comprising a second compound semiconductor material; a third layer formed on the second layer, wherein the third layer is a third one
  • Cover layer are structured so that a fin structure is formed; a first source / drain region formed of a first portion of the capping layer and a second source / drain region formed of a second portion of the capping layer; and a gate region disposed on at least a portion of at least one sidewall of the fin structure and / or formed on a portion of an upper surface of the third layer.
  • a field effect transistor having a fin structure for example, a fin field effect transistor (FinFET) or a multi-gate field effect transistor (MuGFET), based on compound semiconductor materials such as III-V compound semiconductor Materials is realized.
  • FinFET fin field effect transistor
  • MoGFET multi-gate field effect transistor
  • a fin field effect transistor is understood to be a field effect transistor having a fin structure or a fin.
  • a multi-gate field effect transistor is understood to mean a fin field-effect transistor (FinFET) in which the channel is driven by a gate structure of more than two sides.
  • a MuGFET in which the channel is driven from three sides is also referred to as a triple-gate field-effect transistor or as a tri-gate field-effect transistor.
  • Another aspect of the invention can be seen by providing a design for a doubled finFET and a tri-gate FET based on compound semiconductor materials.
  • the invention provides a method of fabricating a FinFET or a multi-gate FET based on high mobility material systems that have very good (carrier) transport properties and are therefore used to advantage can be used for applications in the microwave frequency range and in the millimeter wave frequency range.
  • a GaAs material-based FinFET or MuGFET is provided. Similar to a planar one MESFET, a GaAs MuGFET can be regarded as a device with three (electrical) connections (three-terminal device), which device has a first connection, the source connection, a second connection, the drain connection or drain, and a third terminal, the gate terminal or gate, respectively.
  • the majority carriers in this case electrons
  • the current through the channel can be controlled by the third terminal, ie the gate terminal.
  • the length of the gate usually allows the speed behavior of the device (i.e.
  • the channel for a GaAs-based FinFET or MuGFET may be formed as a thin rectangular island (ridge) of GaAs material of predetermined height, which island is commonly referred to as a "fin".
  • the gate may envelope the fin such that the channel is controlled from both sides of the vertical (vertical) portion of the fin structure, thereby providing gate control better than with planar MESFETs only a single gate (single-gate MESFETs).
  • Field effect transistors which have two side gates
  • MoGFETs multi-gate field effect transistors
  • tri-gate field effect transistors with three gates (two side gates and a third gate on the upper surface of the fin) provides.
  • Both types of devices, FinFETs and MuGFETs, can be fabricated in the same process flow, eg, using the same mask and without additional process steps.
  • the total effective width of the device is twice the fin height (2xHfi n ).
  • An advantage of the invention can be seen in that the layout and method of manufacture are similar to those of existing planar GaAs MESFETs.
  • the devices may be processed (processed) using a combination of conventional optical lithography and electron lithography techniques.
  • the substrate used for the compound semiconductor field effect transistor having a fin structure has a semi-insulating material, in other words, a semi-insulating material.
  • the substrate has a III-V compound material.
  • the substrate may include gallium arsenide (GaAs) material, e.g. a layer of semi-insulating or semi-insulating GaAs material.
  • GaAs gallium arsenide
  • the substrate comprises an indium-phosphide material (InP material).
  • InP material indium-phosphide material
  • a buffer layer is formed on the substrate prior to forming the first layer is formed, and the first layer is formed on the buffer layer.
  • the buffer layer may be formed using a growth method such as Molecular Beam Epitaxy (MBE) or Metal Organic Chemical Vapor Deposition (MOCVD) method.
  • MBE Molecular Beam Epitaxy
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the buffer layer may include a fifth compound semiconductor material.
  • the buffer layer may reduce the quality of a subsequently formed material layer, e.g. improve the quality of the first layer, compared with making the
  • Material layer (e.g., the first layer) directly on the substrate.
  • At least one of the following layers has a III-V
  • Compound semiconductor material the first layer, the second layer, the third layer, the cap layer, the buffer layer.
  • At least one of the following layers comprises a GaAs material: the second layer, the third layer, the cover layer, the buffer layer.
  • the buffer layer may comprise a non-doped GaAs material, e.g. in the case of a GaAs substrate.
  • the buffer layer may comprise a non-doped (undoped) inP material, e.g. in the case of an InP substrate.
  • the buffer layer has a thickness of approximately 500 nm + 100 nm.
  • at least one of the following layers is formed using a growth process such as a Molecular Beam Epitaxy Growth (MBE) process or a Metal Organic Chemical Vapor Deposition (Metal Organic Chemical Vapor Deposition, MOCVD): the first layer, the second layer, the third layer, the cover layer, the buffer layer.
  • MBE Molecular Beam Epitaxy Growth
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the first layer comprises a wide bandgap semiconductor material semiconductor material, in other words, a semiconductor material having a high energy bandgap, e.g. with an energy band gap between about 1.5 eV and 2.2 eV.
  • the first layer which is a wide-bandgap material, i. a material having a high energy band gap
  • the carrier transport in other words the movement of the carriers, in the substrate is effectively suppressed by creating a potential barrier.
  • the first layer is therefore also referred to as a barrier layer or as a release layer.
  • the thickness of the first layer may be selected to minimize the time required to form the barrier layer (e.g., by a growth process) while still providing an effective barrier to carrier transport.
  • the first layer comprises an AlAs material, for example a non-doped (undoped) AlAs material.
  • the thickness of the first layer may be about 20 nm to 60 nm.
  • the first layer may also have other dimensions.
  • An undoped AlAs material may have an energy bandgap of about 2.16 eV.
  • the first layer has an Al 0 . 3 Ga 0-7 As material, eg a non-doped (undoped) Al 0 . 3 Ga 0 . 7 As material, and the thickness of the first layer may be about 10 nm to 20 nm in this case. However, the first layer may also have other dimensions.
  • An undoped Al o . 3 Ga o . 7 As material may have an energy bandgap of about 1.785 eV.
  • the first layer has an alo. 4 sino. 52 As material, for example, an undoped (undoped) alo, 48 lno, 52 As material, and the thickness of the first layer in this case may be about 100 nm to 500 nm. However, the first layer may also have other dimensions.
  • An undoped Al 0 . 48 ln Q. 52As material can have an energy bandgap of about 1.5 eV.
  • the second layer is formed as a spacer layer, in other words as a spacer layer, and the third layer which is deposited on the second layer, i.
  • the spacer layer (spacer layer) is formed is formed as a channel layer or as a channel of the field effect transistor.
  • the spacer layer may comprise a non-doped (undoped) GaAs material or an undoped InP material, and the spacer layer may have a thickness of about 50 nm to 100 nm. However, the spacer layer may also have other dimensions.
  • the second layer is formed as a channel layer or as a channel of the field effect transistor
  • the third layer which is formed on the second layer, ie on the channel layer, has a wide bandgap material, ie a material with a high energy bandgap.
  • the third layer may be, for example, an Al 0 , 3 Ga 0 . 7 As material having a thickness of about 10 nm to 20 nm, or an Al 0 . 4 3In 0 . 52 As material with a thickness of about 10 nm to 30 nm.
  • the channel layer comprises a GaAs material, and the GaAs material of the channel layer is doped with an n-type dopant, such as n-type dopant. Silicon (Si).
  • the channel layer has an In 0 . 53 Ga 0 . 47 As-material on, and the In 0 . 53 Ga 0 . 47 As material of the channel layer is doped with an n-type dopant such as silicon (Si).
  • the n-doped channel layer for example, the n-doped GaAs channel layer or the n-doped In 0 , 53 Gao. 47 As channel layer a high dopant concentration on (n + doping).
  • the n-doped (or n + doped) channel layer has a dopant concentration of from about 0.5xl0 18 cm “3 to 5.0xl0 ia cm" 3 have.
  • a GaAs channel layer formed on a GaAs spacer layer may have a thickness of about 20 nm to 50 nm, and an In o formed on an InP spacer layer .53 Ga 0 .47 As channel layer may have a thickness of about 10 nm to 30 nm. In alternative embodiments, however, the channel layer may have other dimensions.
  • the capping layer (also referred to as "cap layer”) comprises a GaAs material, and the GaAs material of the capping layer is doped with an n-type dopant such as silicon (Si).
  • the GaAs cap layer has a thickness of about 20 nm to 50 nm.
  • the GaAs capping layer may have other dimensions.
  • the cover layer has a on, and the In 0 .5 3 Ga 0 .47AS material of the capping layer is doped with an n-type dopant such as silicon (Si).
  • the In o.53 Ga o . 47 As cover layer has a thickness of about 10 nm to 20 nm.
  • the In o . 53 Ga o . 47 As cover layer may have other dimensions.
  • the n-doped cover layer has a dopant concentration of approximately 1 ⁇ 10 18 cm -3 to 5 ⁇ 10 18 cm -3 .
  • the fin structure has a width of about 25 nm to 50 nm.
  • the width of the fin structure may also have other dimensions.
  • the gate region is formed using an electron beam lithography (EBL) process.
  • forming the gate region comprises forming a gate recess (so-called gate recess).
  • the gate recess may be formed using a wet etching method or a dry etching method.
  • forming the gate region further comprises forming an insulating layer on the at least one subregion of the at least one side wall of the fin structure and / or on the subregion of the upper surface of the third layer (eg the channel layer). , as well as forming an electrically conductive layer on the insulating layer.
  • the electrically conductive layer may be formed using an electron beam evaporation (Electron Beam Evaporation) method.
  • the channel layer may comprise an InGaAs material or an InP material.
  • the distance between the first source / drain region and the second source / drain region along the fin structure is approximately 2 ⁇ m to 3 ⁇ m.
  • the distance may also have other dimensions.
  • the length of the gate region is about 30 nm to 100 nm.
  • the length of the gate region may also have other dimensions.
  • the distance between the gate region and the first Source / drain region about 0.5 microns to 0.8 microns
  • the distance between the gate region and the second source / drain region may also be about 0.5 microns to 0.8 microns.
  • the above distances may also have other dimensions.
  • the electrically conductive layer of the gate region may comprise titanium (Ti) and / or platinum (Pt) and / or gold (Au). However, the electrically conductive layer may also comprise other suitable, electrically conductive materials.
  • the first source / drain region and / or the second source / drain region are formed using a lithography process such as an optical lithography process.
  • a first source / drain contact is formed on the first portion of the cover layer for electrically contacting the first source / drain region
  • a second source / drain contact is formed on the second portion of the cover layer for electrical Contacting the second source / drain region.
  • the first source / drain contact which electrically contacts the first source / drain region
  • the second source / drain contact which electrically contacts the second source / drain region
  • Ni nickel
  • Ge germanium
  • Au gold
  • first source / drain contact and / or second source / drain contact may also comprise other suitable electrically conductive materials.
  • the first source / drain contact and / or the second source / drain contact may be formed on an upper surface of the cover layer, more specifically on an upper surface of the first source / drain region formed from the first portion of the cover layer. and on an upper surface of the second source / drain region formed from the second portion of the capping layer.
  • an annealing step or a thermal heating step eg a rapid thermal heating, rapid thermal Anneal (RTA)
  • a thermal heating step eg a rapid thermal heating, rapid thermal Anneal (RTA)
  • RTA rapid thermal Anneal
  • Devices MuGFET can be performed anneal step at a temperature of about 400 0 C to 450 ° C for GaAs-based FinFET /, and InGaAs / InP-based FinFETs / MuGFETs, an annealing step at a temperature of about 300 0 C to 35O 0 C are performed.
  • the fin structure is formed using an electron beam lithography (EBL) process and / or a dry etch process.
  • EBL electron beam lithography
  • the patterning of the second layer, the third layer and the cover layer to form the fin structure can be realized using an EBL method and / or a dry etching method, which methods, for example ensure sufficient accuracy to achieve the desired fin-structure dimensions.
  • a passivation layer is formed on at least a portion of the cover layer and / or on at least a portion of the third layer between the gate region and the first source / drain region and / or between the gate region and the second source / Drain area formed.
  • the passivation layer may be formed using a growth method such as a plasma enhanced chemical vapor deposition (PECVD) or a sputtering method such as a DC sputtering method or a plasma sputtering method RF sputtering method, as is well known in the art.
  • PECVD plasma enhanced chemical vapor deposition
  • sputtering method such as a DC sputtering method or a plasma sputtering method RF sputtering method
  • the passivation layer may comprise a silicon nitride (Si 3 N 4 ) material. However, the passivation layer may also comprise other suitable materials.
  • the passivation layer may have a thickness of about 50 nm to 150 nm.
  • the thickness of the passivation layer may also have other dimensions.
  • the passivation layer covers the gate-source gap region and the gate-drain gap region and isolates the devices.
  • Figure IA to Figure IJ and Figure 2A to Figure 2D show various process steps of a method for producing a compound semiconductor field effect transistor with a fin structure according to an embodiment of the present invention
  • Figure 3 to Figure 5 compound semiconductor field effect transistors with a fin structure according to alternative embodiments of the present invention.
  • FIGS. 2A to 2D show process steps of the method as three-dimensional perspective views.
  • FIG. 1A shows a cross-sectional view of a layer arrangement 100 in a first process step of the method.
  • the layer arrangement 100 has a semi-insulating (semi-insulating) GaAs substrate 101 or GaAs wafer 101.
  • FIG. 1B shows the layer arrangement 100 in another process step, in which a buffer layer 102 is formed on the substrate 101.
  • the buffer layer 102 comprises an undoped GaAs material and may have a thickness of approximately 500 nm ⁇ 100 nm.
  • the buffer layer 102 may be formed on the substrate 101 using a growth method such as Molecular Beam Epitaxy (MBE) or an organometallic chemical
  • the buffering ability may improve the quality of the material formed after the buffer layer 102 (e.g., the first layer 103, see Figure 1C) as compared to direct growth of the material on the substrate.
  • the buffer layer 102 may be omitted.
  • FIG. 1C shows the layer arrangement 100 in another process step in which a first layer 103 is formed on the buffer layer 102, for example by a growth method such as, for example, a Molecular Beam Epitaxy Growth Method (MBE). or a metal organic chemical vapor deposition (MOCVD) method.
  • the first layer 103 has a thin layer of undoped Wide Ba ⁇ dgap AlAs material (ie, an AlAs material with a large energy bandgap) to facilitate carrier transport into the substrate 101 by providing a potential barrier to suppress.
  • the first layer 103 is therefore also referred to as a barrier layer or as a release layer.
  • the first layer 103 (barrier layer 103) may have a thickness of about 20 nm to 60 nm, which is sufficient to minimize the growth time while still providing an effective barrier.
  • FIG. 1D shows the layer arrangement 100 in another process step in which a second layer 104 is formed on the first layer 103, for example by means of a growth method such as, for example, a molecular beam epitaxy growth method (Molecular Beam Epitaxy). MBE) or a metal organic chemical vapor deposition (MOCVD).
  • the second layer 104 which serves as a spacer layer, has an undoped GaAs material, and the second layer 104 (spacer layer) may have a thickness of about 50 nm to 100 nm.
  • IE shows the layer arrangement 100 in another process step in which a third layer 105 comprising a GaAs material is formed on the second layer 104, for example by means of a growth method such as, for example, a molecular beam epitaxy. Growth Method (Molecular Beam Epitaxy, MBE) or a Metal Organic Chemical Vapor Deposition (MOCVD).
  • the GaAs material of the third layer 105 is heavily n-doped (n + -doped) with a dopant concentration of, for example, approximately 0.5 ⁇ 10 18 cm -3 to 5 ⁇ 10 18 cm -3 .
  • silicon (Si) can be used as the dopant
  • the third layer 105 may have a thickness of about 20 nm to 50 nm.
  • the third layer 105 serves in a finished field effect transistor device of the present invention as a channel layer 105, in other words as an electrically conductive channel 105, of the field effect transistor.
  • Fig. IF shows the layer assembly 100 in another process step in which a cap layer comprising a GaAs material is formed on the third layer 105, for example, by a growth method such as a molecular beam Epitaxial growth method (Molecular Beam Epitaxy, MBE) or metalorganic chemical vapor deposition (MOCVD).
  • the GaAs material of the capping layer 106 is n-doped with a dopant concentration of, for example, about 1 ⁇ 10 18 cm -3 to 5 ⁇ 10 18 cm -3 .
  • a dopant for example, silicon (Si) can be used.
  • Si silicon
  • Cover layer 106 may have a thickness of about 20 nm to 50 nm.
  • the cover layer 105 serves to form source / drain layers.
  • Step mesa insulation is created, wherein by structuring the layer assembly 100 by means of wet etching of the layer assembly 100 down to the buffer layer 102, ie down to the upper surface of the buffer layer 102, a mesa structure 201 is formed, as in Fig. 2A which shows a perspective view of the layer assembly 100 after mesa insulation.
  • the wet etching of the layer assembly 100 may be stopped at the top surface of the first layer 103 (ie, the barrier layer 103) or at the top surface of the substrate 101.
  • the wet etching step may be carried out using a wet etching solution of H 2 SO 4 IH 2 O 2 TH 2 O (4: 1: 35), and by etching for a period of about 30 seconds to 40 seconds.
  • indium phosphide / indium gallium arsenide (InP / InGaAs) based FinFETs and MuGFETs for example, other wet etch solutions may be used, such as H 3 PO 4 TH 2 O 2 IH 2 O (1: 1: 25) for wet etching with a time of about 30 s to 40 s for mesa isolation.
  • a fin structure 210 having a rectangular cross section is formed by patterning the second layer 104 (spacer layer 104), the third layer 105 (channel layer 105), and the cover layer 106), as shown in FIG which shows a perspective view of the layer assembly 100 after the formation of the fin structure 210.
  • the fin 210 may be formed using a
  • Electron Beam Lithography EBL and a dry etching process.
  • EBL Electron Beam Lithography
  • a thin silicon nitride layer Si 3 N 4 -S ⁇ hicht
  • a mask eg by
  • the wafer can be exposed with an electron beam and then developed.
  • the silicon nitride material can be etched away leaving only the fin surface as a mask. By dry etching, the rectangular fin 210 can be obtained.
  • the width of the resulting fin 210 may vary from about 25 nm to 50 nm.
  • FIG. 4G shows a cross-sectional view of the layer arrangement 100 in another process step, wherein the definition of the ohmic source / drain contacts of the field effect transistor is illustrated.
  • a first source / drain contact 107a is formed on a first portion of the capping layer 106, and a second source / drain contact 107b is formed on a second portion of the capping layer 106.
  • the definition of the source / drain contacts can be achieved by optical lithography and a lift-off method.
  • the distance L Sd between the first source / drain contact 107a and the second source / drain contact may be approximately 1 ⁇ m to 3 ⁇ m, cf. Fig. IH.
  • the first source / drain contact 107a and the second source / drain contact 107b may each have one
  • Ni layer nickel layer
  • Ge layer Ni layer germanium layer
  • Au layer gold layer
  • the materials (i.e., the metals) used for the source / drain contacts 107a, 107b are, for example, well suited for GaAs-based or
  • the metals can be removed with the help of an electron beam Electron beam evaporation, as is well known in the art.
  • a rapid thermal heating can take place, for example at 400 0 C to 45O 0 C for GaAs-based FinFET / MuGFET devices or at 300 0 C to 350 0 C for InGaAs / InP -based FinFETs / MuGFETs.
  • a process step of the method is described in which a gate region (or gate) 108 is formed by a combination of a gate lithography process, a wet etching process and / or a dry etching process and a gate metallization.
  • a gate lithography step may be carried out e.g. by depositing a layer of an electron-sensitive resist material on the cover layer 106 and then exposing it to an electron beam. After developing the electron sensitive resist and prior to a gate metallization evaporation step, the capping layer 106 may be wet etched so that the gate 108 is formed directly on the third layer 105 (i.e., the GaAs channel layer 105).
  • a gate recess or gate recess is formed, e.g. by using electron beam lithography (EBL)
  • the capping layer 106 is removed in the region of the field effect transistor, which region later becomes the gate region of the field effect transistor.
  • the remaining subregions of the capping layer 106, ie, a first subregion 106a of the capping layer 106 and a second subregion 106b of the capping layer 106 respectively form a first source / drain region 106a and a second source / drain region 106b of the field effect transistor.
  • the wet etching of the capping layer 106 may be carried out using a citric acid. H 2 O 2 : H 2 O (25: 1: 75) etching solution at room temperature. Since a wet etchant is used, the capping layer 106 may be etched away isotropically (along the vertical and horizontal directions) so that lateral (lateral) spaces 109 may be created between the gate 108 and the source / drain regions 106a, 106b. In this manner, the gate 108 may be spatially (physically) isolated from the capping layer 106 (ie, the first source / drain region 106a and the second
  • Tri-gate FET tri-gate field effect transistor
  • MoGFET multi-gate field effect transistor
  • the gate 108 is formed only on (or along) the sidewalls of the body of the fin 210, so that a double gate device or a fin field effect transistor (FinFET) is obtained ,
  • the portion of the upper surface of the fin structure 210, which portion is located between the first source / drain region 106a and the second source / drain region 106b, in other words, the exposed upper surface of the channel layer 105, before the gate metallization passivated be, for example, with a silicon nitride layer (Si 3 N 4 - layer).
  • gate metals are evaporated
  • Suitable gate metals for GaAs-based and InGaAs / InP based FinFETs / MuGFETs may have a Ti / Pt / Au (20/10/350 nm) layer arrangement, i. a layer of titanium (Ti) having a thickness of about 20 nm, a layer of platinum (Pt) having a thickness of about 10 nm disposed on the Ti layer, and a layer of gold having a thickness disposed on the Pt layer of about 350 nm.
  • gate metals may be a Pt / Ti / Pt / Au (8/20/10/350 nm) layer arrangement, ie an 8 nm thick first Pt layer, a 20 nm thick Ti layer disposed on the first Pt layer, a 10 nm thick second Pt layer disposed on the Ti layer, and a 350 nm disposed on the second Pt layer thick Au layer.
  • Fig. IH also shows exemplary dimensions for the field effect transistor 100.
  • the distance L S d between the first source / drain region 106a and the second source / drain region 106b is shown, which distance may be about 2 ⁇ m to 3 ⁇ m while the length L g of the gate region 108 (gate length L g ) may be about 30 nm to 100 nm.
  • the distance L gs between a first edge 108a of the gate region 108 and the first source / drain region 106a and / or the distance L g between a second edge 108b of the gate region 108 and the second source / drain region 106b may be about 0.5 nm to 0.8 nm.
  • FIG. 1J and FIG. 2D show the layer arrangement 100 as FIG. 1J
  • a Passivation layer 110 is formed on channel layer 105 in a region between first source / drain region 106a and gate 108 and in another region between gate 108 and second source / drain region 106b.
  • the passivation layer 110 may be formed below
  • a growth method such as plasma-enhanced chemical vapor deposition (PECVD) or a sputtering method, such as a DC sputtering method or an RF sputtering method.
  • PECVD plasma-enhanced chemical vapor deposition
  • a sputtering method such as a DC sputtering method or an RF sputtering method.
  • the passivation layer 110 may comprise a silicon nitride (Si 3 N 4 ) layer with a thickness of, for example, 50 nm to 150 nm.
  • a compound semiconductor field effect transistor having a fin structure eg, a FinFET or a MuGFET fabricated according to one embodiment of the invention may be normally-on or normally-off, depending on the threshold voltage of the device (Field effect transistor), which threshold voltage optionally depends on the thickness of the fin structure 210, the fin height and the doping in the body of the fin 210th
  • FIG. 1J A two-dimensional cross-sectional view of an exemplary device structure of a compound semiconductor field effect transistor 100 is illustrated in FIG. 1J, in which a buffer layer 102 is formed on a substrate 101, a first layer 103 (barrier layer 103) is formed on the buffer layer 102, a second layer 104
  • Space layer 104 or spacer layer 104 is formed on the first layer 103, and a third layer 105
  • a cover layer is formed on portions of the third layer 105 (channel layer 105), thereby forming a first source / drain region 106a on a first portion of the third layer 105 and a second Source / drain region 106 b is formed on a second portion of the third layer 105.
  • a first source / drain contact 107a is formed on a portion of the first source / drain region 106a, and a second source / drain contact 107b is formed on a portion of the second source / drain region 106b.
  • a gate region 108 is formed on a portion of the upper surface of the third layer 105, between the first source / drain region 106a and the second source / drain region 106b.
  • a passivation layer 110 is formed between the gate region 108 and the source / drain regions 106a, 106b.
  • FIG. 3 Another embodiment of a compound semiconductor field effect transistor structure 300 is illustrated in FIG. 3, wherein a first layer 303 having a wide bandgap Al 0. 3Ga O- As As material is formed on the buffer layer 102.
  • the first layer 303 in turn serves as a barrier layer for suppressing carrier transport into the substrate 101.
  • a second layer 304 comprising a doped GaAs material is formed on the first layer 303 (barrier layer 303).
  • the second layer 304 corresponds to the channel layer 105 of the field effect transistor 100 shown in FIG. 1J.
  • the second layer 304 of the layer arrangement 300 shown in FIG. 3 serves as the channel layer 304 of the field effect transistor 300.
  • the dopant concentration of the channel layer 304 can therefore be similar the dopant concentration of the channel layer 105 of the field effect transistor 100.
  • the field effect transistor 300 has a third layer 305, which on the second layer 304
  • the third layer 305 comprises an Al 0 , 3 Ga 017 As material with a high energy bandgap
  • the doped GaAs channel layer 304 is sandwiched between two Al o . 3 Ga o , 7 As Wide Bandgap layers, ie, the first layer 303 and the third layer 305.
  • the thickness of Al 0 , 3 Gao. 7 As wide bandgap layers 303, 305 may each be about 10 nm to 20 nm, and the thickness of the channel layer 304 may also be about 10 nm to 20 nm.
  • the thickness of the capping layer (represented by the first source / drain region 306a and the second source / drain region 306b) may be about 20 nm to 40 nm.
  • the cap layer i. the one from the
  • the process sequence for fabricating the field effect transistor 300 is the same as that described for the field effect transistor 100 with reference to FIGS. 1A to 2D.
  • FIG. 4 shows the cross section of the layer structure of a high-mobility FinFET / MugFET device 400 according to another exemplary embodiment of the invention.
  • the layered structure of this embodiment starts with a semi-insulating substrate 401 comprising indium phosphide (InP).
  • a buffer layer 402 is formed, which has undoped InP material.
  • the buffer layer 402 may have a thickness of approximately 500 nm.
  • the buffer layer 402 may further improve the quality of grown material as compared to, for example, directly growing the channel layer on the substrate 401.
  • a first layer 403 also referred to as a barrier layer 403 having an undoped wide-bandgap Al o .
  • a layer thickness of about 100 nm to 500 nm may be sufficient to minimize the growth time of the barrier layer 403 while still providing an effective barrier.
  • a second layer 404 is grown, which second layer 404 comprises an undoped InP material.
  • the second layer 404 may have a thickness of about 50 nm to 100 nm and is also referred to as a spacer layer 404 or spacer layer 404.
  • a third layer 405 containing a highly-doped (for example n + -doped with a Dotierstoffk ⁇ nzentration of about 0.5xl0 18 cm “3 to 5.OxIO 18 cm” 3) 0 .53Ga 0th 4 7AS material having a thickness of approximately from about 10 nm to 30 nm formed on the second layer 404 (grown).
  • the third layer 405 serves as a channel layer 405 of the field effect transistor 400.
  • the compound semiconductor field effect transistor 400 with the fin structure 210 is completed by a final 10 nm to 20 nm n-doped (doping concentration of about Ixio 18 cm “3 to 5xlO 18 cm” 3) In o .53Ga o .47As covering layer, in FIG. 4 through a first source / drain region 406a and a second source / drain region 406b. Since the In o , 53 Gao. 47 As cover layer has a low band gap, this layer may optionally remain undoped and in this case Nevertheless, the formation of ohmic contacts with good quality and at the same time have a high breakdown voltage (breakdown voltage).
  • the complete layer sequence shown in FIG. 4 is lattice-matched to the InP substrate 401, thus eliminating potential layer growth problems.
  • the InGaAs channel layer 405 may be replaced by a doped InP channel layer.
  • the field effect transistor 400 can be tailored to both high speed applications (high speed applications) and high power applications (high power applications).
  • the process sequence is the same as described above.
  • the resulting field effect transistor structure 500 is shown in FIG.
  • the Ino.53 Ga 0 , 4 7 As channel layer 504 (which in this embodiment is equivalent to the second layer 504) is formed on the first layer 403 (barrier layer 403) , and wherein the Schottky contact layer 505 (which is equivalent to the third layer 505) on the
  • Channel layer 504 is formed.
  • the entire structure 500 remains lattice-matched to the InP substrate 401.
  • An advantage of the arrangement shown in Figure 5 can be seen in that reduced gate leakage (due to the high bandgap) and better high-speed performance can be achieved since the confinement of the Electrons may be very effective due to the discontinuity of the conduction band, as is well known in the art.
  • the maximum thickness of the channel layer 504 is limited due to strains generated (induced) in the channel layer 504 because the channel layer 504 is no longer lattice-matched to the InP substrate 401.

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Abstract

Die Erfindung stellt ein Verfahren bereit zum Herstellen eines Verbindungshalbleiter- Feldeffekttransistors mit einer Fin-Struktur, welches aufweist: Bilden einer ersten Schicht auf oder über einem Substrat, wobei die erste Schicht ein erstes Verbindungshalbleiter-Material aufweist; Bilden einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht ein zweites Verbindungshalbleiter-Material aufweist; Bilden einer dritten Schicht auf der zweiten Schicht, wobei die dritte Schicht ein drittes Verbindungshalbleiter-Material aufweist; Bilden einer Bedeckungsschicht auf zumindest einem Teilbereich der dritten Schicht, wobei die Bedeckungsschicht ein viertes Verbindungshalbleiter-Material aufweist; Bilden einer Fin-Struktur durch Strukturieren der zweiten Schicht, der dritten Schicht und der Bedeckungsschicht; Bilden eines ersten Source/Drain-Bereiches aus einem ersten Teilbereich der Bedeckungsschicht und Bilden eines zweiten Source/Drain- Bereiches aus einem zweiten Teilbereich der Bedeckungsschicht; und Bilden eines Gate-Bereiches auf zumindest einem Teilbereich mindestens einer Seitenwand der Fin-Struktur und/oder auf einem Teilbereich einer oberen Oberfläche der dritten Schicht.

Description

Beschreibung
Verfahren zum Herstellen eines Verbindungshalbleiter- Feldeffekttransistors mit einer Pin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin- Struktur
Die Erfindung betrifft ein Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin- Struktur und einen Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur .
Metall-Halbleiter-Feldeffekttransistor (Metal Semiconductor Field Effect Transistor, MESFET) Einrichtungen bzw. Devices basierend auf Gallium-Arsenid (GaAs) , d.h. einem
Verbindungshalbleiter aus dem chemischen Element Gallium (Ga) der dritten Hauptgruppe des Periodensystems und dem chemischen Element Arsen (As) der fünften Hauptgruppe des Periodensystems, sind wohlbekannte Einrichtungen (Devices) mit drei elektrischen Anschlüssen (three-terminal devices) , welche Einrichtungen in vielfältigen Analog-Anwendungen und Digital-Anwendungen bei Mikrowellen-Frequenzen verwendet werden. Verglichen mit herkömmlicher Silizium-Technologie (Si-Technologie) weisen GaAs-Materialsysteme bessere Transport-Eigenschaften auf (z.B. eine fünfmal höhere
Elektronen-Beweglichkeit (Elektronen-Mobilität) und höhere Niederfeld-Elektronen-Geschwindigkeit (low field electron velocity) ) und besitzen daher ein besseres Rauschverhalten (noise Performance) bei Mikrowellen-Frequenzen und Millimeter-Wellen-Frequenzen.
Im Gegensatz zu einem Si-Substrat ist ein GaAs-Substrat halbisolierend (semi-insulating) und ermöglicht infolgedessen eine größere Device-Funktionalität durch epitaktisches Wachstum unterschiedlicher Schichten auf demselben Substrat. Ein GaAs-Substrat ist daher gut geeignet für eine Integration in optoelektronischen Einrichtungen. Da GaAs eine größere Bandlücke aufweist als Silizium, können GaAs-basierte integrierte Schaltkreise (Integrated Circuits, ICs) bei höheren Temperaturen verwendet werden und damit bei höheren Stromstärken (power levels) .
Bisher ist es bei vielen digitalen IC-Designs ein Hauptziel gewesen, den Stromverbrauch zu reduzieren ohne gleichzeitig das Geschwindigkeits-Verhalten (speed Performance) zu opfern. Ähnlich wie Silizium-basierte Devices sind auch
GaAs-basierte Devices aggressiv bis in den Sub-Mikrometer- Bereich verkleinert bzw. herunterskaliert worden (z.B. 2 μm bis 0.1 μm) . Im Sub-100-nm-Bereich wird das Device- Verhalten, anders ausgedrückt die Leistungsfähigkeit eines Devices, oftmals begrenzt durch die sogenannten
Kurzkanaleffekte, wodurch ein weiteres Skalieren schwierig, wenn nicht gar unmöglich wird. Diese Effekte äußern sich gewöhnlich in Form einer Verringerung der Steilheit (Transkonduktanz) , eines Anstiegs des Ausgangs-Leitwerts (Ausgangs-Konduktanz) und einer Verschiebung der
Schwellenspannung, wenn die Gate-Länge verringert wird.
Eine andere Manifestation der Kurzkanaleffekte besteht in einem Anstieg des Unter-Schwellen-Stroms (sub-threshold current) . Insbesondere für Anwendungen mit niedriger
Leistung, anders ausgedrückt Low-Power-Anwendungen, oder für Hochgeschwindigkeits-Anwendungen, anders ausgedrückt High- Speed-Anwendungen, bei denen die Devices nahe des Abschnür- Bereiches (pinch-off region) arbeiten, ist eine genaue Kontrolle des Sub-Schwellen-Drain-Stromes und der Schwellenspannung erforderlich.
Um zukünftige technologische Herausforderungen zu überwinden werden daher neue Device-Architekturen und/oder neue Materialkombinationen benötigt, welche ein besseres Low- Power-Verhalten und ein besseres High-Speed-Verhalten aufweisen. In diesem Zusammenhang sind Feldeffekttransistor-Devices mit einer Fin-Struktur (Fin Field Effect Transistor, FinFET) vorgeschlagen worden.
Ein FinFET ist eine Struktur mit zwei Gates (sogenannte doubled-gated Struktur) , welche einen Kanal-Bereich bzw. Kanal enthält, welcher in einer senkrechten (vertikalen) Finne gebildet ist . Die Verwendung von zwei seitlichen Gates bzw. Seiten-Gates in FinFETs ist vorteilhaft, um die Kurzkanaleffekte zu unterdrücken. Ein FinFET ist, im Hinblick auf sein Layout und seine Herstellung, vergleichbar mit existierenden planaren MOSFETs (Metal Oxide Semiconductor Field Effect Transistor) . Er ermöglicht ebenfalls eine Auswahl bzw. Bandbreite an Kanal-Längen, CMOS- (Complementary Metal Oxide Semiconductor) - Kompatibilität und eine hohe Packungsdichte.
Bisher ist von verschiedenen, auf Silizium (Si) Materialsystemen und auf Silizium-Silizium/Germanium
(Si/SiGe) Materialsystemen basierenden FinFET-Architekturen berichtet worden, welche die Leistung bzw. das Verhalten der Devices, was die Kontrolle der Kurzkanaleffekte und die Strom-Treiber-Fähigkeit betrifft, verbessern (siehe z.B. [1], [2], [3], [4]) .
Bis jetzt sind nur planare (d.h., alle drei Device- Elektroden befinden sich auf ein und der selben GaAs- Oberfläche) oder quasi-planare (i.e., Recess-Gate- Strukturen) GaAs-basierte MESFETs offenbart worden, siehe z.B. [5], [6], [7] , [8] . Die vorangehenden Dokumente konzentrierten sich hauptsächlich auf das Verbessern des Burn-Outs und/oder der Durchbruchsspannungs-Charakterisitik ( [5] , [6] ) , eine vergrößerte Schottky-Barrieren-Höhe ( [7] ) und ein verbessertes Verstärkungs-Verhalten (gain
Performance) durch die Verwendung einer Dual-Gate-Struktur, d.h. zwei Gate-Elektroden, welche sich nahe beieinander und zwischen den Source-Drain-Kontakten befinden ( [8] ) . Es sind jedoch keine FinFET-Strukturen oder MuGFET- Strukturen in der Technik bekannt für GaAs-Materialsysteme, oder allgemeiner für Verbindungshalbleiter-Materialsysteme.
In [9] bis [11] sind Feldeffekttransistor-Einrichtungen offenbart mit einer Mehrzahl von übereinander ausgebildeten Schichten, welche Schichten jeweils ein III-V- Halbleitermaterial aufweisen.
Der Erfindung liegt das Problem zugrunde, ein Design bereitzustellen für einen Doppel-Gate- bzw. Multi-Gate- Verbindungshalbleiter-Feldeffekttransistor mit einer Fin- Struktur.
Das Problem wird gelöst durch ein Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und durch einen Verbindungshalbleiter- Feldeffekttransistor mit einer Fin-Struktur gemäß den unabhängigen Patentansprüchen.
Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen. Die weiteren Ausgestaltungen der Erfindung, welche im Zusammenhang mit dem Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur beschrieben sind, gelten sinngemäß auch für den Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur.
Die Erfindung stellt ein Verfahren bereit zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur, welches aufweist: Bilden einer ersten Schicht auf oder über einem Substrat, wobei die erste Schicht ein erstes Verbindungshalbleiter-Material aufweist; Bilden einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht ein zweites Verbindungshalbleiter-Material aufweist; Bilden einer dritten Schicht auf der zweiten Schicht, wobei die dritte Schicht ein drittes Verbindungshalbleiter-Material aufweist; Bilden einer Bedeckungsschicht auf zumindest einem Teilbereich der dritten Schicht, wobei die Bedeckungsschicht ein viertes Verbindungshalbleiter-Material aufweist; Bilden einer Fin-Struktur durch Strukturieren der zweiten Schicht, der dritten Schicht und der Bedeckungsschicht; Bilden eines ersten Source/Drain-Bereiches aus einem ersten Teilbereich der Bedeckungsschicht und Bilden eines zweiten Source/Drain- Bereiches aus einem zweiten Teilbereich der Bedeckungsschicht; und Bilden eines Gate-Bereiches auf zumindest einem Teilbereich mindestens einer Seitenwand der Fin-Struktur und/oder auf einem Teilbereich einer oberen Oberfläche der dritten Schicht.
Die Erfindung stellt weiterhin einen Verbindungshalbleiter- Feldeffekttransistor mit einer Fin-Struktur bereit, welcher aufweist: eine erste Schicht, welche auf oder über einem Substrat gebildet ist, wobei die erste Schicht ein erstes
Verbindungshalbleiter-Material aufweist; eine zweite Schicht, welche auf der ersten Schicht gebildet ist, wobei die zweite Schicht ein zweites Verbindungshalbleiter-Material aufweist; eine dritte Schicht, welche auf der zweiten Schicht gebildet ist, wobei die dritte Schicht ein drittes
Verbindungshalbleiter-Material aufweist; eine
Bedeckungsschicht, welche auf zumindest einem Teilbereich der dritten Schicht gebildet ist, wobei die Bedeckungsschicht ein viertes Verbindungshalbleiter-Material aufweist, und wobei die zweite Schicht, die dritte Schicht und die
Bedeckungsschicht so strukturiert sind, dass eine Fin- Struktur gebildet ist; einen ersten Source/Drain-Bereich, welcher aus einem ersten Teilbereich der Bedeckungsschicht gebildet ist, und einen zweiten Source/Drain-Bereich, welcher aus einem zweiten Teilbereich der BedeckungsSchicht gebildet ist; und einen Gate-Bereich, welcher auf zumindest einem Teilbereich mindestens einer Seitenwand der Fin-Struktur und/oder auf einem Teilbereich einer oberen Oberfläche der dritten Schicht gebildet ist.
Ein Aspekt der Erfindung kann darin gesehen werden, dass ein Feldeffekttransistor mit einer Fin-Struktur, zum Beispiel ein Fin-Feldeffekttransistor (FinFET) oder ein Multi-Gate- Feldeffekttransistor (MuGFET) , basierend auf Verbindungshalbleiter-Materialien wie beispielsweise III-V- Verbindungshalbleiter-Materialien realisiert ist.
Im Folgenden werden die Ausdrücke "Fin-Struktur" und "Finne" abwechselnd und synonym verwendet . Unter einem Fin- Feldeffekttransistor (FinFET) wird ein Feldeffekttransistor mit einer Fin-Struktur bzw. einer Finne verstanden. Unter einem Multi-Gate-Feldeffekttransistor (MuGFET) wird ein Fin- Feldeffekttransistor (FinFET) verstanden, bei dem der Kanal - durch eine Gate-Struktur von mehr als zwei Seiten aus angesteuert wird. Ein MuGFET, bei dem der Kanal von drei Seiten aus angesteuert wird, wird auch als Triple-Gate- Feldeffekttransistor oder als Tri-Gate-Feldeffekttransistor bezeichnet.
Ein anderer Aspekt der Erfindung kann darin gesehen werden, dass ein Design für einen FinFET mit zwei Gates (douple- gated FinFET) und einen Tri-Gate-FET bzw. einen Multi-Gate- FET basierend auf Verbindungshalbleiter-Materialien bereitgestellt wird. Durch die Erfindung wird insbesondere ein Verfahren bereitgestellt zum Herstellen eines FinFETs oder eines Multi-Gate-FETs basierend auf Hoch-Mobilitäts- Materialsystemen (High-mobility-Materialsysteme) , welche sehr gute (Ladungsträger-) Transport-Eigenschaften aufweisen und daher vorteilhaft verwendet werden können für Anwendungen im Mikrowellen-Frequenzbereich und im Millimeter-Wellen-Frequenzbereich.
Zum Beispiel wird ein auf GaAs-Material basierender FinFET bzw. MuGFET bereitgestellt. Ähnlich wie bei einem planaren MESFET kann ein GaAs-MuGFET als eine Einrichtung bzw. ein Device mit drei (elektrischen) Anschlüssen (three-terminal device) angesehen werden, welche Einrichtung einen ersten Anschluss, den Source-Anschluss bzw. Source, einen zweiten Anschluss, den Drain-Anschluss bzw. Drain, und einen dritten Anschluss, den Gate-Anschluss bzw. Gate, aufweist. Die Majoritäts-Ladungsträger (in diesem Fall Elektronen) können vom Source-Bereich zum Drain-Bereich fließen und können dabei entlang eines Kanals den gate-gesteuerten Bereich (gated region) durchlaufen bzw. passieren. Der Strom durch den Kanal kann durch den dritten Anschluss, d.h. den Gate- Anschluss, gesteuert werden.
Durch die Länge des Gates kann gewöhnlich das Geschwindigkeits-Verhalten des Devices (d.h. des
Transistors) beeinflusst bzw. festgelegt werden, und folglich, wie schnell z.B. ein Schaltkreis arbeiten kann.
Ein anderer Aspekt der Erfindung kann darin gesehen werden, dass bei dem Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur mehr als ein Gate verwendet werden kann zum effektiveren Steuern der Kanal-Elektronen und infolgedessen zum Unterdrücken der oben diskutierten Kurzkanaleffekte. Der Kanal für einen GaAs-basierten FinFET bzw. MuGFET kann als eine dünne rechteckige Insel (Steg) aus GaAs-Material mit vorgegebener Höhe ausgebildet sein, welche Insel bzw. welcher Steg gewöhnlich als "Finne" bezeichnet wird. Das Gate kann die Finne einhüllen, derart, dass der Kanal von beiden Seiten des senkrechten (vertikalen) Teilbereichs der Fin-Struktur aus gesteuert wird, wodurch eine Gate-Steuerung bzw. Gate-Kontrolle bereitgestellt wird, die besser ist als bei planaren MESFETs mit nur einem einzigen Gate (Single-Gate-MESFETs) .
Ein Aspekt der Erfindung kann darin gesehen werden, dass die Erfindung ein Layout und ein Verfahren zur Herstellung von auf Verbindungshalbleiter-Materialien basierenden Fin- Feldeffekttransistoren (FinFETs) , welche zwei seitliche Gates aufweisen, und Multi-Gate-Feldeffekttransistoren (MuGFETs) bzw. Tri-Gate-Feldeffekttranistoren mit drei Gates (zwei seitliche Gates und ein drittes Gate auf der oberen Oberfläche der Finne) bereitstellt.
Beide Arten von Devices, i.e. FinFETs und MuGFETs, können im selben Prozessablauf hergestellt werden, z.B. unter Verwendung derselben Maske und ohne zusätzliche Prozess- Schritte. Die gesamte effektive Breite des Devices beträgt zweimal die Fin-Höhe (2xHfin) .
Ein Vorteil der Erfindung kann darin gesehen werden, dass das Layout und das Verfahren zur Herstellung ähnlich sind zu denjenigen von bereits existierenden planaren GaAs-MESFETs. Zum Beispiel können die Devices mit Hilfe einer Kombination aus konventioneller optischer Lithographie und Elektronen- Lithographie-Techniken verarbeitet (prozessiert) werden.
Gemäß einer Ausgestaltung der Erfindung weist das für den Verbindungshalbleiter-Feldeffekttransistor mit einer Fin- Struktur verwendete Substrat ein halb-isolierendes Material, anders ausgedrückt ein semi-isolierendes Material, auf.
Gemäß einer anderen Ausgestaltung der Erfindung weist das Substrat ein III-V-Verbindungsmaterial auf.
Im Falle eines ein III-V-Verbindungsmaterial aufweisenden Substrats kann das Substrat ein Gallium-Arsenid-Material (GaAs-Material) aufweisen, z.B. eine Schicht aus einem halbisolierenden bzw. semi-isolierenden GaAs-Material.
Gemäß einer anderen Ausgestaltung der Erfindung weist das Substrat ein Indium-Phosphid-Material (InP-Material) auf.
In einer anderen Ausgestaltung der Erfindung wird vor dem Bilden der ersten Schicht eine Pufferschicht auf dem Substrat gebildet, und die erste Schicht wird auf der Pufferschicht gebildet.
Die Pufferschicht kann gebildet werden unter Verwendung eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl- Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen Gasphasen-Abscheide- Verfahrens (Metal Organic Chemical Vapor Deposition, MOCVD) .
Die Pufferschicht kann ein fünftes Verbindungshalbleiter- Material aufweisen.
Die Pufferschicht kann die Qualität einer nachfolgend gebildeten Materialschicht, z.B. die Qualität der ersten Schicht, verbessern, verglichen mit einem Bilden der
Materialschicht (z.B. der ersten Schicht) direkt auf dem Substrat .
Gemäß einer anderen Ausgestaltung der Erfindung weist mindestens eine der folgenden Schichten ein III-V-
Verbindungshalbleiter-Material auf: die erste Schicht, die zweite Schicht, die dritte Schicht, die Bedeckungsschicht, die Pufferschicht.
Gemäß einer anderen Ausgestaltung der Erfindung weist mindestens eine der folgenden Schichten ein GaAs-Material auf: die zweite Schicht, die dritte Schicht, die Bedeckungsschicht, die Pufferschicht.
Beispielsweise kann die Pufferschicht ein nicht-dotiertes bzw. undotiertes GaAs-Material aufweisen, z.B. im Falle eines GaAs-Substrats. Alternativ kann die Pufferschicht ein nichtdotiertes (undotiertes) inP-Material aufweisen, z.B. im Falle eines InP-Substrats .
In einer anderen Ausgestaltung der Erfindung weist die Pufferschicht eine Dicke von ungefähr 500 nm + 100 nm auf. Gemäß einer anderen Ausgestaltung der Erfindung wird mindestens eine der folgenden Schichten gebildet unter Verwendung eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl-Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganisehen chemischen Gasphasen-Abscheide-Verfahrens (Metal Organic Chemical Vapor Deposition, MOCVD): die erste Schicht, die zweite Schicht, die dritte Schicht, die Bedeckungsschicht, die Pufferschicht.
Gemäß einer anderen Ausgestaltung der Erfindung weist die erste Schicht ein Halbleiter-Material mit einer großen Bandlücke (Wide-Bandgap-Halbleiter-Material) auf, mit anderen Worten ein Halbleiter-Material mit einer hohen Energie- Bandlücke, z.B. mit einer Energie-Bandlücke zwischen ungefähr 1,5 eV und 2,2 eV.
Anschaulich wird durch die erste Schicht, welche ein Wide- Bandgap-Material, d.h. ein Material mit einer hohen Ξnergiebandlücke , aufweist, der Ladungsträger-Transport, mit anderen Worten die Bewegung der Ladungsträger, in das Substrat effektiv unterdrückt, indem eine Potentialbarriere geschaffen ist. Die erste Schicht wird daher auch als Barrierenschicht oder als Trennschicht bezeichnet.
Die Dicke der ersten Schicht (bzw. der Barrierenschicht) kann so gewählt werden, dass die für das Bilden der Barrierenschicht (z.B. durch ein Wachstums-Verfahren) benötigte Zeit minimiert wird, während dennoch gleichzeitig eine effektive Barriere für den Ladungsträger-Transport gewährleistet ist.
Gemäß einer Ausgestaltung der Erfindung weist die erste Schicht ein AlAs-Material auf, z.B. ein nicht-dotiertes (undotiertes) AlAs-Material. In diesem Fall kann die Dicke der ersten Schicht ungefähr 20 nm bis 60 nm betragen. Die erste Schicht kann jedoch auch andere Abmessungen aufweisen. Ein undotiertes AlAs-Material kann eine Energie-Bandlücke von ungefähr 2,16 eV aufweisen.
In einer anderen Ausgestaltung der Erfindung weist die erste Schicht ein Al0.3Ga0-7As-Material auf, z.B. ein nicht-dotiertes (undotiertes) Al0.3Ga0.7As-Material, und die Dicke der ersten Schicht kann in diesem Fall ungefähr 10 nm bis 20 nm betragen. Die erste Schicht kann jedoch auch andere Abmessungen aufweisen. Ein undotiertes Alo.3Gao.7As-Material kann eine Energie-Bandlücke von ungefähr 1,785 eV aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung weist die erste Schicht ein Alo.4sIno.52As-Material auf, z.B. ein nichtdotiertes (undotiertes) Alo,48lno,52As-Material, und die Dicke der ersten Schicht kann in diesem Fall ungefähr 100 nm bis 500 nm betragen. Die erste Schicht kann jedoch auch andere Abmessungen aufweisen. Ein undotiertes Al0.48lnQ.52As-Material kann eine Energie-Bandlücke von ungefähr 1,5 eV aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung wird die zweite Schicht als eine Abstandshalter-Schicht , anders ausgedrückt als eine Spacer-Schicht, ausgebildet, und die dritte Schicht, welche auf der zweiten Schicht, i.e. der Abstandshalter-Schicht (Spacer-Schicht) gebildet wird, wird als eine Kanalschicht bzw. als ein Kanal des Feldeffekttransistors ausgebildet .
Die Abstandshalter-Schicht bzw. Spacer-Schicht kann ein nicht-dotiertes (undotiertes) GaAs-Material oder ein undotiertes InP-Material aufweisen, und die Abstandshalter- Schicht kann eine Dicke von ungefähr 50 nm bis 100 nm aufweisen. Die Abstandshalter-Schicht kann jedoch auch andere Abmessungen aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung wird die zweite Schicht als eine Kanalschicht bzw. als ein Kanal des Feldeffekttransistors ausgebildet, und die dritte Schicht, welche auf der zweiten Schicht, i.e. auf der Kanalschicht, gebildet wird, weist ein Wide-Bandgap-Material, d.h. ein Material mit einer hohen Energie-Bandlücke, auf.
In dem Fall, dass die dritte Schicht ein Wide-Bandgap- Material, d.h. ein Material mit einer großen Energie- Bandlücke, aufweist, kann die dritte Schicht beispielsweise ein Al0,3Ga0.7As-Material mit einer Dicke von ungefähr 10 ran bis 20 nm aufweisen, oder ein Al0.43In0.52As-Material mit einer Dicke von ungefähr 10 nm bis 30 nm.
Gemäß einer anderen Ausgestaltung der Erfindung weist die Kanalschicht ein GaAs-Material auf, und das GaAs-Material der Kanalschicht ist dotiert mit einem n-Typ-Dotierstoff wie z.B. Silizium (Si) .
Gemäß einer anderen Ausgestaltung der Erfindung weist die Kanalschicht ein In0.53Ga0.47As-Material auf, und das In0.53Ga0.47As-Material der Kanalschicht ist dotiert mit einem n-Typ-Dotierstoff wie z.B. Silizium (Si).
Gemäß einer anderen Ausgestaltung der Erfindung weist die n- dotierte Kanalschicht, z.B. die n-dotierte GaAs-Kanalschicht oder die n-dotierte In0,53Gao.47As-Kanalschicht eine hohe Dotierstoff-Konzentration auf (n+-Dotierung) .
Zum Beispiel kann die n-dotierte (oder n+-dotierte) Kanalschicht eine Dotierstoff-Konzentration von ungefähr 0.5xl018 cm"3 bis 5.0xl0ia cm"3 aufweisen.
Eine auf einer GaAs-Abstandshalter-Schicht (GaAs-Spacer- Schicht) gebildete GaAs-Kanalschicht kann eine Dicke von ungefähr 20 nm bis 50 nm aufweisen, und eine auf einer InP- Abstandshalter-Schicht (InP-Spacer-Schicht) gebildete Ino.53Ga0.47As-Kanalschicht kann eine Dicke von ungefähr 10 nm bis 30 nm aufweisen. In alternativen Ausgestaltungen kann jedoch die Kanalschicht andere Abmessungen aufweisen. Gemäß einer anderen Ausgestaltung der Erfindung weist die Bedeckungsschicht (auch als "cap layer" bezeichnet) ein GaAs- Material auf, und das GaAs-Material der Bedeckungsschicht ist dotiert mit einem n-Typ-Dotierstoff wie z.B. Silizium (Si) .
In einer anderen Ausgestaltung der Erfindung weist die GaAs- Bedeckungsschicht eine Dicke von ungefähr 20 nm bis 50 nm auf. Die GaAs-Bedeckungsschicht kann jedoch auch andere Abmessungen aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung weist die Bedeckungsschicht ein
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auf, und das In0.53Ga0.47AS-Material der Bedeckungsschicht ist dotiert mit einem n-Typ-Dotierstoff wie z.B. Silizium (Si) .
In einer anderen Ausgestaltung der Erfindung weist die Ino.53Gao.47As-Bedeckungsschicht eine Dicke von ungefähr 10 nm bis 20 nm auf. Die Ino.53Gao.47As-Bedeckungsschicht kann jedoch auch andere Abmessungen aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung weist die n- dotierte Bedeckungsschicht eine Dotierstoff-Konzentration von ungefähr IxIO18 cm"3 bis 5xlO18 cm'3 auf.
Gemäß einer anderen Ausgestaltung der Erfindung weist die Fin-Struktur (Finne) eine Breite von ungefähr 25 nm bis 50 nm auf. Die Breite der Fin-Struktur kann jedoch auch andere Abmessungen aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung wird der Gate-Bereich unter Verwendung eines Elektronenstrahl- Lithographie-Verfahrens (Electron Beam Lithography, EBL) gebildet . In einer anderen Ausgestaltung der Erfindung weist das Bilden des Gate-Bereiches das Bilden einer Gate-Eintiefung (sogenannter Gate-Recess) auf.
Die Gate-Eintiefung bzw. der Gate-Recess kann gebildet werden unter Verwendung eines Nassätz-Verfahrens oder eines Trockenätz-Verfahrens .
Gemäß einer anderen Ausgestaltung der Erfindung weist das Bilden des Gate-Bereiches weiterhin auf das Bilden einer isolierenden Schicht auf dem mindestens einen Teilbereich der mindestens einen Seitenwand der Fin-Struktur und/oder auf dem Teilbereich der oberen Oberfläche der dritten Schicht (z.B. der Kanalschicht) , sowie das Bilden einer elektrisch leitfähigen Schicht auf der isolierenden Schicht.
Die elektrisch leitfähige Schicht kann unter Verwendung eines Elektronenstrahl-Verdampfungs-Verfahrens (Electron Beam Evaporation) gebildet werden.
In alternativen Ausgestaltungen der Erfindung kann die Kanalschicht ein InGaAs-Material oder ein InP-Material aufweisen.
Gemäß einer alternativen Ausgestaltung der Erfindung beträgt der Abstand zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich entlang der Fin-Struktur ungefähr 2 μm bis 3 μm. Der Abstand kann jedoch auch andere Abmessungen aufweisen.
In einer anderen Ausgestaltung der Erfindung beträgt die Länge des Gate-Bereiches ungefähr 30 nm bis 100 nm. Die Länge des Gate-Bereiches kann jedoch auch andere Abmessungen aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung beträgt der Abstand zwischen dem Gate-Bereich und dem ersten Source/Drain-Bereich ungefähr 0.5 μm bis 0.8 μm, und der Abstand zwischen dem Gate-Bereich und dem zweiten Source/Drain-Bereich kann ebenfalls ungefähr 0.5 μm bis 0.8 μm betragen. Die oben genannten Abstände können jedoch auch andere Abmessungen aufweisen.
Die elektrisch leitfähige Schicht des Gate-Bereiches kann Titan (Ti) und/oder Platin (Pt) und/oder Gold (Au) aufweisen. Die elektrisch leitfähige Schicht kann jedoch auch andere geeignete, elektrisch leitende Materialien aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung werden der erste Source/Drain-Bereich und/oder der zweite Source/Drain- Bereich gebildet unter Verwendung eines Lithographie- Verfahrens wie zum Beispiel eines optischen Lithographie- Verfahrens .
Gemäß einer anderen Ausgestaltung der Erfindung wird ein erster Source/Drain-Kontakt auf dem ersten Teilbereich der Bedeckungsschicht gebildet zum elektrischen Kontaktieren des ersten Source/Drain-Bereiches, und ein zweiter Source/Drain- Kontakt wird auf dem zweiten Teilbereich der Bedeckungsschicht gebildet zum elektrischen Kontaktieren des zweiten Source/Drain-Bereiches.
In einer anderen Ausgestaltung der Erfindung weisen der erste Source/Drain-Kontakt, welcher den ersten Source/Drain-Bereich elektrisch kontaktiert, und der zweite Source/Drain-Kontakt, welcher den zweiten Source/Drain-Bereich elektrisch kontaktiert, Nickel (Ni) und/oder Germanium (Ge) und/oder Gold (Au) auf.
Anders ausgedrückt kann Nickel (Ni) , Germanium (Ge) oder Gold
(Au) verwendet werden für einen Source/Drain-Metallisierungs- Schritt während des Bildens des ersten Source/Drain-Kontaktes auf der Bedeckungsschicht, genauer auf dem ersten Teilbereich der Bedeckungsschicht, welcher den ersten Source/Drain- Bereich bildet, und/oder während des Bildens des zweiten Source/Drain-Kontaktes auf der Bedeckungsschicht, genauer auf dem zweiten Teilbereich der Bedeckungsschicht, welcher den zweiten Source/Drain-Bereich bildet. Der erste Source/Drain- Kontakt und/oder oder zweite Source/Drain-Kontakt können jedoch auch andere geeignete, elektrisch leitende Materialien aufweisen.
Der erste Source/Drain-Kontakt und/oder der zweite Source/Drain-Kontakt können auf einer oberen Oberfläche der Bedeckungsschicht gebildet werden, genauer auf einer oberen Oberfläche des ersten Source/Drain-Bereiches, welcher aus dem ersten Teilbereich der Bedeckungsschicht gebildet wird, und auf einer oberen Oberfläche des zweiten Source/Drain- Bereiches, welcher aus dem zweiten Teilbereich der Bedeckungsschicht gebildet wird.
Gemäß einer anderen Ausgestaltung der Erfindung wird nach dem Bilden des ersten Source/Drain-Kontaktes und/oder nach dem Bilden des zweiten Source/Drain-Kontaktes ein Anneal-Schritt bzw. ein thermischer Aufheiz-Schritt (z.B. ein schnelles thermisches Aufheizen, Rapid Thermal Anneal (RTA) ) durchgeführt. Zum Beispiel kann für GaAs-basierte FinFET/MuGFET-Devices ein Anneal-Schritt bei einer Temperatur von ungefähr 4000C bis 450°C durchgeführt werden, und für InGaAs/InP-basierte FinFETs/MuGFETs kann ein Anneal-Schritt bei einer Temperatur von ungefähr 3000C bis 35O0C durchgeführt werden.
In einer anderen Ausgestaltung der Erfindung wird die Fin- Struktur gebildet unter Verwendung eines Elektronstrahl- Lithographie-Verfahrens (Electron Beam Lithography, EBL) und/oder eines Trockenätz-Verfahrens . Mit anderen Worten kann das Strukturieren der zweiten Schicht, der dritten Schicht und der Bedeckungsschicht zum Bilden der Fin-Struktur realisiert werden unter Verwendung eines EBL-Verfahrens und/oder eines Trockenätz-Verfahrens, welche Verfahren z.B. eine ausreichende Genauigkeit gewährleisten zum Erzielen der gewünschten Fin-Struktur-Abmessungen.
Gemäß einer anderen Ausgestaltung der Erfindung wird eine Passivierungsschicht auf zumindest einem Teilbereich der Bedeckungsschicht und/oder auf zumindest einem Teilbereich der dritten Schicht zwischen dem Gate-Bereich und dem ersten Source/Drain-Bereich und/oder zwischen dem Gate-Bereich und dem zweiten Source/Drain-Bereich gebildet.
Die Passivierungsschicht kann gebildet werden unter Verwendung eines Wachstums-Verfahrens wie zum Beispiel eines plasmaunterstützten chemischen Gasphasen-Abscheideverfahrens (Plasma Enhanced Chemical Vapor Deposition, PECVD) oder eines Kathodenzerstäubungs-Verfahrens (Sputter-Verfahrens) wie zum Beispiel ein DC-Sputter-Verfahren oder ein RF-Sputter- Verfahren, wie in der Technik wohlbekannt ist.
Die Passivierungsschicht kann ein Silizium-Nitrid-Material (Si3N4-Material) aufweisen. Die Passivierungsschicht kann jedoch auch andere geeignete Materialien aufweisen.
Gemäß einer anderen Ausgestaltung der Erfindung kann die Passivierungsschicht eine Dicke von ungefähr 50 nm bis 150 nm aufweisen. Die Dicke der Passivierungsschicht kann jedoch auch andere Abmessungen aufweisen.
Anschaulich bedeckt die Passivierungsschicht den Gate-Source- Zwischenraum-Bereich und den Gate-Drain-Zwischenraum-Bereich und isoliert die Devices.
Beispielhafte Ausgestaltungen der Erfindung sind in den Figuren gezeigt und werden im Folgenden ausführlich beschrieben. In den Figuren sind ähnliche oder gleiche Elemente, soweit sinnvoll, mit ähnlichen oder identischen Bezugszeichen versehen. Die in den Figuren gezeigten Darstellungen sind schematisch und daher nicht maßstabsgetreu gezeigt .
In den Figuren zeigen
Figur IA bis Figur IJ und Figur 2A bis Figur 2D verschiedene Prozessschritte eines Verfahrens zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
Figur 3 bis Figur 5 Verbindungshalbleiter- Feldeffekttransistoren mit einer Fin-Struktur gemäß alternativen Ausführungsbeispielen der vorliegenden Erfindung.
Fig. IA bis Fig. IJ zeigen, als Querschnittsansicht, verschiedene Prozessschritte eines Verfahrens zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors (FET) mit einer Fin-Struktur (im Folgenden der Einfachheit halber auch als "Verbindungshalbleiter-Feldeffekttransistor" oder als "Feldeffekttransistor" bezeichnet) , zum Beispiel eines FinFETs oder eines MuGFETs, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Fig.2A bis Fig.2D zeigen Prozessschritte des Verfahrens als dreidimensionale perspektivische Ansichten.
Gemäß dem dargestellten Ausführungsbeispiel wird die Herstellung eines Verbindungshalbleiter-Feldeffekttransistors beschrieben, welcher auf GaAs-Technologie basiert.
Die verwendeten Materialkombinationen sind daher spezifisch für ein GaAs-Materialsystem. In alternativen Ausgestaltungen der Erfindung kann jedoch ein Verbindungshalbleiter- Feldeffekttransistor basierend auf anderen Verbindungshalbleiter-Materialsystemen, z.B. anderen III-V- Materialsystemen, erzielt werden durch Verwenden anderer geeigneter Materialkombinationen. Fig. IA zeigt eine Querschnittsansicht einer Schichtanordnung 100 bei einem ersten Prozessschritt des Verfahrens. Die Schichtanordnung 100 weist ein halb-isolierendes (semi- isolierendes) GaAs-Substrat 101 bzw. GaAs-Wafer 101 auf.
Fig. IB zeigt die Schichtanordnung 100 bei einem anderen Prozessschritt, bei dem eine Pufferschicht 102 auf dem Substrat 101 gebildet wird. Die Pufferschicht 102 weist ein undotiertes GaAs-Material auf und kann eine Dicke von ungefähr 500 nm ± 100 nm aufweisen. Die Pufferschicht 102 kann auf dem Substrat 101 gebildet werden unter Verwendung eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl-Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen
Gasphasen-Abscheideverfahrens (Metal Organic Chemical Vapor Deposition, MOCVD) . Die Puffersσhicht kann die Qualität des Materials, welches nach der Pufferschicht 102 gebildet wird (z.B. die erste Schicht 103, vgl. Fig. IC) verbessern verglichen mit einem direkten Wachstum des Materials auf dem Substrat .
In alternativen Ausgestaltungen der Erfindung kann die Pufferschicht 102 weggelassen werden.
Fig. IC zeigt die Schichtanordnung 100 bei einem anderen Prozessschritt, bei dem eine erste Schicht 103 auf der Pufferschicht 102 gebildet wird, zum Beispiel durch ein Wachstums-Verfahren wie zum Beispiel ein Molekularstrahl- Epitaxie-Wachstums-Verfahren (Molecular Beam Epitaxy, MBE) oder ein metallorganisches chemisches Gasphasen- Abscheideverfahren (Metal Organic Chemical Vapor Deposition, MOCVD) . Die erste Schicht 103 weist eine dünne Schicht auf aus einem undotierten Wide-Baήdgap-AlAs-Material (d.h. einem AlAs-Material mit einer großen Energie-Bandlücke) , um den Ladungsträger-Transport in das Substrat 101 hinein durch Schaffen einer Potential-Barriere effektiv zu unterdrücken. Die erste Schicht 103 wird deshalb auch als Barrierenschicht oder als Trennschicht bezeichnet. Die erste Schicht 103 (Barrierenschicht 103) kann eine Dicke von ungefähr 20 nm bis 60 nm aufweisen, was ausreichend ist, um die Wachstumszeit zu minimieren und dennoch eine effektive Barriere zu gewährleisten.
Fig. ID zeigt die Schichtanordnung 100 bei einem anderen Prozessschritt, bei dem eine zweite Schicht 104 auf der ersten Schicht 103 gebildet wird, zum Beispiel mit Hilfe eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl-Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen Gasphasen-Abscheideverfahrens (Metal Organic Chemical Vapor Deposition, MOCVD) . Die zweite Schicht 104, welche als eine Abstandshalter-Schicht (Spacer-Schicht) dient, weist ein undotiertes GaAs-Material auf, und die zweite Schicht 104 (Spacer-Schicht) kann eine Dicke von ungefähr 50 nm bis 100 nm aufweisen.
Fig. IE zeigt die Schichtanordnung 100 bei einem anderen Prozessschritt, bei dem eine dritte Schicht 105, welche ein GaAs-Material aufweist, auf der zweiten Schicht 104 gebildet wird, zum Beispiel mit Hilfe eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl-Epitaxie-Wachstums- Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen Gasphasen-Abscheideverfahrens (Metal Organic Chemical Vapor Deposition, MOCVD) . Das GaAs- Material der dritten Schicht 105 ist stark n-dotiert (n+- dotiert) mit einer Dotierstoffkonzentration von z.B. ungefähr 0.5xl018 cm'3 bis 5.OxIO18 cm"3. Als Dotierstoff kann z.B. Silizium (Si) verwendet werden. Die dritte Schicht 105 kann eine Dicke von ungefähr 20 nm bis 50 nm aufweisen.
Anschaulich dient die dritte Schicht 105 in einer fertigen Feldeffekttransistor-Einrichtung der vorliegenden Erfindung als eine Kanalschicht 105, in anderen Worten als ein elektrisch leitender Kanal 105, des Feldeffekttransistors.
Fig. IF zeigt die Schichtanordnung 100 bei einem anderen Prozessschritt, bei dem eine Bedeckungsschicht 106 (cap layer) , welche ein GaAs-Material aufweist, auf der dritten Schicht 105 gebildet wird, zum Beispiel mit Hilfe eines Wachstums-Verfahrens wie zum Beispiel eines Molekularstrahl- Epitaxie-Wachstums-Verfahrens (Molecular Beam Epitaxy, MBE) oder eines metallorganischen chemischen Gasphasen- Abscheideverfahrens (Metal Organic Chemical Vapor Deposition, MOCVD) . Das GaAs-Material der Bedeckungsschicht 106 ist n- dotiert mit einer Dotierstoffkonzentration von beispielsweise ungefähr IxIO18 cm"3 bis 5xlO18 cm"3. Als Dotierstoff kann zum Beispiel Silizium (Si) verwendet werden. Die
Bedeckungsschicht 106 kann eine Dicke von ungefähr 20 nm bis 50 nm aufweisen.
Anschaulich dient die Bedeckungsschicht 105, oder zumindest Teile der Bedeckungsschicht 106, zum Bilden von Source/Drain-
Bereichen 106a, 106b des Feldeffekttransistors, vgl. Fig. IH und Fig.2C.
In einem anderen Prozessschritt des Verfahrens wird unter Verwendung einer gewöhnlichen Fotolack-Maske (Standard photoresist mask) wie z.B. einer gewöhnlichen Positiv- Fotolack-Maske (Standard positive resist mask) , eines Lithographie-Schrittes (z.B. optische Kontakt-Lithographie) und eines Nassätz-Schrittes eine Mesa-Isolation geschaffen, wobei durch Strukturieren der Schichtanordnung 100 mit Hilfe von Nassätzen der Schichtanordnung 100 hinunter bis zur Pufferschicht 102, i.e. hinunter bis zur oberen Oberfläche der Pufferschicht 102, eine Mesa-Struktur 201 gebildet wird, wie in der Fig.2A veranschaulicht wird, welche eine perspektivische Ansicht der Schichtanordnung 100 nach der Mesa-Isolation zeigt. In alternativen Ausgestaltungen der Erfindung kann das Nassätzen der Schichtanordnung 100 an der oberen Oberfläche der ersten Schicht 103 (i.e. der Barrierenschicht 103) oder an der oberen Oberfläche des Substrats 101 gestoppt werden.
Der Nassätz-Schritt kann durchgeführt werden unter Verwendung einer Nassätz-Lösung von H2SO4IH2O2TH2O (4:1:35), und durch Ätzen für eine Zeitdauer von ungefähr 30 s bis 40 s.
In einer anderen Ausgestaltung der Erfindung, wie zum Beispiel bei Indium-Phosphid/Indium-Gallium-Arsenid (InP/InGaAs) basierten FinFETs bzw. MuGFETs, können andere Nassätz-Lösungen verwendet werden wie zum Beispiel H3PO4TH2O2IH2O (1:1:25) für ein Nassätzen mit einer Zeitdauer von ungefähr 30 s bis 40 s zur Mesa-Isolation.
In einem anderen Prozessschritt des Verfahrens wird eine Fin- Struktur 210 mit einem rechteckigen Querschnitt gebildet durch Strukturieren der zweiten Schicht 104 (Spacer-Schicht 104) , der dritten Schicht 105 (Kanalschicht 105) und der Bedeckungsschicht 106) , wie in der Fig.2B veranschaulicht ist, welche eine perspektivische Ansicht der Schichtanordnung 100 nach der Bildung der Fin-Struktur 210 zeigt.
Die Finne 210 kann gebildet werden unter Verwendung eines
Elektronenstrahl-Lithographie-Verfahrens (Electron Beam Lithography, EBL) und eines Trockenätz-Verfahrens. Im Rahmen dieses Prozessschrittes kann zunächst als eine Maske eine dünne Silizium-Nitrid-Schicht (Si3N4-Sσhicht) auf der Bedeckungsschicht 106 gebildet werden (z.B. durch
Abscheiden) , zum Beispiel mit einer Dicke von ungefähr 50 nm, und anschließend kann ein elektronenempfindliches Lackmaterial (electron beam resist) auf die Maske aufgebracht (z.B. aufgeschleudert) werden. Nachfolgend kann der Wafer mit einem Elektronenstrahl belichtet werden und anschließend entwickelt werden. Das Silizium-Nitrid-Material kann weggeätzt werden, so dass nur die Fin-Oberfläche als Maske verbleibt. Durch Trockenätzen kann die rechteckige Finne 210 erhalten werden. Die Breite der erhaltenen Finne 210 kann variieren von ungefähr 25 nm bis 50 nm.
Fig. IG zeigt eine Querschnittsansicht der Schichtanordnung 100 bei einem anderen Prozessschritt, wobei die Definition der ohmschen Source/Drain-Kontakte des Feldeffekttransistors veranschaulicht ist.
Ein erster Source/Drain-Kontakt 107a wird auf einem ersten Teilbereich der Bedeckungsschicht 106 gebildet, und ein zweiter Source/Drain-Kontakt 107b wird auf einem zweiten Teilbereich der BedeckungsSchicht 106 gebildet.
Die Definition der Source/Drain-Kontakte kann durch optische Lithographie und ein Lift-Off-Verfahren erreicht werden.
Der Abstand LSd zwischen dem ersten Source/Drain-Kontakt 107a und dem zweiten Source/Drain-Kontakt kann ungefähr 1 μm bis 3 μm betragen, vgl. Fig. IH.
Der erste Source/Drain-Kontakt 107a und der zweite Source/Drain-Kontakt 107b können jeweils eine
Schichtanordnung aufweisen, bestehend aus einer Nickel- Schicht (Ni-Schicht) mit einer Dicke von ungefähr 18 nm, einer auf der Ni-Schicht angeordneten Germanium-Schicht (GeSchicht) mit einer Dicke von ungefähr 50 nm, und einer auf der Ge-Schicht angeordneten Gold-Schicht (Au-Schicht) mit einer Dicke von ungefähr 150 nm.
Die Materialien (d.h. die Metalle) , welche für die Source/Drain-Kontakte 107a, 107b verwendet werden, sind beispielsweise gut geeignet für GaAs-basierte oder
InGaAs/lnP-basierte FinFET-Devices bzw. MuGFET-Devices. Die Metalle können zum Beispiel mit Hilfe eines Elektronenstrahl- Verdampfungs-Verfahrens (Electron Beam Evaporation) abgeschieden werden, wie in der Technik wohlbekannt ist.
Zusätzlich zur Source/Drain-Metallisierung kann ein schnelles thermisches Aufheizen (Rapid Thermal Anneal) erfolgen, z.B. bei 4000C bis 45O0C für GaAs-basierte FinFET/MuGFET-Devices oder bei 3000C bis 3500C für InGaAs/InP-basierte FinFETs/MuGFETs .
Bezugnehmend auf Fig. IH und Fig.2C wird nun ein anderer
Prozessschritt des Verfahrens beschrieben, bei dem ein Gate- Bereich (bzw. Gate) 108 gebildet wird durch eine Kombination aus einem Gate-Lithographie-Verfahren, einem Nassätz- Verfahren und/oder einem Trockenätz-Verfahren und einer Gate- Metallisierung.
Zuerst kann ein Gate-Lithographie-Schritt ausgeführt werden z.B. durch Abscheiden einer Schicht aus einem elektronenempfindlichen Lackmaterial auf der Bedeckungsschicht 106 und durch anschließendes Belichten mit einem Elektronenstrahl. Nach dem Entwickeln des elektronenempfindlichen Lacks und vor einem Gate- Metallisierungs-Verdampfungsschritt, kann die Bedeckungsschicht 106 nassgeätzt werden, so dass das Gate 108 direkt auf der dritten Schicht 105 (i.e. der GaAs- Kanalschicht 105) ausgebildet wird.
Anders ausgedrückt wird eine Gate-Eintiefung bzw. ein Gate- Recess gebildet z.B. durch Verwendung eines Elektronenstrahl- Lithographie (Electron Beam Lithography, EBL)
Prozessschrittes und eines Nassätz-Prozessschrittes und/oder eines Trockenätz-Prozessschrittes zum Freilegen der oberen Oberfläche der darunterliegenden Kanalschicht 105 oder, genauer, der oberen Oberfläche des Teilbereichs der Kanalschicht 105, welcher unter dem entfernten Teilbereich der Bedeckungsschicht 106 liegt. Nachdem der Gate-Recess gebildet ist, ist die Bedeckungsschicht 106 in dem Bereich des Feldeffekttransistors, welcher Bereich später zum Gate- Bereich des Feldeffekttransistors wird, entfernt. Die verbleibenden Teilbereiche der Bedeckungsschicht 106, d.h. ein erster Teilbereich 106a der Bedeckungsschicht 106 und ein zweiter Teilbereich 106b der Bedeckungsschicht 106 bilden entsprechend einen ersten Source/Drain-Bereich 106a und einen zweiten Source/Drain-Bereich 106b des Feldeffekttransistors.
Das Nassätzen der Bedeckungsschicht 106 kann erfolgen unter Verwendung einer Zitronensäure .-H2O2 :H2O (25:1:75) Ätzlösung bei Raumtemperatur. Da ein Nassätzmittel verwendet wird, kann die Bedeckungsschicht 106 isotrop (entlang der vertikalen und der horizontalen Richtung) weggeätzt werden, so dass seitliche (laterale) Zwischenräume 109 zwischen dem Gate 108 und den Source/Drain-Bereichen 106a, 106b erzeugt werden können. Auf diese Weise kann das Gate 108 räumlich (physikalisch) isoliert werden von der Bedeckungsschicht 106 (i.e. dem ersten Source/Drain-Bereich 106a und dem zweiten
Source/Drain-Bereich 106b) , und es kann erreicht werden, dass sich das Gate 108 nur auf der oberen Oberfläche des GaAs- Kanals 105 und entlang der Seitenwände des Bodys der Fin- Struktur 210 befindet. Dies ergibt einen Tri-Gate- Feldeffekttransistor (Tri-Gate-FET) bzw. einen sogenannten Multi-Gate-Feldeffekttransistor (MuGFET) .
In einer anderen Ausgestaltung der Erfindung kann erreicht werden, dass das Gate 108 nur auf (bzw. entlang) der Seitenwände des Bodys der Finne 210 gebildet wird, so dass ein Doppel-Gate-Device bzw. ein Fin-Feldeffekttransistor (FinFET) erhalten wird. In diesem Fall kann der Teilbereich der oberen Oberfläche der Fin-Struktur 210, welcher Teilbereich sich zwischen dem ersten Source/Drain-Bereich 106a und dem zweiten Source/Drain-Bereich 106b befindet, mit anderen Worten die freigelegte obere Oberfläche der Kanalschicht 105, vor der Gate-Metallisierung passiviert werden, z.B. mit einer Silizium-Nitrid-Schicht (Si3N4- Schicht) .
Nach der Gate-Lithographie und dem Ätzen der Bedeckungsschicht 106 werden Gate-Metalle verdampft
(evaporiert) zum Beispiel mit Hilfe einer Elektronenstrahl- Verdampfungs-Technik. Geeignete Gate-Metalle für GaAs- basierte und InGaAs/InP basierte FinFETs/MuGFETs können eine Ti/Pt/Au (20/10/350 nm) Schichtanordnung aufweisen, d.h. eine Schicht aus Titan (Ti) mit einer Dicke von ungefähr 20 nm, eine auf der Ti-Schicht angeordnete Schicht aus Platin (Pt) mit einer Dicke von ungefähr 10 nm, und eine auf der Pt- Schicht angeordnete Schicht aus Gold mit einer Dicke von ungefähr 350 nm. Eine andere Kombination von Gate-Metallen kann eine Pt/Ti/Pt/Au (8/20/10/350 nm) Schichtanordnung sein, d.h. eine 8 nm dicke erste Pt-Schicht, eine auf der ersten Pt-Schicht angeordnete 20 nm dicke Ti-Schicht, eine auf der Ti-Schicht angeordnete 10 nm dicke zweite Pt-Schicht, und eine auf der zweiten Pt-Schicht angeordnete 350 nm dicke Au- Schicht.
Fig. IH zeigt außerdem beispielhafte Abmessungen für den Feldeffekttransistor 100. Zum Beispiel ist der Abstand LSd zwischen dem ersten Source/Drain-Bereich 106a und dem zweiten Source/Drain-Bereich 106b gezeigt, welcher Abstand ungefähr 2 μm bis 3 μm betragen kann, während die Länge Lg des Gate- Bereiches 108 (Gate-Länge Lg) ungefähr 30 nm bis 100 nm betragen kann. Der Abstand Lgs zwischen einer ersten Kante 108a des Gate-Bereiches 108 und dem ersten Source/Drain- Bereich 106a und/oder der Abstand Lga zwischen einer zweiten Kante 108b des Gate-Bereiches 108 und dem zweiten Source/Drain-Bereich 106b kann ungefähr 0.5 nm bis 0.8 nm betragen.
Fig. IJ und Pig.2D zeigen die Schichtanordnung 100, als
Querschnittsansicht bzw. als dreidimensionale perspektivische Ansicht, bei einem anderen Prozessschritt, bei dem eine Passivierungsschicht 110 gebildet wird auf der Kanalschicht 105 in einem Bereich zwischen dem ersten Source/Drain-Bereich 106a und dem Gate 108 und in einem anderen Bereich zwischen dem Gate 108 und dem zweiten Source/Drain-Bereich 106b. Die Passivierungsschicht 110 kann gebildet werden unter
Verwendung eines Wachstums-Verfahrens wie zum Beispiel eines plasmaunterstützten chemischen Gasphasen-Abscheideverfahrens (Plasma Enhanced Chemical Vapor Deposition, PECVD) oder eines Kathodenzerstäubungs-Verfahrens (Sputter-Verfahrens) wie zum Beispiel ein DC-Sputter-Verfahren oder ein RF-Sputter-
Verfahren. Die Passivierungsschicht 110 kann eine Silizium- Nitrid-Schicht (Si3N4-Schicht) aufweisen mit einer Dicke von z.B. 50 ran bis 150 nm.
Ein Verbindungshalbleiter-Feldeffekttransistor mit einer Fin- Struktur (z.B. ein FinFET oder ein MuGFET), welcher gemäß einem Ausführungsbeispiel der Erfindung hergestellt wird, kann selbstleitend (normally-on) oder selbstsperrend (normally-off) sein, in Abhängigkeit von der Schwellenspannung des Devices (Feldeffekttransistors) , welche Schwellenspannung wahlweise abhängt von der Dicke der Fin- Struktur 210, der Fin-Höhe und der Dotierung in dem Body der Finne 210.
Eine zweidimensionale Querschnittsansicht einer beispielhaften Device-Struktur eines Verbindungshalbleiter- Feldeffekttransistors 100 ist in Fig. IJ veranschaulicht, bei der eine Pufferschicht 102 auf einem Substrat 101 gebildet ist, eine erste Schicht 103 (Barrierenschicht 103) auf der Pufferschicht 102 gebildet ist, eine zweite Schicht 104
(Abstandshalterschicht 104 bzw. Spacer-Schicht 104) auf der ersten Schicht 103 gebildet ist, und eine dritte Schicht 105
(Kanalschicht 105) auf der zweiten Schicht 104 gebildet ist. Eine Bedeckungsschicht ist auf Teilbereichen der dritten Schicht 105 (Kanalschicht 105) gebildet, wodurch ein erster Source/Drain-Bereich 106a auf einem ersten Teilbereich der dritten Schicht 105 gebildet wird und ein zweiter Source/Drain-Bereich 106b auf einem zweiten Teilbereich der dritten Schicht 105 gebildet wird. Ein erster Source/Drain- Kontakt 107a ist auf einem Teilbereich des ersten Source/Drain-Bereichs 106a gebildet, und ein zweiter Source/Drain-Kontakt 107b ist auf einem Teilbereich des zweiten Source/Drain-Bereichs 106b gebildet. Ein Gate-Bereich 108 ist auf einem Teilbereich der oberen Oberfläche der dritten Schicht 105, zwischen dem ersten Source/Drain-Bereich 106a und dem zweiten Source/Drain-Bereich 106b, gebildet. Zusätzlich ist eine Passivierungsschicht 110 zwischen dem Gate-Bereich 108 und den Source/Drain-Bereichen 106a, 106b gebildet .
Ein anderes Ausführungsbeispiel einer Verbindungshalbleiter- Feldeffekttransistor-Struktur 300 ist in Fig.3 veranschaulicht, wobei eine erste Schicht 303, welche ein Wide-Bandgap-Al0.3GaO-7As-Material aufweist, auf der Pufferschiσht 102 gebildet ist. Die erste Schicht 303 dient wiederum als Barrierenschicht zum Unterdrücken von Ladungsträger-Transport in das Substrat 101 hinein. Eine zweite Schicht 304, welche ein dotiertes GaAs-Material aufweist, ist auf der ersten Schicht 303 (Barrierenschicht 303) gebildet. Die zweite Schicht 304 entspricht der Kanalschicht 105 des in Fig. IJ gezeigten Feldeffekttransistors 100, mit anderen Worten dient die zweite Schicht 304 der in Fig.3 gezeigten Schichtanordnung 300 als Kanalschicht 304 des Feldeffekttransistors 300. Die Dotierstoffkonzentration der Kanalschicht 304 kann daher ähnlich sein wie die Dotierstoffkonzentration der Kanalschicht 105 des Feldeffekttransistors 100.
Weiterhin weist der Feldeffekttransistor 300 eine dritte Schicht 305 auf, welche auf der zweiten Schicht 304
(Kanalschicht 304) gebildet ist. Die dritte Schicht 305 weist ein Al0,3Ga017As-Material mit einer hohen Energie-Bandlücke auf
(Wide-Bandgap-Alo.3Ga0.7AS-Material) . Anschaulich ist in dem in Fig.3 gezeigten Ausführungsbeispiel die dotierte GaAs-Kanalschicht 304 sandwichartig eingeschlossen zwischen zwei Alo.3Gao,7As-Wide-Bandgap- Schichten, i.e. der ersten Schicht 303 und der dritten Schicht 305.
Die Dicke der Al0,3Gao.7As-Wide-Bandgap-Schichten 303, 305 kann jeweils ungefähr 10 nm bis 20 nm betragen, und die Dicke der Kanalschicht 304 kann ebenfalls ungefähr 10 nm bis 20 nm betragen. Die Dicke der Bedeckungsschicht (dargestellt durch den ersten Source/Drain-Bereich 306a und den zweiten Source/Drain-Bereich 306b) kann ungefähr 20 nm bis 40 nm betragen.
Die Bedeckungsschicht (cap layer) , d.h. der aus der
Bedeckungsschicht gebildete erste Source/Drain-Bereich 306a und der aus der Bedeckungsschicht gebildete zweite Source/Drain-Bereich 306b, ist als eine n-dotierte GaAs- Schicht mit einer Dotierstoff-Konzentration von ungefähr IxIO18 cm"3 bis 5xlO18 cm"3 ausgebildet.
Die Prozessabfolge zum Herstellen des Feldeffekttransistors 300 ist dieselbe wie diejenige, welche für den Feldeffekttransistor 100 unter Bezug auf Fig. IA bis Fig.2D beschrieben wurde,
Fig.4 zeigt den Querschnitt der Schichtstruktur eines High- Mobility-FinFET/MugFET-Devices 400 gemäß einem anderen Ausführungsbeispiel der Erfindung. Die SchichtStruktur dieser Ausgestaltung beginnt mit einem semi-isolierenden Substrat 401, welches Indium-Phosphid (InP) aufweist. Auf diesem ist eine Pufferschicht 402 ausgebildet, welche undotiertes InP- Material aufweist. Die Pufferschicht 402 kann eine Dicke von ungefähr 500 nm aufweisen. Die Pufferschicht 402 kann weiterhin die Qualität von aufgewachsenem Material verbessern im Vergleich z.B. zu einem direkten Wachstum der Kanalschicht auf dem Substrat 401. Nach dem Aufwachsen der Pufferschicht 402 wird eine erste Schicht 403 (auch als Barrierenschicht 403 bezeichnet) , welche ein undotiertes Wide-Bandgap-Alo.48ΪnO-52As-Material aufweist, auf der Pufferschicht 402 gebildet (aufgewachsen) , um den Ladungsträger-Transport in das Substrat 401 hinein durch das Schaffen einer Potential-Barriere effektiv zu unterdrücken. Eine Schichtdicke von ungefähr 100 nm bis 500 nm kann ausreichend sein, um die Wachstumszeit der Barrierenschicht 403 zu minimieren und dennoch eine effektive Barriere bereitzustellen.
Nach dem Wachstum der ersten Schicht 403 wird eine zweite Schicht 404 gewachsen, welche zweite Schicht 404 ein undotiertes InP-Material aufweist. Die zweite Schicht 404 kann eine Dicke von ungefähr 50 nm bis 100 nm aufweisen und wird auch als Abstandshalterschicht 404 bzw. Spacer-Schicht 404 bezeichnet.
Nach dem Aufwachsen der zweiten Schicht 404
(Abstandshalterschicht 404) wird eine dritte Schicht 405, welche ein hoch-dotiertes (z.B. n+-dotiert mit einer Dotierstoffkσnzentration von ungefähr 0.5xl018 cm"3 bis 5.OxIO18 cm"3) In0.53Ga0.47AS-Material aufweist, mit einer Dicke von ungefähr von ungefähr 10 nm bis 30 nm auf de zweiten Schicht 404 gebildet (gewachsen) . Die dritte Schicht 405 dient als Kanalschicht 405 des Feldeffekttransistors 400.
Der Verbindungshalbleiter-Feldeffekttransistor 400 mit der Fin-Struktur 210 wird vervollständigt durch eine abschließende 10 nm bis 20 nm n-dotierte (Dotierstoffkonzentration von ungefähr IxIO18 cm"3 bis 5xlO18 cm"3) Ino.53Gao.47As-Bedeckungsschicht, in Fig.4 dargestellt durch einen ersten Source/Drain-Bereich 406a und einen zweiten Source/Drain-Bereich 406b. Da die Ino,53Gao.47As- Bedeckungsschicht eine geringe Bandlücke aufweist, kann diese Schicht wahlweise undotiert bleiben und in diesem Fall trotzdem das Bilden ohmscher Kontakte mit guter Qualität gewährleisten und gleichzeitig eine hohe DurchschlagsSpannung (breakdown voltage) aufweisen.
Die komplette Schichtabfolge, welche in Fig.4 gezeigt ist, ist gitterangepasst (lattice-matched) an das InP-Substrat 401, so dass mögliche Probleme beim Schichtwachstum eliminiert werden,
In einer alternativen Ausgestaltung der Erfindung kann die InGaAs-Kanalschicht 405 durch eine dotierte InP-KanalSchicht ersetzt werden. Auf diese Weise kann der Feldeffekttransistor 400 sowohl auf Anwendungen, welche eine hohe Geschwindigkeit erfordern (High-Speed-Anwendungen) als auch auf Anwendungen, welche eine hohe Leistung erfordern (High-Power-Anwendungen) zurechtgeschnitten werden. Die Prozessabfolge ist dieselbe wie oben beschrieben wurde.
Gemäß einem anderen Ausführungsbeispiel der Erfindung kann eine undotierte Wide-Bandgap-Alo.48ln0.52As-Schottky-Kontakt- Schicht eingefügt werden direkt unterhalb des Gate-Bereichs 108 und auf der dotierten Kanalschicht (n+-dotiert mit einer Dotierstoffkonzentration von ungefähr 0.5xl018 cm"3 bis 5.0xl01B cm"3) aus Ino.53Gao.47As-Material . Die resultierende Feldeffekttransistor-Struktur 500 ist in Fig.5 gezeigt, wobei die Ino.53Ga0,47As-Kanalschicht 504 (welche in diesem Ausführungsbeispiel äquivalent ist zu der zweiten Schicht 504) auf der ersten Schicht 403 (Barrierenschicht 403) gebildet ist, und wobei die Schottky-Kontakt-Schicht 505 (welche äquivalent ist zur dritten Schicht 505) auf der
Kanalschicht 504 gebildet ist. Die Dicke der dritten Schicht 505, i.e. der Wide-Bandgap-Alo.48lno.52As-Schicht 505, und die Dicke der zweiten Schicht 504, i.e. der Ino.s3Gao.47As- Kanalschicht 504, kann jeweils ungefähr 10 nm bis 30 nm betragen. Die gesamte Struktur 500 bleibt weiterhin gitterangepasst an das InP-Substrat 401. Ein Vorteil der in Fig.5 gezeigten Anordnung kann darin gesehen werden, dass ein reduzierter Gate-Leckstrom (aufgrund der hohen Bandlücke) und ein besseres Hochgeschwindigkeits- Verhalten (high-speed Performance) erzielt werden können, da das Einsperren bzw. das Confinement der Elektronen aufgrund der Unstetigkeit (Diskontinuität) des Leitungsbandes sehr effektiv sein kann, wie in der Technik wohlbekannt ist.
Der Indium-Anteil (Indium-Gehalt) in der In0,53Ga0^7As- Kanalschicht 504 kann von x=0.53 bis x=0.7 variiert werden, um die Elektronen-Beweglichkeit (Elektronen-Mobilität) noch weiter zu erhöhen und infolgedessen ein besseres Hochgeschwindigkeits-Verhalten zu erzielen. In diesem Fall ist die maximale Dicke der Kanalschicht 504 beschränkt aufgrund von Verspannungen (Strain) , welche in der Kanalschicht 504 erzeugt (induziert) werden, da die Kanalschicht 504 nicht mehr an das InP-Substrat 401 gitterangepasst ist.
In diesem Dokument sind folgende Veröffentlichungen zitiert;
[I] US 2005/073005 Al
Figure imgf000035_0001
[4] WO 2004/068585 Al
[5] US 5,536,666
[6] US 5,514,606
[7] EP 0 517 443 A2 [8] US 5,350,702
[9] US 5,432,356
[10] US 2005/0205859 Al
[II] US 2002/0139994 Al
Bezugszeichenliste
100 Schichtanordnung
101 Substrat 102 Pufferschicht
103 Erste Schicht
104 Zweite Schicht
105 Dritte Schicht
106 Bedeckungsschicht 106a Erster Source/Drain-Bereich
106b Zweiter Source/Drain-Bereich
107a Erster Source/Drain-Kontakt
107b Zweiter Source/Drain-Kontakt
108 Gate-Bereich 108a Erste Kante
108b Zweite Kante
109 Zwischenräume
110 Passivierungsschicht 201 Mesa-Struktur 210 Fin-Struktur
300 Feldeffekttransistor
303 Erste Schicht
304 Zweite Schicht
305 Dritte Schicht 306a Erster Source/Drain-Bereich
306b Zweiter Source/Drain-Bereich
400 Feldeffekttransistor
401 Substrat
402 Pufferschicht 403 Erste Schicht
404 Zweite Schicht
405 Dritte Schicht
406a Erster Source/Drain-Bereich
406b Zweiter Source/Drain-Bereich 500 Feldeffekttransistor
504 Zweite Schicht
505 Dritte Schicht

Claims

Patentansprüche
1. Verfahren zum Herstellen eines Verbindungshalbleiter- Feldeffekttransistors mit einer Fin-Struktur, aufweisend: • Bilden einer ersten Schicht auf oder über einem Substrat, wobei die erste Schicht ein erstes Verbindungshalbleiter- Material aufweist;
• Bilden einer zweiten Schicht auf der ersten Schicht, wobei die zweite Schicht ein zweites Verbindungshalbleiter-Material aufweist;
• Bilden einer dritten Schicht auf der zweiten Schicht, wobei die dritte Schicht ein drittes Verbindungshalbleiter-Material aufweist ;
• Bilden einer Bedeckungsschicht auf zumindest einem Teilbereich der dritten Schicht, wobei die
Bedeckungsschicht ein viertes Verbindungshalbleiter- Material aufweist;
• Bilden einer Fin-Struktur durch Strukturieren der zweiten Schicht, der dritten Schicht und der Bedeckungsschicht; • Bilden eines ersten Source/Drain-Bereiches aus einem ersten Teilbereich der Bedeckungsschicht und Bilden eines zweiten Source/Drain-Bereiches aus einem zweiten Teilbereich der Bedeckungsschicht; und
• Bilden eines Gate-Bereiches auf zumindest einem Teilbereich mindestens einer Seitenwand der Fin-Struktur und/oder auf einem Teilbereich einer oberen Oberfläche der dritten Schicht.
2. Verfahren gemäß Anspruch 1, wobei das Substrat ein halb-isolierendes Material aufweist.
3. Verfahren gemäß einem der Ansprüche 1 oder 2, wobei das Substrat ein III-V-Verbindungsmaterial aufweist.
4. Verfahren gemäß einem der Ansprüche 1 bis 3, weiterhin aufweisend: • Bilden einer Pufferschicht auf dem Substrat vor dem Bilden der ersten Schicht; und
• Bilden der ersten Schicht auf der Pufferschicht, wobei die Pufferschicht ein fünftes Verbindungshalbleiter- Material aufweist.
5. Verfahren gemäß einem der Ansprüche 1 bis 4 , wobei mindestens eine der folgenden Schichten ein III-V- Verbindungshalbleiter-Material aufweist : • die erste Schicht;
• die zweite Schicht;
• die dritte Schicht;
• die Bedeckungsschicht;
• die Pufferschicht.
6. Verfahren gemäß einem der Ansprüche 1 bis 5 , wobei die erste Schicht ein Halbleiter-Material mit einer großen Bandlücke aufweist.
7. Verfahren gemäß einem der Ansprüche 3 bis 6, wobei das Substrat ein GaAs-Material oder ein InP-Material aufweist.
8. Verfahren gemäß einem der Ansprüche 5 bis 7 , wobei die Pufferschicht ein GaAs-Material oder ein InP-Material aufweist.
9. Verfahren gemäß einem der Ansprüche 5 bis 8 , wobei die erste Schicht eines der folgenden Materialien aufweist:
• ein AlAs-Material; • ein Al0.3Ga0-7As-Material;
• ein Alo.48lno.52As-Material .
10. Verfahren gemäß einem der Ansprüche 5 bis 9, wobei die zweite Schicht als eine Abstandshalter-Schicht gebildet wird, und wobei die dritte Schicht als eine Kanalschicht gebildet wird.
11. Verfahren gemäß einem der Ansprüche 5 bis 9, wobei die zweite Schicht als eine Kanalschicht gebildet wird, und wobei die dritte Schicht ein Halbleiter-Material mit einer großen Bandlücke aufweist .
12. Verfahren gemäß Anspruch 10, wobei die Abstandshalter- Schicht ein GaAs-Material aufweist, und wobei die Kanalschicht ein n-dotiertes GaAs-Material aufweist.
13. Verfahren gemäß Anspruch 10, wobei die Abstandshalter- Schicht ein InP-Material aufweist, und wobei die Kanalschicht ein n-dotiertes In0.s3Gao,47As-Material aufweist.
14. Verfahren gemäß Anspruch 11, wobei die Kanalschicht ein n-dotiertes GaAs-Material aufweist, und wobei die dritte
Schicht ein Al0.3Ga0^As-Material aufweist.
15. Verfahren gemäß Anspruch 11, wobei die Kanalschicht ein n-dotiertes In0,53Ga0^7As-Material aufweist, und wobei die dritte Schicht ein Alo.48lno.52As-Material aufweist.
16. Verfahren gemäß einem der Ansprüche 12 oder 14, wobei die BedeckungsSchicht ein n-dotiertes GaAs-Material aufweist.
17. Verfahren gemäß einem der Ansprüche 13 oder 15, wobei die Bedeckungsschicht ein n-dotiertes In0,53Ga0147As-Material aufweist.
18. Verfahren gemäß einem der Ansprüche 12 bis 17, wobei die n-dotierte Kanalschicht eine DotierstoffKonzentration von ungefähr 0.5xl018 cm"3 bis 5.OxIO18 cm"3 aufweist.
19. Verfahren gemäß einem der Ansprüche 16 bis 18, wobei die n-dotierte Bedeckungsschicht eine Dotierstoffkonzentration von ungefähr IxIO18 cm"3 bis 5xlO18 cm"3 aufweist.
20. Verfahren gemäß einem der Ansprüche 1 bis 19, wobei die Fin-Struktur eine Breite von ungefähr 25 nm bis 50 nm aufweist .
21. Verfahren gemäß einem der Ansprüche 1 bis 20, wobei der Gate-Bereich unter Verwendung eines Elektronenstrahl- Lithographie-Verfahrens gebildet wird.
22. Verfahren gemäß einem der Ansprüche 1 bis 21, wobei das Bilden des Gate-Bereiches das Bilden einer Gate-Eintiefung aufweist .
23. Verfahren gemäß Anspruch 22, wobei die Gate-Eintiefung unter Verwendung eines Nassätz-Verfahrens oder eines Trockenätz-Verfahrens gebildet wird.
24. Verfahren gemäß einem der Ansprüche 1 bis 23, wobei das Bilden des Gate-Bereichs weiterhin aufweist:
• Bilden einer isolierenden Schicht auf dem mindestens einen Teilbereich der mindestens einen Seitenwand der
Fin-Struktur und/oder of dem Teilbereich der oberen Oberfläche der dritten Schicht; und
• Bilden einer elektrisch leitfähigen Schicht auf der isolierenden Schicht.
25. Verfahren gemäß Anspruch 24, wobei die elektrisch leitfähige Schicht unter Verwendung eines Elektronenstrahl- Verdampfungs-Verfahrens gebildet wird.
26. Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur, aufweisend:
• eine erste Schicht, welche auf oder über einem Substrat gebildet ist, wobei die erste Schicht ein erstes Verbindungshalbleiter-Material aufweist ; • eine zweite Schicht, welche auf der ersten Schicht gebildet ist, wobei die zweite Schicht ein zweites Verbindungshalbleiter-Material aufweist ; • eine dritte Schicht, welche auf der zweiten Schicht gebildet ist, wobei die dritte Schicht ein drittes Verbindungshalbleiter-Material aufweist ;
• eine Bedeckungsschicht, welche auf zumindest einem Teilbereich der dritten Schicht gebildet ist, wobei die Bedeckungsschicht ein viertes Verbindungshalbleiter- Material aufweist, und wobei die zweite Schicht, die dritte Schicht und die BedeckungsSchicht so strukturiert sind, dass eine Fin-Struktur gebildet ist; • einen ersten Source/Drain-Bereich, welcher aus einem ersten Teilbereich der Bedeckungsschicht gebildet ist, und einen zweiten Source/Drain-Bereich, welcher aus einem zweiten Teilbereich der Bedeckungsschicht gebildet ist; und • einen Gate-Bereich, welcher auf zumindest einem
Teilbereich mindestens einer Seitenwand der Fin-Struktur und/oder auf einem Teilbereich einer oberen Oberfläche der dritten Schicht gebildet ist.
27. Feldeffekttransistor gemäß Anspruch 26, wobei das Substrat ein halb-isolierendes Material aufweist.
28. Feldeffekttransistor gemäß einem der Ansprüche 26 oder
27, wobei das Substrat ein III-V-Verbindungsmaterial aufweist.
29. Feldeffekttransistor gemäß einem der Ansprüche 26 bis
28, weiterhin aufweisend eine auf dem Substrat gebildete Pufferschicht, wobei die erste Schicht auf der Pufferschicht gebildet ist, und wobei die Pufferschicht ein fünftes Verbindungshalbleiter-Material aufweist .
30. Feldeffekttransistor gemäß einem der Ansprüche 26 bis
29, wobei mindestens eine der folgenden Schichten ein HI-V Verbindungshalbleiter-Material aufweist:
• die erste Schicht;
• die zweite Schicht; • die dritte Schicht;
• die Bedeckungssσhicht;
• die Pufferschicht.
31. Feldeffekttransistor gemäß einem der Ansprüche 26 bis
30, wobei die erste Schicht ein Halbleiter-Material mit einer großen Bandlücke aufweist.
32. Feldeffekttransistor gemäß einem der Ansprüche 26 bis 31, wobei die zweite Schicht als eine Abstandshalter-Schicht ausgebildet ist, und wobei die dritte Schicht als eine Kanalschicht ausgebildet ist.
33. Feldeffekttransistor gemäß einem der Ansprüche 26 bis 31, wobei die zweite Schicht als eine Kanalschicht ausgebildet ist, und wobei die dritte Schicht ein Halbleiter- Material mit einer großen Bandlücke aufweist.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8120063B2 (en) * 2008-12-29 2012-02-21 Intel Corporation Modulation-doped multi-gate devices
US9142631B2 (en) * 2010-03-17 2015-09-22 Cree, Inc. Multilayer diffusion barriers for wide bandgap Schottky barrier devices
US8415751B2 (en) 2010-12-30 2013-04-09 Intel Corporation Method to reduce contact resistance of N-channel transistors by using a III-V semiconductor interlayer in source and drain
CN103515430B (zh) * 2012-06-19 2016-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其制造方法
CN104871319B (zh) * 2012-11-16 2018-04-10 麻省理工学院 半导体结构以及凹槽形成蚀刻技术
US8940558B2 (en) 2013-03-15 2015-01-27 International Business Machines Corporation Techniques for quantifying fin-thickness variation in FINFET technology
US9224866B2 (en) * 2013-08-27 2015-12-29 Globalfoundries Inc. Suspended body field effect transistor
US9070770B2 (en) * 2013-08-27 2015-06-30 International Business Machines Corporation Low interfacial defect field effect transistor
US9484423B2 (en) * 2013-11-01 2016-11-01 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet III-V channel FETs
US9570609B2 (en) * 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same
US9601381B2 (en) 2013-12-05 2017-03-21 Stmicroelectronics (Crolles 2) Sas Method for the formation of a finFET device with epitaxially grown source-drain regions having a reduced leakage path
US9099570B2 (en) 2013-12-05 2015-08-04 Stmicroelectronics, Inc. Method for the formation of dielectric isolated fin structures for use, for example, in FinFET devices
US9136384B2 (en) * 2013-12-05 2015-09-15 Stmicroelectronics, Inc. Method for the formation of a FinFET device having partially dielectric isolated Fin structure
US9236483B2 (en) 2014-02-12 2016-01-12 Qualcomm Incorporated FinFET with backgate, without punchthrough, and with reduced fin height variation
US9196711B2 (en) 2014-03-07 2015-11-24 International Business Machines Corporation Fin field effect transistor including self-aligned raised active regions
US9865688B2 (en) * 2014-03-14 2018-01-09 International Business Machines Corporation Device isolation using preferential oxidation of the bulk substrate
US10566192B2 (en) 2014-05-07 2020-02-18 Cambridge Electronics, Inc. Transistor structure having buried island regions
US9647098B2 (en) 2014-07-21 2017-05-09 Samsung Electronics Co., Ltd. Thermionically-overdriven tunnel FETs and methods of fabricating the same
CN106486366B (zh) * 2015-08-26 2019-09-27 中芯国际集成电路制造(北京)有限公司 减薄磷化铟层的方法
US9484439B1 (en) * 2015-09-21 2016-11-01 International Business Machines Corporation III-V fin on insulator
WO2017099770A1 (en) * 2015-12-09 2017-06-15 Intel Corporation Semiconductor devices having ruthenium phosphorus thin films
US9431301B1 (en) * 2015-12-10 2016-08-30 International Business Machines Corporation Nanowire field effect transistor (FET) and method for fabricating the same
CN106684151A (zh) * 2016-12-08 2017-05-17 中国电子科技集团公司第五十五研究所 一种GaN侧墙绝缘栅鳍式高电子迁移率晶体管及其制造方法
CN107919397A (zh) * 2017-11-20 2018-04-17 西安电子科技大学 一种高线性场效应晶体管器件及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338692A (en) * 1989-04-27 1994-08-16 Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften E.V. Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface
US5479033A (en) * 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
US20040031979A1 (en) * 2002-06-07 2004-02-19 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
WO2004073044A2 (en) * 2003-02-13 2004-08-26 Massachusetts Institute Of Technology Finfet device and method to make same
US20040256647A1 (en) * 2003-06-23 2004-12-23 Sharp Laboratories Of America Inc. Strained silicon finFET device
US20050093154A1 (en) * 2003-07-25 2005-05-05 Interuniversitair Microelektronica Centrum (Imec Vzw) Multiple gate semiconductor device and method for forming same
US20050224890A1 (en) * 2004-04-12 2005-10-13 International Business Machines Corporation FinFET transistor and circuit

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5106771A (en) * 1991-06-05 1992-04-21 At&T Bell Laboratories GaAs MESFETs with enhanced Schottky barrier
US5406094A (en) * 1991-10-14 1995-04-11 Fujitsu Limited Quantum interference effect semiconductor device and method of producing the same
KR950000158B1 (ko) * 1992-03-28 1995-01-10 삼성전자 주식회사 듀얼게이트금속반도체전계효과트랜지스터및그제조방법
US5432356A (en) * 1993-04-02 1995-07-11 Fujitsu Limited Semiconductor heterojunction floating layer memory device and method for storing information in the same
US5536666A (en) * 1994-06-03 1996-07-16 Itt Corporation Method for fabricating a planar ion-implanted GaAs MESFET with improved open-channel burnout characteristics
US5514606A (en) * 1994-07-05 1996-05-07 Motorola Method of fabricating high breakdown voltage FETs
GB2295272B (en) * 1994-11-15 1998-01-14 Toshiba Cambridge Res Center Semiconductor device
US6222210B1 (en) * 1998-04-14 2001-04-24 The United States Of America As Represented By The Secretary Of The Air Force Complementary heterostructure integrated single metal transistor apparatus
JP4507285B2 (ja) * 1998-09-18 2010-07-21 ソニー株式会社 半導体装置及びその製造方法
JP4899077B2 (ja) * 2001-02-22 2012-03-21 富士通株式会社 Ｉｉｉ−ｖ族化合物半導体を利用した電界効果トランジスタ
US6838325B2 (en) * 2002-10-24 2005-01-04 Raytheon Company Method of forming a self-aligned, selectively etched, double recess high electron mobility transistor
WO2004049406A1 (en) * 2002-11-25 2004-06-10 International Business Machines Corporation Strained finfet cmos device structures
US6803631B2 (en) * 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
KR100728173B1 (ko) * 2003-03-07 2007-06-13 앰버웨이브 시스템즈 코포레이션 쉘로우 트렌치 분리법
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US6888199B2 (en) * 2003-10-07 2005-05-03 International Business Machines Corporation High-density split-gate FinFET
US7250642B2 (en) * 2004-07-29 2007-07-31 Matsushita Electric Industrial Co., Ltd. Field-effect transistor
US20060197129A1 (en) * 2005-03-03 2006-09-07 Triquint Semiconductor, Inc. Buried and bulk channel finFET and method of making the same
US20070284614A1 (en) * 2006-05-24 2007-12-13 Ilesanmi Adesida Ohmic contacts for semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338692A (en) * 1989-04-27 1994-08-16 Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften E.V. Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface
US5479033A (en) * 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
US20040031979A1 (en) * 2002-06-07 2004-02-19 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
WO2004073044A2 (en) * 2003-02-13 2004-08-26 Massachusetts Institute Of Technology Finfet device and method to make same
US20040256647A1 (en) * 2003-06-23 2004-12-23 Sharp Laboratories Of America Inc. Strained silicon finFET device
US20050093154A1 (en) * 2003-07-25 2005-05-05 Interuniversitair Microelektronica Centrum (Imec Vzw) Multiple gate semiconductor device and method for forming same
US20050224890A1 (en) * 2004-04-12 2005-10-13 International Business Machines Corporation FinFET transistor and circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CURATOLA G ET AL: "Two-dimensional modeling of etched strained-silicon quantum wires", JOURNAL OF APPLIED PHYSICS, AMERICAN INSTITUTE OF PHYSICS. NEW YORK, US, vol. 95, no. 3, 1 February 2004 (2004-02-01), pages 1251 - 1257, XP012067279, ISSN: 0021-8979 *

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