DE102013008512A1 - Gruppe lll-Nitrid-Transistor mit Ladungs-Induzierschicht - Google Patents

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Abstract

Ausführungsformen der vorliegenden Offenbarung beschreiben Einrichtungen, Verfahren und Systeme einer Vorrichtung wie etwa eines Transistors. Die Vorrichtung weist auf: eine auf einem Substrat angeordnete Pufferschicht, wobei die Pufferschicht so eingerichtet ist, dass sie als ein Kanal des Transistors dient und Gallium (Ga) und Stickstoff (N) aufweist, eine auf der Pufferschicht angeordnete Sperrschicht, wobei die Sperrschicht so eingerichtet ist, dass sie den Kanal mit beweglichen Ladungsträgern versorgt und Aluminium (Al), Gallium (Ga) und Stickstoff (N) aufweist, eine auf der Sperrschicht angeordnete Ladungs-Induzierschicht, wobei die Ladungs-Induzierschicht so eingerichtet ist, dass sie Ladung in den Kanal induziert und Aluminium (Al) und Stickstoff (N) aufweist, und einen in der Ladungs-Induzierschicht angeordneten und mit der Sperrschicht gekoppelten Gate-Anschluss zum Steuern des Kanals. Auch andere Ausführungsformen können beschrieben und/oder beansprucht sein.

Description

  • Gebiet
  • Ausführungsformen der vorliegenden Erfindung beziehen sich allgemein auf das Gebiet der integrierten Schaltungen, und genauer gesagt auf einen Gruppe III-Nitrid-Transistor mit einer Ladungs-Induzierschicht und auf ein Herstellungsverfahren.
  • Hintergrund
  • Derzeit sind Transistoren auf Gruppe III-Nitridbasis wie etwa Transistoren mit hoher Elektronenbeweglichkeit (HEMTs) auf Galliumnitrid(GaN)-Basis typischerweise Vorrichtungen des Verarmungstyps (Depletion-mode, D-mode), die eine negative Gate-Spannung gegenüber der Source-Spannung verwenden, um Stromfluss in dem Transistor abzuschnüren. Jedoch können Vorrichtungen des Anreicherungstyps (Enhancement-mode, E-mode) (manchmal als ”normally-off”-Vorrichtungen bezeichnet), die eine positive Gate-Spannung gegenüber der Source-Spannung verwenden, um Stromfluss in dem Transistor anzustellen oder zu verstärken, für Anwendungen wie etwa Leistungsschaltung erwünscht sein. Vorrichtungen des Anreicherungstyps können durch Steuern einer Dicke einer Versorgungsschicht erzeugt werden, so dass sie geringer ist als eine kritische Dicke, so dass sich kein zweidimensionales Elektronengas (2DEG) in dem Leitungskanal unterhalb des Gates ausbildet (beispielsweise wenn keine äußere Spannung an dem Gate des Transistors anliegt oder wenn die Gate-Spannung der Source-Spannung entspricht). Höhere Ladungsdichten in dem an das Gate angrenzenden Bereich können erwünscht sein, um einen geringeren On-Widerstand für solche Transistoren zu erreichen. Jedoch kann das Erhöhen einer Ladungsdichte durch Verwendung einer Versorgungsschicht, die höhere Ladungsdichten bereitstellt, eine geringere kritische Dicke der Versorgungsschicht beispielsweise in HEMTs auf GaN-Basis erforderlich machen. Wenn beispielsweise eine Versorgungsschicht zum Bereitstellen einer hohen Ladungsdichte ausgestaltet ist, kann eine Dicke, die kleiner ist als die kritische Dicke der Versorgungsschicht, zu klein sein, so dass sie von derzeitigen Herstellungsanlagen nicht zuverlässig erzeugt werden kann.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsformen werden durch die folgende genaue Beschreibung zusammen mit den beigefügten Zeichnungen leicht verstanden werden. Um diese Beschreibung zu vereinfachen, bezeichnen gleiche Referenznummern gleiche strukturelle Elemente. In den Figuren der beigefügten Zeichnungen sind die Ausführungsformen beispielhaft und nicht einschränkend veranschaulicht.
  • 1 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung gemäß verschiedenen Ausführungsformen.
  • 2 ist ein Diagramm der Kanal-Ladungsdichte (ns) und der Sperrendicke für eine Mehrzahl von beispielhaften Sperrschichtmaterialien gemäß verschiedenen Ausführungsformen.
  • 3 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung im Anschluss an die Ausbildung eines Schichtstapels auf einem Substrat gemäß verschiedenen Ausführungsformen.
  • 4 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung im Anschluss an die Ausbildung einer Quelle (Source) und eines Abflusses (Drain) gemäß verschiedenen Ausführungsformen.
  • 5 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung im Anschluss an die Ausbildung eines Gates gemäß verschiedenen Ausführungsformen.
  • 6 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung im Anschluss an die Ausbildung eines Gates mit einer integrierten Feldplatte gemäß verschiedenen Ausführungsformen.
  • 7 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung im Anschluss an die Ausbildung einer zusätzlichen, mit der Quelle verbundenen Feldplatte gemäß verschiedenen Ausführungsformen.
  • 8 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Vorrichtung gemäß verschiedenen Ausführungsformen.
  • 9 veranschaulicht schematisch eine Beispielanlage mit einer Vorrichtung gemäß verschiedenen Ausführungsformen.
  • Genaue Beschreibung
  • Ausführungsformen der vorliegenden Offenbarung stellen Methoden und Gestaltungen für einen Gruppe III-Nitrid-Transistor mit einer Ladungs-Induzierschicht bereit. in der folgenden genauen Beschreibung wird Bezug genommen auf die beigefügten Zeichnungen, die einen Teil hiervon bilden, wobei gleiche Bezugszeichen durchwegs gleiche Teile bezeichnen, und in denen zur Veranschaulichung Ausführungsformen gezeigt sind, bei denen der Gegenstand der vorliegenden Offenbarung angewendet werden kann. Es sollte verstanden werden, dass andere Ausführungsformen verwendet werden können und dass strukturelle oder logische Veränderungen vorgenommen werden können, ohne den Umfang der vorliegenden Offenbarung zu verlassen. Deshalb ist die nun folgende genaue Beschreibung nicht als einschränkend zu verstehen, und der Umfang der Ausführungsformen wird durch die angefügten Ansprüche und deren Äquivalente bestimmt.
  • Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck ”A und/oder B” (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck ”A, B und/oder C” (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Die Beschreibung kann Ausdrücke wie ”in einer Ausführungsform” oder ”in Ausführungsformen” verwenden, die sich jeweils auf eine oder mehrere gleiche oder unterschiedliche Ausführungsformen beziehen können. Ferner sind die Ausdrücke ”aufweisend”, ”umfassend”, ”mit” und dergleichen, wie sie hinsichtlich der Ausführungsformen der vorliegenden Offenbarung verwendet werden, Synonyme. Der Ausdruck ”gekoppelt” kann sich auf eine direkte Verbindung, auf eine indirekte Verbindung oder auf indirektes miteinander in Verbindung stehen beziehen.
  • Der Ausdruck ”gekoppelt mit” zusammen mit den davon abgeleiteten Ausdrücken kann im Folgenden verwendet werden. ”Gekoppelt” kann eine oder mehrere der folgenden Bedeutungen haben. ”Gekoppelt” kann bedeuten, dass zwei oder mehr Elemente in direktem körperlichem oder elektrischem Kontakt sind. Jedoch kann ”gekoppelt” auch bedeuten, dass zwei oder mehr Elemente einander indirekt kontaktieren, aber dennoch miteinander kooperieren oder zusammenwirken, und es kann bedeuten, dass ein oder mehrere weitere Elemente zwischen diejenigen Elemente gekoppelt oder damit verbunden sind, von denen gesagt wird, dass sie miteinander gekoppelt sind.
  • Bei verschiedenen Ausführungsformen kann der Ausdruck ”eine auf einer zweiten Schicht gebildete, angeordnete oder auf andere Weise bereitgestellte erste Schicht” bedeuten, dass die erste Schicht über der zweiten Schicht gebildet, angeordnet oder auf andere Weise bereitgestellt ist, und zumindest ein Teil der ersten Schicht kann in direktem Kontakt (z. B. direktem körperlichem und/oder elektrischem Kontakt) oder in indirektem Kontakt (z. B. mit einer oder mehreren Schichten zwischen der ersten Schicht und der zweiten Schicht) mit zumindest einem Teil der zweiten Schicht sein.
  • 1 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung 100 gemäß verschiedenen Ausführungsformen. Die Vorrichtung 100 kann in einigen Ausführungsformen eine integrierte Schaltungseinrichtung wie etwa ein Transistor sein. Die Vorrichtung 100 kann auf einem Substrat 102 hergestellt sein. Das Substrat 102 weist im Allgemeinen ein Trägermaterial auf, auf dem ein Schichtstapel (oder einfach ”Stack 101”) aufgebracht ist. In einer Ausführungsform weist das Substrat 102 Silizium (Si), Siliziumcarbid (SiC), Aluminiumoxid (Al2O3), Diamant (C), Glas (SiO2) oder ”Saphir”, Galliumnitrid (GaN) und/oder Aluminiumnitrid (AlN) auf. Andere Materialien einschließlich geeigneter Gruppe II–VI und Gruppe III–V Halbleitermaterialsysteme können in anderen Ausführungsformen für das Substrat 102 verwendet werden. In einer Ausführungsform kann das Substrat 102 aus einem beliebigen Material oder einer Kombination von Materialien zusammengesetzt sein, auf dem/r die Pufferschicht 104 epitaktisch aufgewachsen werden kann. Das Material des Substrats 102 kann in einigen Ausführungsformen in der (0001)-Richtung aufgewachsen sein.
  • Der auf dem Substrat 102 gebildete Stack 101 kann epitaktisch aufgebrachte Schichten aus verschiedenen Materialsystemen aufweisen, die einen oder mehrere Heteroübergänge/Heterostrukturen bilden. Die Schichten des Stacks 101 können in situ gebildet werden. Das heißt, der Stack 101 kann in einer Herstellungsanlage (beispielsweise einer Kammer) auf dem Substrat 102 gebildet werden, wo die zugehörigen Schichten des Stacks 101 ohne Entnahme des Substrats 102 aus der Herstellungsanlage gebildet werden (beispielsweise epitaktisch aufgewachsen werden).
  • In einer Ausführungsform weist der Stack 101 der Vorrichtung 100 eine auf dem Substrat 102 gebildete Pufferschicht 104 auf. Die Pufferschicht 104 kann einen Kristallstrukturübergang zwischen dem Substrat 102 und anderen Bestandteilen (beispielsweise der Sperrschicht 106) der Vorrichtung 100 bereitstellen, so dass sie als eine Puffer- oder Isolationsschicht zwischen dem Substrat 102 und anderen Komponenten der Vorrichtung 100 wirkt. Zum Beispiel kann die Pufferschicht 104 eine Spannungsrelaxation zwischen dem Substrat 102 und anderen gitterfehlangepassten Materialien (beispielsweise der Sperrschicht 106) bereitstellen. In einigen Ausführungsformen kann die Pufferschicht 104 als ein Kanal für mobile Ladungsträger eines Transistors dienen. Die Pufferschicht 104 kann in einigen Ausführungsformen undotiert sein. Die Pufferschicht 104 kann mit dem Substrat 102 epitaktisch gekoppelt sein. In anderen Ausführungsformen kann eine Keimbildungsschicht (nucleation layer, nicht gezeigt) zwischen das Substrat 102 und die Pufferschicht 104 kommen. Die Pufferschicht 104 kann in einigen Ausführungsformen aus einer Mehrzahl von aufgebrachten Filmen oder Schichten zusammengesetzt sein.
  • In einigen Ausführungsformen kann die Pufferschicht 104 ein Material auf Gruppe III-Nitridbasis wie etwa beispielsweise Galliumnitrid (GaN), Indiumnitrid (InN) oder Aluminiumnitrid (AlN) aufweisen. Die Pufferschicht 104 kann in einer Richtung, die im Wesentlichen senkrecht zu einer Fläche des Substrats 102 verläuft, auf der die Pufferschicht 104 gebildet ist, eine Dicke von 0,1 bis 1000 Mikrometer haben. Die Pufferschicht 104 kann in anderen Ausführungsformen andere geeignete Materialien und/oder Dicken haben.
  • Der Stack 101 kann ferner eine auf der Pufferschicht 104 gebildete Sperrschicht 106 (manchmal als ”Versorgungsschicht” bezeichnet) aufweisen. Ein Heteroübergang kann zwischen der Sperrschicht 106 und der Pufferschicht 104 gebildet sein. Die Sperrschicht 106 kann eine Bandlückenenergie haben, die größer ist als eine Bandlückenenergie der Pufferschicht 104 (beispielsweise eine oberste Schicht der Pufferschicht 104). Die Sperrschicht 106 kann eine Schicht mit einer größeren Bandlücke sein, die bewegliche Ladungsträger bereitstellt, und die Pufferschicht 104 kann eine Schicht mit einer geringeren Bandlücke sein, die einen Kanal oder Durchgang für die beweglichen Ladungsträger bereitstellt. In einigen Ausführungsformen kann die Sperrschicht 106 als eine Ätz-Stoppschicht für einen selektiven Ätzprozess dienen, der Material von der Ladungs-Induzierschicht 108 entfernt. In einigen Ausführungsformen kann die Sperrschicht 106 undotiert sein. Die Sperrschicht 106 kann in einigen Ausführungsformen aus einer Mehrzahl von aufgebrachten Filmen oder Schichten zusammengesetzt sein.
  • Die Sperrschicht 106 kann aus einem von einer Vielzahl von geeigneten Materialsystemen gebildet sein. Die Sperrschicht 106 kann beispielsweise Aluminium (Al), Indium (In), Gallium (Ga) und/oder Stickstoff (N) aufweisen. In einer Ausführungsform kann die Sperrschicht 106 Aluminiumgalliumnitrid (AlxGa1-xN) aufweisen, wobei x einen Wert zwischen 0 und 1 hat, der relative Anteile von Aluminium und Gallium bezeichnet. In einigen Ausführungsformen ist der Wert für x kleiner als oder gleich 0,2. Andere Werte für x können in anderen Ausführungsformen verwendet werden. Gemäß verschiedenen Ausführungsformen kann die Sperrschicht 106 einen geringeren Aluminiumanteil haben als eine Ladungs-Induzierschicht 108 der Vorrichtung 100.
  • Ein zweidimensionales Elektronengas (2DEG) kann an einer Grenzfläche (beispielsweise dem Heteroübergang) der Pufferschicht 104 (beispielsweise einer obersten Schicht der Pufferschicht 104) und der Sperrschicht 106 gebildet sein und einen Stromfluss (beispielsweise der beweglichen Ladungsträger) zwischen einem Quellenanschluss, im folgenden Quelle (Source) 112, und einem Abflussanschluss, im folgenden Abfluss (Drain) 114, ermöglichen. In einigen Ausführungsformen kann die Vorrichtung 100 eine Vorrichtung des Anreicherungstyps (E-mode) sein, die eine positive Gate-Spannung gegenüber einer Quellenspannung verwendet, um einen Stromfluss in der Vorrichtung 100 anzustellen oder zu verstärken. In einigen Ausführungsformen kann die Sperrschicht 106 (oder eine Kombination von Versorgungsschichten wie etwa die Sperrschicht 106 und die Ladungs-Induzierschicht 108) eine Dicke T haben, die geringer ist als eine kritische Dicke T0 für eine 2DEG-Ausbildung (beispielsweise kann sich unterhalb der kritischen Dicke T0 das 2DEG nicht ausbilden). Beispielsweise kann die Dicke T so gestaltet sein, dass die Ausbildung des 2DEG in einem zwischen dem Gate 118 und der Pufferschicht 104 angeordneten Gate-Bereich (gate region GR) verhindert wird, wie in 1 dargestellt ist. Die Ausbildung des 2DEG kann in Zugangsbereichen (beispielsweise access regions AR in 1) zwischen dem Gate-Bereich GR und der Quelle 112 und zwischen dem Gate-Bereich GR und dem Abfluss 114 auftreten, wie es in 1 dargestellt ist.
  • In einigen Ausführungsformen kann eine Dicke und ein Aluminiumgehalt der Sperrschicht 106 so ausgewählt sein, dass eine Beseitigung des vollständigen 2DEGs in dem Gate-Bereich GR für eine Vorrichtung 100 sichergestellt ist, die entweder eine Schottky-Gatevorrichtung oder eine Metall-Isolator-Halbleiter (MIS) Gatevorrichtung ist. In anderen Ausführungsformen kann die Vorrichtung 100 eine Vorrichtung des Verarmungstyps (D-mode) sein, die eine negative Gate-Spannung gegenüber der Quellenspannung verwendet, um Stromfluss in der Vorrichtung 100 abzuschnüren.
  • In einigen Ausführungsformen hat die Sperrschicht 106 eine Dicke T, die größer als oder gleich 30 Ångström ist. Beispielsweise kann die Sperrschicht 106 eine Dicke T haben, die größer als oder gleich 30 Ångström und kleiner als die kritische Dicke T0 ist. Eine Sperrschicht 106 mit einem geringeren Aluminiumgehalt (beispielsweise für AlxGa1-xN, wo x kleiner oder gleich 0,2 ist) kann eine Dicke der Sperrschicht 106 von mehr als oder gleich 30 Ångström erlauben. Das Bereitstellen einer Dicke der Sperrschicht 106, die größer ist als 30 Ångström, kann die Einheitlichkeit der Dicke der Sperrschicht 106 erhöhen oder andererseits eine zuverlässige Herstellung der Sperrschicht 106 unter Verwendung von Dünnfilm-Herstellungsanlagen ermöglichen. Die Sperrschicht 106 kann in anderen Ausführungsformen andere geeignete Materialien und/oder Dicken aufweisen.
  • Der Stack 101 kann ferner eine auf der Sperrschicht 106 gebildete Ladungs-Induzierschicht 108 aufweisen. Die Ladungs-Induzierschicht 108 kann epitaktisch mit der Sperrschicht 106 gekoppelt sein. In einigen Ausführungsformen kann die Ladungs-Induzierschicht 108 mit der Pufferschicht 104, der Sperrschicht 106 und/oder einer Deckschicht 110 gitterangepasst sein. Die Ladungs-Induzierschicht 108 kann eine Bandlückenenergie haben, die größer ist als eine Bandlückenenergie der Sperrschicht 106. Die Ladungs-Induzierschicht 108 kann eine Polarisation (beispielsweise Netto-Polarisation von Ladung pro Einheitsfläche) haben, die größer ist als eine Polarisation der Sperrschicht 106. Die Ladungs-Induzierschicht 108 kann in den Zugangsbereichen (beispielsweise ARs von 1) Ladung induzieren, wo die Ladungs-Induzierschicht 108 mit der Sperrschicht 106 gekoppelt ist. Die Ladungs-Induzierschicht 108 kann die Vorrichtung 100 durch Erhöhen von 2DEG-Dichten in den Zugangsbereichen (beispielsweise ARs von 1) mit einem geringeren On-Widerstand ausstatten. In einigen Ausführungsformen ermöglicht oder erlaubt die Ladungs-Induzierschicht 108 die Ausbildung des 2DEG in den Zugangsbereichen in Ausführungsformen, wo die Dicke T der Sperrschicht 106 geringer ist als die kritische Dicke T0, um die Ausbildung des 2DEG in dem Gate-Bereich GR der Vorrichtung 100 zu verhindern.
  • Gemäß verschiedenen Ausführungsformen kann die Ladungs-Induzierschicht 108 als eine Schwellenspannungs(VTH)-Steuerschicht dienen. Beispielsweise kann in Ausführungsformen, bei denen der Aluminiumgehalt der Ladungs-Induzierschicht 108 größer ist als der der Sperrschicht 106, die Ladungs-Induzierschicht 108 während der Ausbildung eines Gate-Anschlusses, im folgenden ”Gate 118”, selektiv geätzt werden, um die Dicke T und Einheitlichkeit der Dicke T der Sperrschicht 106 bereitzustellen, die die Schwellenspannung VTH beeinflussen oder steuern kann. Beispielsweise kann das selektive Ätzen an der Sperrschicht 106 stoppen oder das selektive Ätzen kann auf andere Weise so eingerichtet werden, dass die Dicke T bereitgestellt wird, die kleiner ist als die kritische Dicke T0 (beispielsweise durch zeitliches Ätzen).
  • Die Ladungs-Induzierschicht 108 kann aus einem von einer Vielzahl von geeigneten Materialsystemen bestehen. Die Ladungs-Induzierschicht 108 kann beispielsweise Aluminium (Al), Indium (In), Gallium (Ga) und/oder Stickstoff (N) aufweisen. In einigen Ausführungsformen kann die Ladungs-Induzierschicht 108 Aluminium und Stickstoff aufweisen. In einer Ausführungsform kann die Ladungs-Induzierschicht 108 Indiumaluminiumnitrid (InyAl1-yN) aufweisen, wobei y einen Wert geringer als oder gleich 0,2 hat, der relative Anteile der entsprechenden Elemente bezeichnet. Beispielsweise kann y ein Wert von 0 bis 1 sein, der relative Anteile von Indium und Aluminium angibt. In Ausführungsformen ist y kleiner als oder gleich 0,2. In einer Ausführungsform hat y einen Wert von 0,18 für InyAl1-yN. Andere Werte für y können in anderen Ausführungsformen verwendet werden. Gemäß verschiedenen Ausführungsformen kann die Ladungs-Induzierschicht 108 einen höheren Aluminiumanteil haben als die Sperrschicht 108 der Vorrichtung.
  • Gemäß verschiedenen Ausführungsformen hat die Ladungs-Induzierschicht 108 eine Dicke (beispielsweise in einer Richtung, die im wesentlichen senkrecht zu einer Fläche des Substrats 102 verläuft, auf der die Pufferschicht 104 gebildet ist), die kleiner ist als eine Dicke, die die Ausbildung eines parasitären Kanals zwischen der Ladungs-Induzierschicht 108 und der Sperrschicht 106 ermöglicht. In einigen Ausführungsformen hat die Ladungs-Induzierschicht 108 eine Dicke, die kleiner als oder gleich 60 Ångström ist. Beispielsweise kann die Ladungs-Induzierschicht 108 in einer Ausführungsform, in der die Ladungs-Induzierschicht 108 aus In0,18Al0,82N besteht, die Sperrschicht aus Al0,2Ga0,8N besteht und die Deckschicht 110 aus Al0,2Ga0,8N besteht, eine Dicke haben, die kleiner als oder gleich 3 Nanometer ist, um die Ausbildung eines parasitären Kanals zu verhindern. In einer Ausführungsform, in der die Ladungs-Induzierschicht 108 aus AlN besteht, die Sperrschicht 106 aus Al0,2Ga0,8N besteht und die Deckschicht 110 als Al0,2Ga0,8N besteht, kann die Ladungs-Induzierschicht 108 eine Dicke haben, die kleiner als oder gleich 1 Nanometer ist, um die Ausbildung eines parasitären Kanals zu verhindern. Die Ladungs-Induzierschicht 108 kann in anderen Ausführungsformen andere geeignete Materialien und/oder Dicken aufweisen. Die Ladungs-Induzierschicht 108 kann in einigen Ausführungsformen aus einer Mehrzahl von aufgebrachten Filmen oder Schichten bestehen.
  • Der Stack 101 kann ferner eine auf der Ladungs-Induzierschicht 108 gebildete Deckschicht 110 aufweisen. Die Deckschicht 110 kann in einigen Ausführungsformen mit der Ladungs-Induzierschicht 108 epitaktisch gekoppelt sein. Die Deckschicht 110 kann eine Bandlückenenergie haben, die kleiner ist als eine Bandlückenenergie der Ladungs-Induzierschicht 108. In einigen Ausführungsformen weist die Deckschicht 110 Materialien auf, die so gestaltet sind, dass sie eine geringe oder minimale Wirkung auf die Kanal-Ladungsdichte unabhängig von einer Dicke der Deckschicht 110 haben. In anderen Ausführungsformen kann die Deckschicht 110 Materialien aufweisen, die zum Verringern oder Erhöhen der Kanalladung für eine steigende Dicke der Deckschicht 110 eingerichtet sind. In Ausführungsformen, in denen die Deckschicht 110 zum Verringern der Kanalladung mit steigender Dicke der Deckschicht 110 eingerichtet ist, kann eine Dicke (beispielsweise in einer Richtung, die im wesentlichen senkrecht zu einer Fläche des Substrats 102 verläuft, auf der die Pufferschicht 104 gebildet ist) der Ladungs-Induzierschicht 108 vergrößert werden, um die Ladungsverarmung zu kompensieren. In Ausführungsformen, in denen die Deckschicht 110 zum Erhöhen einer Kanalladung bei einer steigenden Dicke der Deckschicht 110 eingerichtet ist, kann die Dicke der Ladungs-Induzierschicht 108 verringert werden, um die Ladungsinduktion zu kompensieren.
  • Die Deckschicht 110 kann aus einem von einer Vielzahl von geeigneten Materialsystemen zusammengesetzt sein. Die Deckschicht 110 kann beispielsweise Aluminium (Al), Indium (In), Gallium (Ga) und/oder Stickstoff (N) aufweisen. In einigen Ausführungsformen kann die Deckschicht 110 Aluminium, Gallium und Stickstoff aufweisen. In einer Ausführungsform kann die Deckschicht 110 Aluminiumgalliumnitrid (AlxGa1-xN) aufweisen, wobei x ein Wert von 0 bis 1 ist, der relative Anteile von Aluminium und Gallium angibt. In Ausführungsformen ist der Wert für x kleiner als oder gleich 0,2. Andere Werte für x können in anderen Ausführungsformen verwendet werden. Gemäß verschiedenen Ausführungsformen kann die Deckschicht 110 einen geringeren Aluminiumanteil haben als die Ladungs-Induzierschicht 108 der Vorrichtung 100. Gemäß verschiedenen Ausführungsformen können die Sperrschicht 106 und die Deckschicht 110 einen ähnlichen oder denselben Materialaufbau haben.
  • Gemäß verschiedenen Ausführungsformen kann die Deckschicht 110 eine Dicke (beispielsweise in einer Richtung, die im Wesentlichen senkrecht zu einer Fläche des Substrats 102 verläuft, auf der die Pufferschicht 104 gebildet ist) haben, die kleiner ist als 10.000 Ångström. In einigen Ausführungsformen kann die Deckschicht 110 aus Materialien bestehen, derart, dass eine Veränderung in der Dicke der Deckschicht 110 zwischen einem Bereich von 1 Ångström bis 10.000 Ångström eine geringe oder minimale Auswirkung auf die Kanalladungsdichte der Sperrschicht 106 hat. Die Deckschicht 110 kann in anderen Ausführungsformen andere geeignete Materialien und/oder Dicken aufweisen. Die Deckschicht 110 kann in einigen Ausführungsformen aus einer Mehrzahl von aufgebrachten Filmen oder Schichten aufgebaut sein. In einigen Ausführungsformen kann die Vorrichtung 100 überhaupt keine Deckschicht 110 aufweisen.
  • Die Vorrichtung 100 kann ferner ein in der Deckschicht 110 und/oder in der Ladungs-Induzierschicht 108 gebildetes Gate 118 aufweisen, wie es dargestellt ist. Das Gate 118 kann in der Ladungs-Induzierschicht 108 angeordnet und mit der Sperrschicht 106 gekoppelt sein, um den Kanal zu steuern (beispielsweise einen An/Aus-Zustand der Vorrichtung 100), wie es dargestellt ist. Das Gate 118 kann als ein Verbindungsanschluss für die Vorrichtung dienen und kann in direktem körperlichem Kontakt mit der Sperrschicht 106, der Ladungs-Induzierschicht 108 und der Deckschicht 110 sein, wie es dargestellt ist. In einigen Ausführungsformen kann das Gate 118 auf einer dielektrischen Schicht 116 gebildet sein wie etwa beispielsweise Siliziumnitrid oder ein anderes dielektrisches Material, das auf der Deckschicht 110 gebildet ist, wie es dargestellt ist.
  • Das Gate 118 kann einen Stamm- oder Bodenabschnitt, der mit der Sperrschicht 106 gekoppelt ist, und einen oberen Abschnitt haben, der sich von dem Stammabschnitt in einander entgegengesetzten Richtungen weg erstreckt, die im wesentlichen parallel zu einer Fläche des Substrats 102 verlaufen, auf der der Stack 101 gefertigt ist, wie es dargestellt ist. Solche Ausgestaltungen des Stammabschnitts und des oberen Abschnitts des Gates 118 können als ein T-förmiges Feldplatten-Gate bezeichnet werden. Das heißt, in einigen Ausführungsformen kann das Gate 118 eine integrierte Feldplatte (beispielsweise der obere Abschnitt des Gates 118) haben, die eine Durchbruchspannung erhöhen und/oder ein elektrisches Feld zwischen dem Gate 118 und der Quelle 112 und/oder dem Abfluss 114 verringern kann. Die Feldplatte kann einen höheren Spannungsbetrieb der Vorrichtung 110 ermöglichen oder für eine gegebene Betriebsspannung eine kleinere Vorrichtungsabmessung im Abstand Gate-zu-Abfluss ermöglichen.
  • Das Gate 118 kann aufweisen: eine Gate-Elektrode (beispielsweise Gate-Elektrode 118a der 5 bis 7), die für eine Schwellenspannung der Vorrichtung 100 einen elektrischen Durchgang bereitstellt, und ein Gate-Dielektrikum oder einen Gate-Isolator, im Folgenden als ”Gate-Isolierfilm” bezeichnet (beispielsweise Gate-Isolierfilm 118b der 5 bis 7), der zwischen der Gate-Elektrode und der Sperrschicht 106 angeordnet sein kann. Die Gate-Elektrode des Gates 118 besteht im Allgemeinen aus einem elektrisch leitfähigen Material wie etwa einem Metall. In einigen Ausführungsformen kann die Gate-Elektrode aus Nickel (Ni), Platin (Pt), Iridium (Ir), Molybdän (Mo), Gold (Au), Wolfram (W), Palladium (Pd) und/oder Aluminium (Al) bestehen. In einer Ausführungsform ist ein Ni, Pt, Ir oder Mo aufweisendes Material in dem Stammabschnitt des Gates 118 angeordnet, um einen Gate-Kontakt mit der Sperrschicht 106 bereitzustellen, und ein Au aufweisendes Material ist in dem oberen Abschnitt des Gates 118 angeordnet, um Leitfähigkeit und geringen Widerstand des Gates 118 sicherzustellen. Gemäß verschiedenen Ausführungsformen ist das Gate 118 Teil einer Transistorvorrichtung mit hoher Elektronenbeweglichkeit (HEMT-Vorrichtung).
  • In verschiedenen Ausführungsformen kann das Gate 118 zum Bereitstellen eines Schottky-Übergangs oder MIS-Übergangs der Vorrichtung 100 eingerichtet sein. Beispielsweise kann ein Schottky-Übergang gebildet sein, wenn überhaupt kein Gate-Isolierfilm verwendet wird, und der MIS-Übergang kann gebildet sein, wenn der Gate-Isolierfilm verwendet wird. In einigen Ausführungsformen kann das Gate-Dielektrikum ein dünnerer Film sein als der Gate-Isolator. Der Gate-Isolierfilm kann beispielsweise Siliziumnitrid (SiN), Siliziumoxid (SiO2), Aluminiumoxid (Al2O3), Kalziumfluorid (CaF2), Zirkoniumoxid (ZrO2) und/oder Hafniumoxid (HfO2) aufweisen. In anderen Ausführungsformen kann der Gate-Isolierfilm andere Materialien aufweisen. In einigen Ausführungsformen kann der Gate-Isolierfilm aus einem einzigen Film oder mehreren Filmen (beispielsweise ein Stapel von dielektrischen Filmen) zusammengesetzt sein.
  • Die Vorrichtung 100 kann eine Quelle 112 und einen Abfluss 114 aufweisen, die auf der Deckschicht 110 gebildet sind. Wie es dargestellt ist, können die Quelle 112 und der Abfluss 114 mit der Ladungs-Induzierschicht 108 gekoppelt sein. Die Quelle 112 und der Abfluss 114 können sich durch die Deckschicht 110, die Ladungs-Induzierschicht 108 und die Sperrschicht 106 in die Pufferschicht 104 erstrecken, wie es dargestellt ist. Gemäß verschiedenen Ausführungsformen sind die Quelle 112 und der Abfluss 114 Ohmsche Kontakte. Die Quelle 112 und der Abfluss 114 können wieder-aufgewachsene Kontakte (regrown contacts) sein, die einen gegenüber herkömmlich gewachsenen Kontakten geringeren Kontaktwiderstand bereitstellen können.
  • Die Quelle 112 und der Abfluss 114 können jeweils aus einem elektrisch leitfähigen Material wie etwa Metall bestehen. In einer Ausführungsform können die Quelle 112 und der Abfluss 114 Titan (Ti), Aluminium (Al), Molybdän (Mo), Gold (Au) und/oder Silizium (Si) aufweisen. In anderen Ausführungsformen können andere Materialien verwendet werden.
  • In einer Ausführungsform ist ein Abstand D1 zwischen dem Abfluss 114 und dem Gate 118 größer als ein Abstand 51 zwischen der Quelle 112 und dem Gate 118. Der Abstand D1 kann in verschiedenen Ausführungsformen ein kürzester Abstand zwischen dem Abfluss 114 und dem Gate 118 sein, und der Abstand S1 kann ein kürzester Abstand zwischen der Quelle 112 und dem Gate 118 sein. Das Bereitstellen eines kürzeren Abstands 51 als der Abstand D1 kann eine Durchbruchspannung von Gate 118 zu Abfluss 114 erhöhen und/oder einen Quellenwiderstand verringern.
  • In einigen Ausführungsformen kann eine dielektrische Schicht 122 auf dem Gate 118 und/oder der dielektrischen Schicht 116 gebildet sein, wie es dargestellt ist. Die dielektrische Schicht 122 kann beispielsweise Siliziumnitrid (SiN) aufweisen. Andere Materialien können in anderen Ausführungsformen für die dielektrische Schicht 122 verwendet werden. Die dielektrische Schicht 122 kann den oberen Abschnitt des Gates 118 im Wesentlichen einkapseln. Die dielektrische Schicht 122 kann in einigen Ausführungsformen als eine Passivierungsschicht dienen.
  • Die Vorrichtung kann eine auf der dielektrischen Schicht 122 gebildete Feldplatte 124 aufweisen, um eine Durchbruchsspannung zu erhöhen und/oder ein elektrisches Feld zwischen dem Gate 118 und dem Abfluss 114 zu verringern. Die Feldplatte 124 kann mit der Quelle 112 unter Verwendung eines elektrisch leitfähigen Materials 126 gekoppelt sein. Das elektrisch leitfähige Material 126 kann ein Metall wie etwa beispielsweise Gold (Au) aufweisen, das als eine Elektrode oder eine spurartige Struktur auf der dielektrischen Schicht 122 oder einem Material der Quelle 112 aufgebracht ist, wie es in 7 dargestellt ist. In anderen Ausführungsformen können andere geeignete Materialien für das elektrisch leitfähige Material 126 verwendet werden.
  • Die Feldplatte 124 kann aus einem elektrisch leitfähigen Material wie etwa einem Metall zusammengesetzt sein und kann im Zusammenhang mit dem Gate 118 beschriebene Materialien aufweisen. Die Feldplatte 124 kann über die dielektrische Schicht 122 mit dem Gate 118 kapazitiv gekoppelt sein. In einigen Ausführungsformen reicht ein kürzester Abstand zwischen der Feldplatte 124 und dem Gate 118 von 1 bis 10.000 Ångström. Die Feldplatte 124 kann über dem Gate 118 gebildet sein, so dass ein Abschnitt der Feldplatte 124 nicht direkt oberhalb des Gates 118 gebildet ist, um einen überhängenden Bereich der Feldplatte 124 bereitzustellen, wie es dargestellt ist. In einigen Ausführungsformen erstreckt sich der überhängende Bereich der Feldplatte 124 um einen Abstand H1 über einen Rand des oberen Abschnitts des Gates 118 hinaus. Der Abstand H1 kann in einigen Ausführungsformen 0,2 bis 1 Mikrometer betragen. Andere Werte für H1 können in anderen Ausführungsformen verwendet werden.
  • Gemäß verschiedenen Ausführungsformen kann die Vorrichtung 100 ein HEMT sein. In einigen Ausführungsformen kann die Vorrichtung 100 eine Schottky-Vorrichtung sein. In anderen Ausführungsformen kann die Vorrichtung 100 ein MIS-Feldeffekttransistor (MISFET) sein. Beispielsweise kann das Gate 118 in einigen Ausführungsformen zur Schaltsteuerung einer Schaltvorrichtung des Anreicherungstyps (E-mode) sein. Die Vorrichtung 100 kann für Radiofrequenz(RF)-Anwendungen, Logik-Anwendungen, Envelope-Tracking-Anwendungen und/oder Stromumformungsanwendungen verwendet werden. Beispielsweise kann die Vorrichtung 100 eine wirksame Schaltvorrichtung für Power-Switch-Anwendungen bereitstellen, einschließlich Stromaufbereitungsanwendungen wie etwa beispielsweise Wechselstrom(AC)-Gleichstrom(DC)-Konverter, DC-DC-Konverter, DC-AC-Konverter und dergleichen.
  • 2 ist ein Diagramm der Kanal-Ladungsdichte und Sperrendicke für eine Mehrzahl von beispielhaften Sperrschichtmaterialien auf GaN gemäß verschiedenen Ausführungsformen. In dem Diagramm 200 ist die Kanal-Ladungsdichte (ns) auf einer vertikalen Achse dargestellt, um eine Anzahl von Ladungsträgern pro Quadratzentimeter (cm–2) anzugeben. Die Kanal-Ladungsdichte kann in einigen Ausführungsformen mit einer 2DEG-Dichte der Vorrichtung (beispielsweise Vorrichtung 100 der 1) übereinstimmen. Die Sperrendicke ist auf einer horizontalen Achse in Nanometern (nm) angegeben.
  • In dem Diagramm 200 ist die Kanal-Ladungsdichte und Sperrendicke für verschiedene AlxInyGazN (Sperrschicht)/GaN HEMT-Strukturen gezeigt, wobei x, y und z Werte von 0 bis 1 angeben, um relative Anteile der entsprechenden Elemente zu bezeichnen. Der Graph 200 zeigt Sperrschicht-Materialsysteme einschließlich Aluminiumnitrid (beispielsweise AlN), Aluminiumgalliumnitrid (beispielsweise Al0,5Ga0,5N, Al0,4Ga0,6N, Al0,3Ga0,7N, Al0,2Ga0,8N, Al0,1Ga0,9N) und Indiumaluminiumnitrid (beispielsweise In0,18Al0,82N). Wie es dargestellt ist, schneiden die Kurven für jedes Materialsystem die horizontale Achse (wo ns = 0) bei verschiedenen Werten der Sperrendicke. Für jedes Materialsystem entspricht die Sperrendicke, bei der ns = 0, der kritischen Dicke T0 für die 2DEG-Ausbildung.
  • Eine höhere Ladungsdichte kann zum Erreichen eines geringeren On-Widerstands in einer Vorrichtung erwünscht sein. Wie es ersichtlich ist, korrespondiert eine höhere Ladungsdichte in den Materialsystemen im Allgemeinen mit einem höheren Aluminiumanteil. Wie es ferner ersichtlich ist, kann ein höherer Aluminiumgehalt des Materialsystems zu einer geringeren kritischen Dicke T0 für eine 2DEG-Ausbildung führen. Das Bereitstellen einer Sperrendicke, die geringer ist als die kritische Dicke (beispielsweise für einen E-mode Betrieb), kann in der Steuerung oder Herstellung mit einer zuverlässigen Einheitlichkeit schwierig sein, wenn der Aluminiumgehalt des Materialsystems höher ist, insbesondere in einem Fall, in dem keine Ätz-Stopperschicht vorhanden ist. Andere Techniken wie etwa die Zuführung von Spannung (strain) auf die Vorrichtung können zum Erhöhen der kritischen Dicke T0 für eine 2DEG-Ausbildung verwendet werden.
  • 3 bis 7 zeigen eine Vorrichtung (beispielsweise Vorrichtung 100 der 1) im Anschluss an verschiedene Herstellungsschritte. Die im Zusammenhang mit den 3 bis 7 beschriebenen Techniken und Anordnungen können mit den im Zusammenhang mit 1 beschriebenen Ausführungsformen übereinstimmen und umgekehrt.
  • 3 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung 300 im Anschluss an die Ausbildung eines Schichtstapels (beispielsweise Stack 101) auf einem Substrat 102, gemäß verschiedenen Ausführungsformen. Gemäß verschiedenen Ausführungsformen kann die Vorrichtung 300 durch Aufbringen einer Pufferschicht 104 auf dem Substrat 102, Aufbringen einer Sperrschicht 106 auf der Pufferschicht 104 und Aufbringen einer Ladungs-Induzierschicht 108 auf der Sperrschicht 106 hergestellt werden. In einigen Ausführungsformen kann eine Deckschicht 110 auf der Ladungs-Induzierschicht 108 aufgebracht werden. In einigen Ausführungsformen ist der Aufbringungsprozess ein epitaktischer Aufbringungsprozess wie etwa beispielsweise Molekularstrahlepitaxie (MBE), Atomlagenepitaxie (ALE), chemische Strahlepitaxie (CBE) und/oder metallorganische chemische Gasphasenabscheidung (MOCVD). Andere Aufbringungsprozesse können in anderen Ausführungsformen verwendet werden. Gemäß verschiedenen Ausführungsformen erlaubt eine Dicke und eine Materialzusammensetzung der Sperrschicht 106 und der Ladungs-Induzierschicht 108 eine Ausbildung eines 2DEG an einem Übergang zwischen der Pufferschicht 104 und der Sperrschicht 106, wie es dargestellt ist.
  • 4 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung 400 im Anschluss an die Ausbildung einer Quelle 112 und eines Abflusses 114 gemäß verschiedenen Ausführungsformen. Die Quelle 112 und der Abfluss 114 können in verschiedenen Ausführungsformen auf der Deckschicht 110 gebildet werden. In einer Ausführungsform werden Materialien wie etwa ein oder mehrere Metalle unter Verwendung beispielsweise eines Verdampfungsprozesses in einem Bereich auf der Deckschicht 110 aufgebracht, wo die Quelle 112 und der Abfluss 114 auszubilden sind. Die zum Ausbilden von Quelle 112 und Abfluss 114 verwendeten Materialien können in der folgenden Anordnung aufgebrachte Metalle aufweisen: Titan (Ti) gefolgt von Aluminium (Al), das von Molybdän (Mo) gefolgt wird, das von Titan (Ti) gefolgt wird, das von Gold (Au) gefolgt wird. Die aufgebrachten Materialien können erhitzt werden (beispielsweise für etwa 30 Sekunden auf etwa 850°C unter Verwendung eines schnellen thermischen Glühprozesses), um zu bewirken, dass die Materialien durchdringen und mit dem darunter liegenden Material der Deckschicht 110, der Ladungs-Induzierschicht 108, der Sperrschicht 106 und/oder der Pufferschicht 104 verschmelzen. In Ausführungsformen erstreckt sich sowohl die Quelle 112 als auch der Abfluss 114 durch die Deckschicht 110 und in die Pufferschicht 104. Eine Dicke der Quelle 112 und des Abflusses 114 kann von 1000 bis 2000 Ångström reichen. Andere Dicken für die Quelle 112 und den Abfluss 114 können in anderen Ausführungsformen verwendet werden.
  • Die Quelle 112 und der Abfluss 114 können durch einen Wieder-Aufwachsprozess gebildet werden, um Ohmsche Kontakte mit einem verringerten Kontaktwiderstand oder einem verringerten On-Widerstand bereitzustellen. Bei dem Wieder-Aufwachsprozess wird Material der Deckschicht 110, der Ladungs-Induzierschicht 108, der Sperrschicht 106 und/der Pufferschicht 104 selektiv in Bereichen entfernt (beispielsweise geätzt), in denen die Quelle 112 und der Abfluss 114 auszubilden sind. Ein hochdotiertes Material (beispielsweise ein n++ Material) kann in Bereichen aufgebracht werden, in denen die Schichten selektiv entfernt wurden. Das hochdotierte Material der Quelle 112 und des Abflusses 114 kann ein ähnliches Material sein wie das für die Pufferschicht 104 oder die Sperrschicht 106 verwendete Material. Beispielsweise kann in einem System, wo die Pufferschicht 104 GaN aufweist, ein Material auf GaN-Basis, das hochdotiert ist mit Silizium (Si) oder Sauerstoff (O), epitaktisch in den selektiv entfernten Bereichen auf eine Dicke von 400 bis 700 Ångström aufgebracht werden. Das hochdotierte Material kann epitaktisch durch Molekularstrahlepitaxie (MBE), Atomlagenepitaxie (ALE), chemische Strahlepitaxie (CBE) oder metallorganische chemische Gasphasenabscheidung (MOCVD) oder geeignete Kombinationen daraus aufgebracht werden. Andere Materialien, Dicken oder Aufbringungstechniken für das hochdotierte Material können in anderen Ausführungsformen verwendet werden. Ein oder mehrere Metalle einschließlich beispielsweise Titan (Ti) und/oder Gold (Au) können auf dem hochdotierten Material mit einer Dicke, die von 1000 Ångström bis 1500 Ångström reicht, beispielsweise unter Verwendung eines Lift-off-Prozesses gebildet/aufgebracht werden. Andere Materialien, Dicken und/oder Techniken für das eine oder die mehreren Metalle können in anderen Ausführungsformen verwendet werden.
  • In einigen Ausführungsformen können die Quelle 112 und der Abfluss 114 durch einen Implantationsprozess gebildet werden, der Implantationstechniken zum Einführen eines Fremdatoms (beispielsweise Silizium oder Sauerstoff) verwendet, um ein hochdotiertes Material in der Quelle 112 und dem Abfluss 114 bereitzustellen. Nach der Implantation werden die Quelle 112 und der Abfluss 114 bei einer hohen Temperatur (beispielsweise 1100 bis 1200°C) geglüht. Der Wieder-Aufwachsprozess kann vorzugsweise die mit dem Nach-Implantationsglühen verbundene hohe Temperatur vermeiden. In Ausführungsformen, in denen eine Deckschicht 110 nicht verwendet wird, können die Quelle 112 und der Abfluss 114 unter Verwendung ähnlicher Techniken, wie sie hier beschrieben sind, auf der Ladungs-Induzierschicht 108 gebildet werden.
  • 5 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung 500 im Anschluss an die Ausbildung eines Gates (beispielsweise Gate-Elektrode 118a und Gate-Isolierfilm 118b) gemäß verschiedenen Ausführungsformen. Das Gate kann eine Gate-Elektrode 118a und in einigen Ausführungsformen einen Gate-Isolierfilm 118b aufweisen.
  • Wie es dargestellt ist, kann das Gate in der Ladungs-Induzierschicht 108 und/oder der Deckschicht 110 gebildet werden. Ein Fotomasken-Material kann aufgebracht und strukturiert werden (beispielsweise unter Verwendung von Lithographie und/oder Ätzverfahren), um das selektive Entfernen von Material der Deckschicht 110 und/oder der Ladungs-Induzierschicht 108 zu erlauben, um eine Öffnung wie etwa eine Rinne zu bilden, wo die Gate-Materialien zum Bilden des Gates aufgebracht werden. Das Fotomasken-Material kann beispielsweise Fotolackmaterialien oder Hartmaskenmaterialien aufweisen. In einigen Ausführungsformen kann eine dielektrische Schicht (beispielsweise die dielektrische Schicht 116 der 6) aufgebracht und strukturiert werden, um eine Öffnung für die Bildung des Gates bereitzustellen. Die dielektrische Schicht kann in einigen Ausführungsformen als eine Hartmaske dienen.
  • Ausführungsformen der vorliegenden Offenbarung können Techniken zum Verbessern der Einheitlichkeit der Dicke der Sperrschicht 106 zwischen dem Gate (beispielsweise Gate-Elektrode 118a und/oder Gate-Isolierfilm 118b) und der Pufferschicht 104 bereitstellen, die die VTH-Steuerung der Vorrichtung 500 verbessern können. Die Einheitlichkeit einer Sperrschichtdicke, und damit VTH, kann beispielsweise durch eine Ätztiefe eines Gatevertiefungs-Ätzprozesses, der die Öffnung bildet, eine verbleibende Dicke der Sperrschicht 106 und/oder der Ladungs-Induzierschicht 108 im Anschluss an den Ätzprozess, eine Dicke und Einheitlichkeit der Dicke des Gate-Isolierfilms 118b und eine beliebige Abwandlung bei dem Prozess festgelegt werden.
  • In einer Ausführungsform kann ein Ätzprozess zum Entfernen von Material der Deckschicht 110 und zumindest eines Abschnitts der Ladungs-Induzierschicht 108 verwendet werden. Der Ätzprozess kann ein zeitlicher Ätzprozess oder ein selektiver Ätzprozess sein. Der selektive Ätzprozess kann beispielsweise selektives Trocken- und/oder Plasmaätzen aufweisen. Eine Ätzgeschwindigkeit eines Materials mit geringerem Aluminiumanteil kann für Ätzstoffe mit Borchlorid (BCl3) und/oder Chlor (Cl2) oder analoge Ätzstoffe höher sein als eine Ätzgeschwindigkeit eines Materials, das mehr Aluminium aufweist. Somit kann in Ausführungsformen, wo die Deckschicht 110 einen geringeren Aluminiumanteil aufweist als die Ladungs-Induzierschicht 108, das Material der Deckschicht 110 relativ zu dem Material der Ladungs-Induzierschicht 108 selektiv entfernt werden.
  • Material der Ladungs-Induzierschicht 108, das in dem Gate-Vertiefungsbereich im Anschluss an den zeitlichen Ätzprozess oder den selektiven Ätzprozess verbleiben kann, kann durch einen anderen selektiven Ätzprozess entfernt werden. Beispielsweise kann ein Nass-Ätzverfahren verwendet werden. Eine Ätzgeschwindigkeit von Material, das mehr Aluminium enthält, kann für Ätzstoffe einschließlich Kaliumhydroxid (KOH) und/oder Tetramethylammoniumhydroxid (TMAH) oder analoge Ätzstoffe höher sein als eine Ätzgeschwindigkeit eines Materials, das weniger Aluminium enthält. Somit kann in Ausführungsformen, wo die Ladungs-Induzierschicht 108 einen höheren Aluminiumanteil als die Sperrschicht 106 aufweist, das Material der Ladungs-Induzierschicht 108 relativ zu dem Material der Sperrschicht 106 selektiv entfernt werden. In einigen Ausführungsformen kann das selektive Ätzen zum Entfernen des Materials der Ladungs-Induzierschicht 108 die Sperrschicht 106 freilegen. Die Sperrschicht 106 kann in diesem Zusammenhang als eine Ätz-Stopperschicht dienen und die Dicke für VTH steuern. Weil der Ätzprozess angehalten werden kann, kurz nachdem die Sperrschicht 106 freigelegt ist, kann die Dicke (beispielsweise Dicke T der 1) der Sperrschicht 106 vor allem durch die Aufbringungsstärke der Sperrschicht 106 gesteuert werden.
  • In anderen Ausführungsformen kann Material der Ladungs-Induzierschicht 108, das im Anschluss an den zeitlich abgestimmten Ätzprozess oder den selektiven Ätzprozess (beispielsweise BCl3/Cl2) in dem Gate-Vertiefungsbereich verbleiben kann, zur Ausbildung des Gate-Isolierfilms 118b selektiv oxidiert werden. Beispielsweise kann ein Oxidationsverfahren ein thermisches Verfahren aufweisen, das unter Umgebungssauerstoff (O2) oder durch Plasmabehandlungen durchgeführt wird. Schichten mit Aluminiumgehalt können oxidiert werden (beispielsweise durch Ersetzen von Stickstoff durch Sauerstoff), um Aluminiumoxid (beispielsweise Al2O3) zu bilden. In einigen Ausführungsformen können zusätzliche elektrische Isolatormaterialien zum Bilden des Gate-Isolierfilms 118b aufgebracht werden. In weiteren Ausführungsformen können elektrische Isolatormaterialien auf der Sperrschicht 106, der Ladungs-Induzierschicht 108 und der Deckschicht 110 unter Verwendung anderer Techniken zum Ausbilden des Gate-Isolierfilms 118b aufgebracht werden.
  • Die Gate-Elektrode 118a kann durch Aufbringen eines elektrisch leitfähigen Materials in die vertiefte Öffnung des Stacks 101 gebildet werden. In Ausführungsformen, in denen ein Gate-Isolierfilm 118b verwendet wird, kann die Gate-Elektrode 118a auf dem Gate-Isolierfilm 118b aufgebracht werden. Das elektrisch leitfähige Material kann durch ein beliebiges geeignetes Aufbringungsverfahren einschließlich beispielsweise Verdampfung, Atomlagenabscheidung (ALD) und/oder chemische Gasphasenabscheidung (CVD) aufgebracht werden.
  • 6 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung 600 im Anschluss an die Ausbildung eines Gates (beispielsweise Gate-Elektrode 118a und Gate-Isolierfilm 118b) mit einer integrierten Feldplatte gemäß verschiedenen Ausführungsformen. Die Feldplatte kann in den oberen Abschnitt des T-förmigen Gates integriert werden und kann aus einem elektrisch leitfähigen Material (beispielsweise dasselbe oder ein ähnliches Material wie die Gate-Elektrode 118a) zusammengesetzt sein.
  • In einigen Ausführungsformen kann die Vorrichtung 600 ferner eine auf dem Stack 101 aufgebrachte dielektrische Schicht 116 wie etwa SiN zum Bereitstellen einer Passivierung für den Kanal/Gate-Bereich der Vorrichtung 600 bereitstellen. Die dielektrische Schicht 116 kann unter Verwendung einer geeigneten Technik als Teil eines Gate-Ausbildungsprozesses strukturiert oder vertieft werden. In einigen Ausführungsformen kann ein Profil des Gates in einem Bereich der dielektrischen Schicht 116 sich stärker verjüngend im Vergleich zu einem Bereich des Stacks 101 ausgebildet sein, wie es dargestellt ist. Eine solche relative Verjüngung kann aufgrund einer Ätzprozessvariation der Materialien und/oder Ätztechniken entstehen. Der Stammabschnitt oder der obere Abschnitt des T-förmigen Feldplatten-Gates kann durch Metallauftrag/Ätzprozesse oder einen Lift-off-Prozess gebildet sein.
  • 7 veranschaulicht schematisch eine Querschnittansicht einer Vorrichtung 700 im Anschluss an die Ausbildung einer zusätzlichen, mit der Quelle verbundenen Feldplatte 124 gemäß verschiedenen Ausführungsformen. Eine dielektrische Schicht 122 kann auf der dielektrischen Schicht 116 und der Gate-Elektrode 118a gebildet sein, wie es dargestellt ist. Ein elektrisch leitfähiges Material kann auf der Quelle 112 aufgebracht werden, um die Quelle mit der Feldplatte 124 elektrisch zu koppeln.
  • 8 ist ein Flussdiagramm eines Verfahrens 800 zum Herstellen einer Vorrichtung (beispielsweise die Vorrichtung 100, 300, 400, 500, 600 oder 700 der entsprechenden 1, 3 bis 7) gemäß verschiedenen Ausführungsformen. Das Verfahren 800 kann mit den in Zusammenhang mit den 1 bis 7 beschriebenen Techniken und Anordnungen übereinstimmen.
  • Bei 802 weist das Verfahren 800 das Bilden einer Pufferschicht (beispielsweise Pufferschicht 104 der 1) auf einem Substrat auf (beispielsweise Substrat 102 der 1). Die Pufferschicht kann unter Verwendung eines epitaktischen Aufbringungsprozesses zum Aufbringen eines Pufferschichtmaterials auf dem Substrat gebildet werden.
  • Bei 804 weist das Verfahren 800 ferner das Bilden einer Sperrschicht (beispielsweise Sperrschicht 106 der 1) auf der Pufferschicht auf. Die Sperrschicht kann unter Verwendung eines epitaktischen Aufbringungsprozesses zum Aufbringen eines Sperrschichtmaterials auf der Pufferschicht gebildet werden.
  • Bei 806 weist das Verfahren 800 ferner das Bilden einer Ladungs-Induzierschicht (beispielsweise Ladungs-Induzierschicht 108 der 1) auf der Sperrschicht auf. Die Ladungs-Induzierschicht kann unter Verwendung eines epitaktischen Aufbringungsprozesses zum Aufbringen eines Ladungs-Induzierschichtmaterials auf der Sperrschicht gebildet werden.
  • Bei 808 weist das Verfahren ferner das Bilden einer Deckschicht (beispielsweise Deckschicht 110 der 1) auf der Ladungs-Induzierschicht auf. Die Deckschicht kann unter Verwendung eines epitaktischen Aufbringungsprozesses zum Aufbringen eines Deckschichtmaterials auf der Ladungs-Induzierschicht gebildet werden.
  • Bei 810 weist das Verfahren 800 ferner das Bilden einer Quelle und eines Abflusses auf (beispielsweise Quelle 112 und Abfluss 114 der 1). Die Quelle und der Abfluss können mit der Ladungs-Induzierschicht gekoppelt sein und sich in einigen Ausführungsformen durch die Ladungs-Induzierschicht und die Sperrschicht in die Pufferschicht erstrecken.
  • Bei 812 weist das Verfahren 800 ferner das Bilden eines Gates auf (beispielsweise Gate 118 der 1). Das Gate kann durch Entfernen eines Abschnitts der Deckschicht zum Freilegen eines Abschnitts der Ladungs-Induzierschicht und durch Entfernen eines Abschnitts der Ladungs-Induzierschicht zum Bilden einer Öffnung oder einer Gate-Vertiefung zum Aufbringen von Gate-Materialien gebildet werden. Ein elektrisches Isolatormaterial kann in der Öffnung zum Bilden eines Gate-Isolierfilms aufgebracht werden (beispielsweise Gate-Isolierfilm 118b der 7). In einigen Ausführungsformen kann der Gate-Isolierfilm über den Zugangsbereichen des Kanals aufgebracht werden und in einem Endprodukt der Vorrichtung zum Verkauf oder Transport zu einem Kunden in diesem Bereich gelassen werden. In einigen Ausführungsformen kann das Entfernen des Abschnittes der Deckschicht und/oder des Abschnitts der Ladungs-Induzierschicht durch zeitliche, Trocken-/Plasma- und/oder Nass-Ätzprozesse, wie sie hierin beschrieben sind, entfernt werden. In einigen Ausführungsformen kann das Entfernen des Abschnitts der Ladungs-Induzierschicht die Sperrschicht freilegen. Die Sperrschicht kann als eine Ätz-Stopperschicht zum selektiven Ätzen des Materials der Ladungs-Induzierschicht dienen. In einigen Ausführungsformen kann das Entfernen des Abschnitts der Ladungs-Induzierschicht die Sperrschicht nicht freilegen, und ein Oxidationsprozess kann zum Ersetzen von Stickstoff mit Sauerstoff und somit zum Ausbilden eines Gate-Isolierfilms 118b auf freigelegten Schichten in der vertieften Öffnung, die in dem Schichtstapel gebildet wurde, verwendet werden.
  • Ein elektrisch leitfähiges Material kann in der Öffnung zum Bilden einer Gate-Elektrode aufgebracht werden (beispielsweise Gate-Elektrode 118a der 7). In Ausführungsformen, in denen der Gate-Isolierfilm verwendet wird, kann das elektrisch leitfähige Material auf dem Gate-Isolierfilm aufgebracht werden.
  • Bei 814 weist das Verfahren 800 ferner das Bilden einer dielektrischen Schicht (beispielsweise dielektrische Schicht 116 und/oder 122 der 1) auf dem Gate auf. Die dielektrische Schicht kann durch einen beliebigen geeigneten Aufbringungsprozess aufgebracht werden.
  • Bei 816 weist das Verfahren ferner das Bilden einer Feldplatte auf der dielektrischen Schicht auf. Die Feldplatte kann durch Aufbringen eines elektrisch leitfähigen Materials auf der dielektrischen Schicht unter Verwendung einer beliebigen geeigneten Aufbringungstechnik gebildet werden. Strukturierungsprozesse wie etwa Lithographie und/oder Ätzprozesse können verwendet werden, um Abschnitte des aufgebrachten elektrisch leitfähigen Materials zum Bilden der Feldplatte selektiv zu entfernen. In anderen Ausführungsformen können andere geeignete Techniken verwendet werden.
  • Verschiedene Vorgänge sind als mehrere einzelne Vorgänge der Reihe nach in einer Art und Weise beschrieben, die für das Verständnis des beanspruchten Gegenstands besonders hilfreich ist. Jedoch sollte die Reihenfolge der Beschreibung nicht so verstanden werden, dass sie angibt, dass diese Vorgänge notwendigerweise reihenfolgeabhängig sind. Insbesondere können diese Vorgänge nicht in der vorgestellten Reihenfolge durchgeführt werden. Beschriebene Vorgänge können in einer anderen Reihenfolge als die beschriebene Ausführungsform durchgeführt werden. Verschiedene zusätzliche Vorgänge können durchgeführt werden und/oder beschriebene Vorgänge können in zusätzlichen Ausführungsformen weggelassen werden.
  • Hierin beschriebene Ausführungsformen einer Vorrichtung (beispielsweise die Vorrichtung 100, 500, 600, 700 der entsprechenden 1, 5 bis 7) und Geräte mit einer solchen Vorrichtung können in verschiedene andere Geräte und Systeme eingebaut werden. 9 zeigt schematisch ein Beispielsystem mit einer Vorrichtung gemäß verschiedenen Ausführungsformen. Wie es dargestellt ist, weist das System 900 ein Leistungsverstärkermodul (power amplifier-, PA-Modul) 902 auf, das in einigen Ausführungsformen ein Radiofrequenz(RF)PA-Modul sein kann. Das System 900 kann einen mit dem Leistungsverstärkermodul 902 wie dargestellt gekoppelten Transceiver 904 aufweisen. Das Leistungsverstärkermodul 902 kann eine hierin beschriebene Vorrichtung aufweisen (beispielsweise die Vorrichtung 100, 500, 600, 700 der entsprechenden 1, 5 bis 7).
  • Das Leistungsverstärkermodul 902 kann ein RF-Eingangssignal, RFin, von dem Transceiver 904 empfangen. Das Leistungsverstärkermodul 902 kann das RF-Eingangssignal, RFin, verstärken, um das RF-Ausgangssignal, RFout, bereitzustellen. Das RF-Eingangssignal, RFin, und das RF-Ausgangssignal, RFout, können beide Teil einer Übertragungskette sein, in 9 jeweils bezeichnet durch Tx-RFin und Tx-RFout.
  • Das verstärkte RF-Ausgangssignal, RFout, kann einem Antennenschaltmodul (antenna switch module, ASM) 906 zur Verfügung gestellt werden, das eine Over-the-Air-Übertragung (OTA-Übertragung) des RF-Ausgangssignals, RFout, über einen Antennenaufbau 908 bewirkt. Das ASM 906 kann auch RF-Signale über den Antennenaufbau 908 empfangen und die empfangenen RF-Signale, Rx, entlang einer Empfangskette an den Transceiver 904 koppeln.
  • In verschiedenen Ausführungsformen kann der Antennenaufbau 908 einen oder mehrere Richtungsantennen und/oder Rundstrahlantennen aufweisen, einschließlich beispielsweise eine Dipolantenne, eine Monopolantenne, eine Patch-Antenne, eine Rahmenantenne, eine Microstrip-Antenne oder einen beliebigen anderen Antennentyp, der für OTA-Sendung/-Empfang von RF-Signalen geeignet ist.
  • Das System 900 kann eine beliebige Anlage mit Leistungsverstärkung sein. Die Vorrichtung (beispielsweise die Vorrichtung 100, 500, 600, 700 der jeweiligen 1, 5 bis 7) kann eine wirksame Schaltvorrichtung für Power-Switch-Anwendungen einschließlich Stromaufbereitungseinrichtungen wie etwa beispielsweise Wechselstrom(AC)-Gleichstrom(DC)-Konvertern, DC-DC-Konvertern, DC-AC-Konvertern und dergleichen bereitstellen. In verschiedenen Ausführungsformen kann das System 900 für Leistungsverstärkung bei hoher Radiofrequenzleistung und -frequenz besonders nützlich sein. Zum Beispiel kann das System 900 geeignet sein für terrestrische und Satellitenkommunikation, Radaranlagen und/oder möglicherweise in verschiedenen industriellen und medizinischen Anwendungen. Genauer gesagt kann das System 900 in verschiedenen Ausführungsformen folgendes sein: eine Radarvorrichtung, eine Satellitenkommunikationseinrichtung, ein Mobiltelefon, eine Basisstation eines Mobiltelefons, ein Rundfunkradio und/oder ein Fernseh-Verstärkungssystem.
  • Wenngleich bestimmte Ausführungsformen zum Zweck der Beschreibung hierin veranschaulicht und beschrieben wurden, kann eine breite Vielzahl von alternativen und/oder äquivalenten Ausführungsformen oder Implementierungen, die zum Erreichen derselben Zwecke eingerichtet sind, anstelle der gezeigten und beschriebenen Ausführungsformen verwendet werden, ohne den Umfang der vorliegenden Offenbarung zu verlassen. Diese Anmeldung soll beliebige Anpassungen oder Variationen der hierin diskutierten Ausführungsformen abdecken. Aus diesem Grund wird besonders betont, dass die hierin beschriebenen Ausführungsformen nur durch die Ansprüche und deren Äquivalente beschränkt sind.

Claims (15)

  1. Einrichtung, die aufweist: eine auf einem Substrat angeordnete Pufferschicht, wobei die Pufferschicht so eingerichtet ist, dass sie als ein Kanal eines Transistors dient und Gallium (Ga) und Stickstoff (N) aufweist; eine auf der Pufferschicht angeordnete Sperrschicht, wobei die Sperrschicht zum Versorgen des Kanals mit beweglichen Ladungsträgern eingerichtet ist und Aluminium (Al), Gallium (Ga) und Stickstoff (N) aufweist; eine auf der Sperrschicht angeordnete Ladungs-Induzierschicht, wobei die Ladungs-Induzierschicht zum Induzieren von Ladung in dem Kanal eingerichtet ist und Aluminium (Al) und Stickstoff (N) aufweist; und einen in der Ladungs-Induzierschicht angeordneten und mit der Sperrschicht gekoppelten Gate-Anschluss zum Steuern des Kanals.
  2. Einrichtung nach Anspruch 1, wobei: die Ladungs-Induzierschicht eine erste Bandlückenenergie hat, die Sperrschicht eine zweite Bandlückenenergie hat, und die erste Bandlückenenergie größer ist als die zweite Bandlückenenergie; oder die Ladungs-Induzierschicht eine erste Polarisation hat, die Sperrschicht eine zweite Polarisation hat, und die erste Polarisation größer ist als die zweite Polarisation.
  3. Einrichtung nach Anspruch 1 oder 2, wobei: die Sperrschicht eine Dicke hat, die eine Ausbildung eines zweidimensionalen Elektronengases (2DEG) in einem zwischen dem Gate-Anschluss und der Pufferschicht angeordneten Gate-Bereich verhindert; und der Gate-Anschluss zur Schaltsteuerung einer Transistorschaltvorrichtung mit hoher Elektronenbeweglichkeit (HEMT) des Anreicherungstyps (E-Mode) eines Leistungsverstärkers eingerichtet ist.
  4. Einrichtung nach Anspruch 1 oder 2, die ferner aufweist: eine auf der Ladungs-Induzierschicht angeordnete Deckschicht, wobei die Deckschicht Aluminium (Al), Gallium (Ga) und Stickstoff (N) aufweist.
  5. Einrichtung nach Anspruch 4, wobei: die Pufferschicht Galliumnitrid (GaN) aufweist; die Sperrschicht und die Deckschicht Aluminiumgalliumnitrid (AlxGa1-xN) aufweisen, wobei x einen Wert hat, der kleiner als oder gleich 0,2 ist, und der relative Anteile der entsprechenden Elemente angibt; die Ladungs-Induzierschicht Indiumaluminiumnitrid (InyAl1-yN) aufweist, wobei y einen Wert hat, der kleiner als oder gleich 0,2 ist, und der relative Anteile der entsprechenden Elemente angibt; die Sperrschicht eine Dicke hat, die größer als oder gleich 30 Ångström ist; die Ladungs-Induzierschicht eine Dicke hat, die kleiner als oder gleich 30 Ångström ist; und die Deckschicht eine Dicke hat, die kleiner als oder gleich 10.000 Ångström ist.
  6. Einrichtung nach Anspruch 1 oder 2, wobei der Gate-Anschluss eine Gate-Elektrode aufweist, die mit Material der Sperrschicht zum Bilden eines Schottky-Übergangs oder eines Metall-Isolator-Halbleiter(MIS)-Übergangs gekoppelt ist.
  7. Einrichtung nach Anspruch 1 oder 2, die ferner aufweist: eine mit der Ladungs-Induzierschicht gekoppelte Quelle; einen mit der Ladungs-Induzierschicht gekoppelten Abfluss, wobei sich die Quelle und der Abfluss durch die Ladungs-Induzierschicht und die Sperrschicht in die Pufferschicht erstrecken; ein auf der Ladungs-Induzierschicht angeordnetes dielektrisches Material, wobei das dielektrische Material einen Abschnitt des Gate-Anschlusses einkapselt; und eine auf dem dielektrischen Material angeordnete Feldplatte, wobei der Gate-Anschluss ein T-förmiges Feldplatten-Gate ist; der Gate-Anschluss Nickel (Ni), Platin (Pt), Iridium (Ir), Molybdän (Mo) oder Gold (Au) aufweist; und die Feldplatte mit der Quelle elektrisch gekoppelt ist und mit dem Gate-Anschluss durch das dielektrische Material kapazitiv gekoppelt ist.
  8. Einrichtung nach Anspruch 1 oder 2, die ferner aufweist: das Substrat, wobei das Substrat Silizium (Si), Siliziumcarbid (SiC), Saphir (Al2O3), Galliumnitrid (GaN), Diamant (C), Siliziumoxid (SiO2) oder Aluminiumnitrid (AlN) aufweist, wobei: die Pufferschicht mit dem Substrat epitaktisch gekoppelt ist; die Sperrschicht mit der Pufferschicht epitaktisch gekoppelt ist; die Ladungs-Induzierschicht mit der Sperrschicht epitaktisch gekoppelt ist; und die Pufferschicht, die Sperrschicht oder die Ladungs-Induzierschicht aus mehreren Schichten zusammengesetzt ist.
  9. Verfahren, das aufweist: Bilden einer Pufferschicht auf einem Substrat, wobei die Pufferschicht so eingerichtet ist, dass sie als ein Kanal eines Transistors dient und Gallium (Ga) und Stickstoff (N) aufweist; Bilden einer Sperrschicht auf der Pufferschicht, wobei die Sperrschicht zum Versorgen des Kanals mit beweglichen Ladungsträgern eingerichtet ist und Aluminium (Al), Gallium (Ga) und Stickstoff (N) aufweist; Bilden einer Ladungs-Induzierschicht auf der Sperrschicht, wobei die Ladungs-Induzierschicht zum Induzieren von Ladung in dem Kanal eingerichtet ist und Aluminium (Al) und Stickstoff (N) aufweist; und Bilden eines Gate-Anschlusses in der Ladungs-Induzierschicht, wobei der Gate-Anschluss mit der Sperrschicht zum Steuern des Kanals gekoppelt ist.
  10. Verfahren nach Anspruch 9, wobei: das Bilden der Pufferschicht das epitaktische Aufbringen eines Pufferschichtmaterials auf dem Substrat aufweist; das Bilden der Sperrschicht das epitaktische Aufbringen eines Sperrschichtmaterials auf der Pufferschicht aufweist; und das Bilden der Ladungs-Induzierschicht das epitaktische Aufbringen eines Ladungs-Induzierschichtmaterials auf der Sperrschicht aufweist, wobei die Ladungs-Induzierschicht eine erste Polarisation hat, die Sperrschicht eine zweite Polarisation hat, und die erste Polarisation größer ist als die zweite Polarisation; und das Bilden der Ladungs-Induzierschicht das epitaktische Aufbringen eines Ladungs-Induzierschichtmaterials auf der Sperrschicht aufweist, wobei die Ladungs-Induzierschicht eine erste Bandlückenenergie hat, die Sperrschicht eine zweite Bandlückenenergie hat, und die erste Bandlückenenergie größer ist als die zweite Bandlückenenergie.
  11. Verfahren nach Anspruch 10, das ferner aufweist: Bilden einer Deckschicht auf der Ladungs-Induzierschicht durch das epitaktische Aufbringen eines Deckschichtmaterials auf der Ladungs-Induzierschicht, wobei die Deckschicht Aluminium (Al), Gallium (Ga) und Stickstoff (N) aufweist, wobei: das Pufferschichtmaterial Galliumnitrid (GaN) aufweist; das Sperrschichtmaterial und das Deckschichtmaterial Aluminiumgalliumnitrid (AlxGa1-xN) aufweisen, wobei x einen Wert hat, der kleiner als oder gleich 0,2 ist, der relative Anteile der entsprechenden Elemente angibt; das Ladungs-Induzierschichtmaterial Indiumaluminiumnitrid (InyAl1-yN) aufweist, wobei y einen Wert hat, der kleiner als oder gleich 0,2 ist, der relative Anteile der entsprechenden Elemente angibt; das Bilden der Sperrschicht eine Sperrschichtdicke bereitstellt, die kleiner als oder gleich 60 Ångström ist; das Bilden der Ladungs-Induzierschicht eine Ladungs-Induzierschichtdicke bereitstellt, die kleiner als oder gleich 30 Ångström ist; das Bilden der Deckschicht eine Deckschichtdicke bereitstellt, die kleiner als oder gleich 10.000 Ångström ist; die Sperrschichtdicke die Ausbildung eines zweidimensionalen Elektronengases (2DEG) in einem zwischen dem Gate-Anschluss und der Pufferschicht angeordneten Gate-Bereich verhindert; und der Gate-Anschluss zur Schaltsteuerung einer Transistorvorrichtung mit hoher Elektronenbeweglichkeit (HEMT) des Anreicherungstyps (E-Mode) eingerichtet ist.
  12. Verfahren nach Anspruch 11, wobei das Bilden des Gate-Anschlusses aufweist: Entfernen eines Abschnitts der Deckschicht zum Freilegen der Ladungs-Induzierschicht durch selektives Ätzen des Deckschichtmaterials unter Verwendung von Borchlorid (BCl3) oder Chlor (Cl2); und Entfernen eines Abschnitts der Ladungs-Induzierschicht durch selektives Ätzen des Ladungs-Induzierschichtmaterials unter Verwendung von Kaliumhydroxid (KOH) oder Tetramethylammoniumhydroxid (TMAH), wobei: das Entfernen des Abschnitts der Ladungs-Induzierschicht die Sperrschicht freilegt; und die Sperrschicht als eine Ätz-Stopperschicht für das selektive Ätzen des Ladungs-Induzierschichtmaterials dient.
  13. Verfahren nach Anspruch 12, wobei das Bilden des Gate-Anschlusses ferner aufweist: Aufbringen eines Gate-Elektrodenmaterials in einen Bereich, in dem das Deckschichtmaterial und die Ladungs-Induzierschicht entfernt wurden, wobei das Gate-Elektrodenmaterial mit dem Material der Sperrschicht zum Bilden eines Schottky-Übergangs gekoppelt ist.
  14. Verfahren nach Anspruch 12, wobei das Bilden des Gate-Anschlusses ferner aufweist: das selektive Oxidieren des Ladungs-Induzierschichtmaterials, das durch das Entfernen des Abschnitts der Ladungs-Induzierschicht freigelegt ist, zum Bilden eines Gate-Isolators; und Aufbringen eines Gate-Elektrodenmaterials auf dem Gate-Isolator, wobei die Gate-Elektrode und der Gate-Isolator mit dem Sperrschichtmaterial zum Bilden eines Metall-Isolator-Halbleiter(MIS)-Übergangs gekoppelt sind.
  15. Verfahren nach einem der vorhergehenden Ansprüche, das ferner aufweist: Bilden einer Quelle und eines Abflusses, die mit der Ladungs-Induzierschicht gekoppelt sind, wobei sich die Quelle und der Abfluss durch die Ladungs-Induzierschicht und die Sperrschicht in die Pufferschicht erstrecken; Aufbringen eines dielektrischen Materials auf der Ladungs-Induzierschicht, wobei das dielektrische Material einen Abschnitt des Gate-Anschlusses einkapselt, wobei der Gate-Anschluss ein T-förmiges Feldplattengate ist; und Bilden einer Feldplatte auf dem dielektrischen Material, wobei die Feldplatte mit der Quelle elektrisch gekoppelt ist und mit dem Gate-Anschluss durch das dielektrische Material kapazitiv gekoppelt ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110808211A (zh) * 2019-11-08 2020-02-18 中国电子科技集团公司第十三研究所 斜型栅结构氧化镓场效应晶体管及其制备方法

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884334B2 (en) * 2012-11-09 2014-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Composite layer stacking for enhancement mode transistor
KR20150092172A (ko) 2012-11-16 2015-08-12 메사추세츠 인스티튜트 오브 테크놀로지 반도체 구조물, 및 리세스 형성 에칭 수법
US9263275B2 (en) 2013-03-12 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Interface for metal gate integration
US9105578B2 (en) * 2013-03-12 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interface for metal gate integration
CN105518868B (zh) * 2013-08-30 2019-06-28 国立研究开发法人科学技术振兴机构 InGaAlN基半导体元件
KR102086360B1 (ko) * 2013-11-07 2020-03-09 삼성전자주식회사 n형 질화물 반도체의 전극형성방법, 질화물 반도체 소자 및 그 제조방법
US10483386B2 (en) * 2014-01-17 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, transistor having doped seed layer and method of manufacturing the same
US9660067B2 (en) 2014-03-25 2017-05-23 Intel Corporation III-N transistors with epitaxial layers providing steep subthreshold swing
US9318593B2 (en) * 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
WO2016043748A1 (en) 2014-09-18 2016-03-24 Intel Corporation Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon cmos-compatible semiconductor devices
KR102203497B1 (ko) 2014-09-25 2021-01-15 인텔 코포레이션 독립형 실리콘 메사들 상의 iii-n 에피택셜 디바이스 구조체들
WO2016068935A1 (en) * 2014-10-30 2016-05-06 Intel Corporation Source/drain regrowth for low contact resistance to 2d electron gas in gallium nitride transistors
US10573647B2 (en) * 2014-11-18 2020-02-25 Intel Corporation CMOS circuits using n-channel and p-channel gallium nitride transistors
US10756208B2 (en) 2014-11-25 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated chip and method of forming the same
US11164970B2 (en) 2014-11-25 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact field plate
US10056456B2 (en) 2014-12-18 2018-08-21 Intel Corporation N-channel gallium nitride transistors
US20160293596A1 (en) * 2015-03-30 2016-10-06 Texas Instruments Incorporated Normally off iii-nitride transistor
JP2016207890A (ja) * 2015-04-24 2016-12-08 トヨタ自動車株式会社 ヘテロ接合半導体装置
WO2016186654A1 (en) 2015-05-19 2016-11-24 Intel Corporation Semiconductor devices with raised doped crystalline structures
SG10201604524PA (en) * 2015-06-05 2017-01-27 Lam Res Corp ATOMIC LAYER ETCHING OF GaN AND OTHER III-V MATERIALS
WO2016209283A1 (en) 2015-06-26 2016-12-29 Intel Corporation Heteroepitaxial structures with high temperature stable substrate interface material
WO2017015225A1 (en) * 2015-07-17 2017-01-26 Cambridge Electronics, Inc. Field-plate structures for semiconductor devices
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
DE102015118440A1 (de) * 2015-10-28 2017-05-04 Infineon Technologies Austria Ag Halbleiterbauelement
WO2017111888A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Envelope-tracking control techniques for highly-efficient rf power amplifiers
WO2017111869A1 (en) 2015-12-24 2017-06-29 Intel Corporation Transition metal dichalcogenides (tmdcs) over iii-nitride heteroepitaxial layers
US10062776B2 (en) * 2016-02-05 2018-08-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US9941398B2 (en) * 2016-03-17 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor (HEMT) capable of protecting a III-V compound layer
US10991817B2 (en) * 2016-07-01 2021-04-27 Intel Corporation Group III-N transistors including source to channel heterostructure design
WO2018004650A1 (en) * 2016-07-01 2018-01-04 Intel Corporation 1t-1r rram cell including group iii-n access transistor
US10068976B2 (en) * 2016-07-21 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Enhancement mode field-effect transistor with a gate dielectric layer recessed on a composite barrier layer for high static performance
CN106712829A (zh) * 2016-11-28 2017-05-24 深圳天珑无线科技有限公司 一种天线切换方法和电路
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10446544B2 (en) * 2017-06-08 2019-10-15 Qorvo Us, Inc. Enhancement-mode/depletion-mode field-effect transistor GAN technology
DE112018003057T5 (de) * 2017-06-15 2020-04-09 Efficient Power Conversion Corporation Gan-transistor im anreicherungsmodus mit selektiven und nicht selektiven ätzschichten für verbesserte gleichförmigkeit der gan-spacerdicke
US11380806B2 (en) * 2017-09-28 2022-07-05 Intel Corporation Variable capacitance device with multiple two-dimensional electron gas (2DEG) layers
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
US11557667B2 (en) 2017-09-30 2023-01-17 Intel Corporation Group III-nitride devices with improved RF performance and their methods of fabrication
CN110034186B (zh) * 2018-01-12 2021-03-16 中国科学院苏州纳米技术与纳米仿生研究所 基于复合势垒层结构的iii族氮化物增强型hemt及其制作方法
US10516023B2 (en) 2018-03-06 2019-12-24 Infineon Technologies Austria Ag High electron mobility transistor with deep charge carrier gas contact structure
US10541313B2 (en) 2018-03-06 2020-01-21 Infineon Technologies Austria Ag High Electron Mobility Transistor with dual thickness barrier layer
US11563098B2 (en) 2018-06-22 2023-01-24 Intel Corporation Transistor gate shape structuring approaches
DE102018212736B4 (de) * 2018-07-31 2022-05-12 Christian-Albrechts-Universität Zu Kiel Ferroelektrische Halbleitervorrichtung mit einer einen Mischkristall aufweisenden ferroelektrischen Speicherschicht und Verfahren zu deren Herstellung
US20200194551A1 (en) * 2018-12-13 2020-06-18 Intel Corporation High conductivity source and drain structure for hemt devices
US11610971B2 (en) * 2018-12-17 2023-03-21 Intel Corporation Cap layer on a polarization layer to preserve channel sheet resistance
US11302786B2 (en) * 2019-04-04 2022-04-12 Hrl Laboratories Llc Miniature field plate T-gate and method of fabricating the same
JP7448314B2 (ja) * 2019-04-19 2024-03-12 株式会社東芝 半導体装置
CN112216738A (zh) * 2019-07-09 2021-01-12 台湾积体电路制造股份有限公司 集成芯片及其形成方法
CN112349773A (zh) * 2019-08-07 2021-02-09 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
CN112397582B (zh) 2019-08-14 2024-05-14 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
US20210399119A1 (en) * 2020-06-23 2021-12-23 Intel Corporation Transition metal-iii-nitride alloys for robust high performance hemts
CN113972266A (zh) * 2020-07-23 2022-01-25 芜湖启迪半导体有限公司 隧穿增强型垂直结构的hemt器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086398A (ja) * 2004-09-17 2006-03-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008270794A (ja) * 2007-03-29 2008-11-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US8680580B2 (en) * 2007-11-19 2014-03-25 Renesas Electronics Corporation Field effect transistor and process for manufacturing same
US8309987B2 (en) * 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
US8384129B2 (en) * 2009-06-25 2013-02-26 The United States Of America, As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110808211A (zh) * 2019-11-08 2020-02-18 中国电子科技集团公司第十三研究所 斜型栅结构氧化镓场效应晶体管及其制备方法

Also Published As

Publication number Publication date
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