DE112018003057T5 - Gan-transistor im anreicherungsmodus mit selektiven und nicht selektiven ätzschichten für verbesserte gleichförmigkeit der gan-spacerdicke - Google Patents

Gan-transistor im anreicherungsmodus mit selektiven und nicht selektiven ätzschichten für verbesserte gleichförmigkeit der gan-spacerdicke Download PDF

Info

Publication number
DE112018003057T5
DE112018003057T5 DE112018003057.1T DE112018003057T DE112018003057T5 DE 112018003057 T5 DE112018003057 T5 DE 112018003057T5 DE 112018003057 T DE112018003057 T DE 112018003057T DE 112018003057 T5 DE112018003057 T5 DE 112018003057T5
Authority
DE
Germany
Prior art keywords
layer
doped
groups iii
etch stop
gan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112018003057.1T
Other languages
English (en)
Inventor
Jianjun Cao
Robert Beach
Guangyuan Zhao
Yoga Saripalli
Zhikai Tang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Efficient Power Conversion Corp
Original Assignee
Efficient Power Conversion Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Efficient Power Conversion Corp filed Critical Efficient Power Conversion Corp
Publication of DE112018003057T5 publication Critical patent/DE112018003057T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Abstract

Transistor-Gate-Struktur im Anreicherungsmodus, die eine über einer Sperrschicht angeordnete Spacerschicht aus GaN, eine erste Schicht aus pGaN über der Spacerschicht, eine über der ersten p-GaN-Schicht angeordnete Ätzstoppschicht aus p-dotiertem Al-haltigem Material der Gruppen III bis V, zum Beispiel pAIGaN oder pAlInGaN, und eine über der Ätzstoppschicht angeordnete zweite p-GaN-Schicht mit einer größeren Dicke als die erste p-GaN-Schicht, enthält. Jede Abweichung über den Wafer vom Ätzen der Ätzstoppschicht und der darunterliegenden dünnen pGaN-Schicht ist viel geringer als die Abweichung, die sich aus dem Ätzen einer dicken p-GaN-Schicht ergibt. Das Verfahren der vorliegenden Erfindung ergibt somit eine dünne Schicht aus GaN über der Sperrschicht mit einer minimalen Abweichung über den Wafer.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft das Gebiet der Transistorstrukturen im Anreicherungsmodus (enhancement-mode transistor), wie Galliumnitrid-(GaN)-Transistorstrukturen. Insbesondere betrifft die Erfindung GaN-Transistor-Gate-Strukturen mit einer Ätzstoppschicht aus p-dotiertem Al-enthaltenden Material der Gruppen III bis V aus beispielsweise pAIGaN oder pAlInGaN, die über mindestens einer Spacerschicht aus beispielsweise pGaN angeordnet ist.
  • HINTERGRUND DER ERFINDUNG
  • Galliumnitrid-(GaN)-Halbleitervorrichtungen werden für Leistungshalbleitervorrichtungen zunehmend erstrebenswerter, da sie große Stromstärken führen und hohe Spannungen unterstützen können. Die Entwicklung dieser Vorrichtungen richtete sich allgemein auf Hochleistungs-/Hochfrequenzanwendungen. Vorrichtungen, die für diese Arten von Anwendungen hergestellt werden, basieren auf allgemeinen Vorrichtungsstrukturen, die eine hohe Elektronenmobilität aufweisen und werden verschiedentlich als Heteroübergangs-Feldeffekttransistoren (heterojunction field effect transistors (HFET)), Transistoren mit hoher Elektronenmobilität (high electron mobility transistors (HEMT)) oder Modulations-dotierte Feldeffekttransistoren (modulation doped field effect transistors (MODFET)) bezeichnet.
  • Eine GaN-HEMT-Vorrichtung enthält einen Nitridhalbleiter mit mindestens zwei Nitridschichten. Unterschiedliche Materialien, die auf dem Halbleiter oder auf einer Pufferschicht ausgebildet sind, bewirken, dass die Schichten unterschiedliche Bandlücken aufweisen. Das unterschiedliche Material in den benachbarten Nitridschichten bewirkt auch eine Polarisation, die zu einem leitenden zweidimensionalen Elektronengas-(2DEG)-Bereich in der Nähe des Übergangs der beiden Schichten beiträgt, insbesondere in der Schicht mit der schmaleren Bandlücke.
  • Die Nitridschichten, die eine Polarisation verursachen, umfassen gewöhnlich eine Sperrschicht aus AlGaN nächst einer Schicht aus GaN, die das 2DEG enthält, wodurch Ladung durch die Vorrichtung fließen kann. Diese Sperrschicht kann dotiert oder undotiert sein. Da der 2DEG-Bereich unter dem Gate bei einer Gate-Vorspannung von Null existiert, sind die meisten Nitridvorrichtungen normalerweise eingeschaltete Vorrichtungen oder Vorrichtungen im Verarmungsmodus. Ist der 2DEG-Bereich unterhalb des Gates bei einer anliegenden Gate-Vorspannung von Null verarmt, d. h. entfernt, kann die Vorrichtung eine Vorrichtung im Anreicherungsmodus sein. Vorrichtungen im Anreicherungsmodus sind normalerweise ausgeschaltet und sind aufgrund der zusätzlichen Sicherheit, die sie bieten, und weil sie mit einfachen, kostengünstigen Treiberschaltungen einfacher zu steuern sind, wünschenswert. Eine Vorrichtung im Anreicherungsmodus erfordert eine an das Gate angelegte positive Vorspannung, damit Strom fließt.
  • 1 zeigt eine Schnittzeichnung eines herkömmlichen Feldeffekttransistors (FET) 100, der ausführlicher in der veröffentlichten US-Patentanmeldung Nr. 2006/0273347 beschrieben ist. FET 100 von 1 umfasst ein Substrat 101, eine auf dem Substrat 101 ausgebildete AlN-Pufferschicht 102, eine auf der AlN-Pufferschicht 102 ausgebildete GaN-Schicht 103, eine auf der GaN-Schicht 103 ausgebildete AlGaN-Sperrschicht 104. Das Gate besteht aus einer p-dotierten GaN-Schicht 105, die über einem Teil der AIGaN-Schicht 104 ausgebildet ist, und einer stark p-dotierten GaN-Schicht 106, die auf der p-dotierten GaN-Schicht 105 ausgebildet ist. Ein Nachteil dieser Vorrichtung/FET 100 besteht darin, dass die Sperrschicht (AlGaN-Schicht 104) teilweise weggeätzt wird, wenn das Gate (z. B. die p-dotierte GaN-Schicht 105) geätzt wird. Wünschenswerterweise wird die Sperrschicht 104 nicht beschädigt, so dass eine gleichförmige Sperrschicht über die Vorrichtung erhalten wird.
  • 2 zeigt eine Schnittzeichnung eines herkömmlichen Schrittes bei der Herstellung einer üblichen GaN-HEMT-Vorrichtung 200a im Anreicherungsmodus, die ausführlicher im US-Patent Nr. 8,404,508 beschrieben ist. Vorrichtung 200a von 2 enthält ein Siliciumsubstrat 11, Übergangsschichten 12, GaN-Puffermaterial 13, AIGaN-Sperrmaterial/Schicht 14, die p-dotierte GaN-Gate-Schicht 15 und Gate-Metall 17. Eine einzelne Fotomaske wird verwendet, um das Gate-Metall 17 und die p-dotierte GaN-Gate-Schicht 15 zu strukturieren und zu ätzen, was zu der in 2 gezeigten Struktur/Vorrichtung 200a führt. Das Gate-Metall 17 und die p-dotierte GaN-Gate-Schicht 15 werden durch eine bekannte Technik geätzt, z. B. durch Plasmaätzen, gefolgt von einem Photoresiststreifen. Die p-dotierte GaN-Gate-Schicht 15 kann unterätzt werden, so dass etwa 0 bis etwa 10 nm des Gate-Materials außerhalb des Gate-Bereichs verbleiben. Die Gate-Schicht 15 kann auch überätzt werden, wobei etwa 0 bis etwa 3 nm der Sperrschicht 14 außerhalb des Gate-Bereichs entfernt werden. Beim Überätzen ist die Sperrschicht 14 außerhalb des Gate-Bereichs etwa 0 bis etwa 3 nm dünner als im Gate-Bereich. Die Vorrichtung 200a weist eine Reihe von Nachteilen auf: (i) die Dicke der Gate-Schicht 15 weist eine Ungleichförmigkeit aus dem EPI-Wachstum auf; (ii) die Wafer-Herstellungsätzrate zur Gate-Schicht 15 weist über einen Wafer, von Wafer zu Wafer und von Charge zu Charge eine Ungleichförmigkeit auf; (iii) die Ungleichförmigkeit der Dicke der Gate-Schicht 15 und die Ungleichförmigkeit der Ätzrate führen dazu, dass entweder eine ungleichmäßige Menge des Restmaterials der Schicht 15 über der Sperrschicht 14 zurückbleibt oder die Sperrschicht 14 andernorts auf dem Wafer überätzt und beschädigt wird. Wiederum möchte man über eine gleichförmige Sperrschicht 14 verfügen.
  • 3 zeigt eine Schnittzeichnung eines herkömmlichen Schrittes bei der Herstellung einer üblichen GaN-Transistorvorrichtung 800 im Anreicherungsmodus, die ausführlicher im US-Patent Nr. 8,946,771 beschrieben ist. Vorrichtung 800 von 3 enthält eine GaN-Schicht 202, eine AlGaN-Elektronenversorgungsschicht 204, die sich auf der GaN-Schicht 202 befindet, eine AIN-Ätzstoppschicht 206, die sich auf der AIGaN-Elektronenversorgungsschicht 204 befindet, und eine p-dotierte GaN-Schicht 208, die sich auf der AlN-Ätzstoppschicht 206 befindet sowie ein Titan-Gate-Metall 210, das sich auf der p-dotierten GaN-Schicht 208 befindet. Eine strukturierte Fotoresist-(P/R)-Schicht 802 ist auf dem Gate-Metall 210 ausgebildet, so dass ein Bereich des Substrats maskiert wird, der eine Gate-Struktur der GaN-Vorrichtung definiert, indem das Gate-Metall 210 in dem Gate-Bereich bedeckt wird. Wie oben erwähnt, ist eine dünne AlN-Schicht 206 zwischen der pGaN-Schicht 208 und der AlGaN-Schicht 204 (vordere Sperre) angeordnet. Die AlN-Schicht 206 dient als Gate-pGaN-Ätzstopp. Dies ermöglicht ein Überätzen von pGaN, damit pGaN außerhalb des Gate-Bereichs vollständig weggeätzt wird. Die Vorrichtung 800 weist die folgenden Nachteile auf: (a) Die AlN-Schicht 206 unter der pGaN-Schicht 208 senkt die Schwellenspannung Vth und neigt dazu, die Vorrichtung in den Verarmungsmodus (D-Modus) zu überführen; und (b) die vordere Sperre (AIGaN-Schicht 204) ist nicht durch eine GaN-Deckschicht geschützt. Man möchte über eine Gate-Ätzstoppschicht verfügen, ohne dass Vth verringert wird. Zudem wird eine GaN-Deckschicht über der vorderen Sperre außerhalb des Gate-Bereichs verlangt.
  • 4 zeigt eine Schnittzeichnung eines herkömmlichen HEMT-FET 400 im Verarmungsmodus, wie in S. Heikman et al., „Polarization effects in AIGaN/GaN and GaN/AIGaN/GaN heterostructures", Journal of Applied Physics, Bd. 93, Nr. 12, 2003, S. 10114-10118 beschrieben. Vorrichtung 400 von 4 enthält eine vordere Sperre AlGaN 402, die über einer GaN-Basis 401 liegt. Eine dünne GaN-Deckschicht 403 liegt über der vorderen Sperre AlGaN 402, jedoch nur im Gate-Bereich. Diese Konfiguration verbessert die HEMT-FET-Leistung im Verarmungsmodus. Die Vorrichtung/FET 400 kann jedoch nur für HEMT-FETs im Verarmungsmodus betrieben werden. Es wird eine Transistorvorrichtung im Anreicherungsmodus mit einer GaN-Deckschicht außerhalb des Gate-Bereichs angestrebt.
  • Es wäre daher wünschenswert, eine Transistorstruktur im Anreicherungsmodus bereitzustellen, die die Beschädigung der darunterliegenden Sperrschicht während der Gate-Ätzschritte minimiert oder beseitigt und die Gleichförmigkeit der GaN-Spacerdicke verbessert.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung in den verschiedenen nachstehend beschriebenen Ausführungsformen behandelt die oben diskutierten Probleme und andere Probleme, indem eine Transistor-Gate-Struktur im Anreicherungsmodus bereitgestellt wird, die eine Ätzstoppschicht aus pAlGaN (oder pAlInGaN) enthält, die nächst der vorderen Sperrschicht angeordnet ist, wobei die erste und die zweite Schicht aus pGaN (oder pAlGaN oder pAlInGaN) unter und über der Ätzstoppschicht und eine GaN-Spacerschicht direkt über der Sperrschicht angeordnet sind. Die Schichten über und unter der Ätzstoppschicht haben einen geringeren Al-Gehalt als die Ätzstoppschicht. Jede Abweichung über den Wafer vom Ätzen der Ätzstoppschicht und der darunterliegenden dünnen pGaN-Schicht ist viel geringer als die Abweichung vom Ätzen einer dicken pGaN-Schicht. Das Verfahren der vorliegenden Erfindung ergibt somit eine dünne Schicht aus GaN über der Sperrschicht mit einer minimalen Abweichung über den Wafer.
  • Während der Herstellung der Transistorstruktur minimiert oder eliminiert die Ätzstoppschicht die Beschädigung der Sperrschicht während der Gate-Ätzschritte und verbessert die Gleichförmigkeit der Dicke der GaN-Spacerschicht.
  • Zusätzliche Ausführungsformen und zusätzliche Merkmale von Ausführungsformen für die Transistor-Gate-Struktur im Anreicherungsmodus und ein Verfahren zum Herstellen der Transistor-Gate-Struktur im Anreicherungsmodus werden nachstehend beschrieben.
  • Figurenliste
  • Die Merkmale, Aufgaben und Vorteile der vorliegenden Offenbarung werden aus der nachstehend dargelegten eingehenden Beschreibung in Verbindung mit den Zeichnungen, in denen gleiche Bezugszeichen durchgehend entsprechend festgelegt sind, eher ersichtlich. Es zeigt:
    • 1 eine Schnittzeichnung eines herkömmlichen FET.
    • 2 eine Schnittzeichnung eines herkömmlichen Schrittes bei der Herstellung einer üblichen GaN-HEMT-Vorrichtung im Anreicherungsmodus.
    • 3 eine Schnittzeichnung eines herkömmlichen Schritts bei der Herstellung einer üblichen GaN-Transistorvorrichtung im Anreicherungsmodus.
    • 4 eine Schnittzeichnung eines herkömmlichen d-Mode-HEMT-FET.
    • 5 eine Schnittzeichnung einer gemäß einer ersten Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur im Anreicherungsmodus.
    • 6 eine Schnittzeichnung der Ausgangs-Gate-Struktur in einem beispielhaften Verfahrensablauf zum Herstellen der Transistorstruktur im Anreicherungsmodus gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 7 eine Schnittzeichnung der Gate-Struktur nach einem ersten Ätzen in dem Verfahren zum Herstellen der Transistorstruktur im Anreicherungsmodus gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 8 eine Schnittzeichnung der Gate-Struktur nach einem zweiten Ätzen bei dem Verfahren zum Herstellen der Transistorstruktur im Anreicherungsmodus gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 9 eine Schnittzeichnung einer gemäß einer zweiten Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur im Anreicherungsmodus.
    • 10 eine Schnittzeichnung einer gemäß einer dritten Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur im Anreicherungsmodus.
    • 11 eine Schnittzeichnung einer gemäß einer vierten Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur im Anreicherungsmodus.
    • 12 eine Schnittzeichnung einer gemäß einer fünften Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur im Anreicherungsmodus.
    • 13 eine Schnittzeichnung einer gemäß einer sechsten Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur im Anreicherungsmodus.
  • EINGEHENDE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • In der folgenden eingehenden Beschreibung wird auf bestimmte Ausführungsformen verwiesen. Diese eingehende Beschreibung soll dem Fachmann weitere Einzelheiten zum Ausführen bevorzugter Aspekte der vorliegenden Lehren vermitteln und soll den Schutzumfang der Ansprüche nicht einschränken. Daher sind Kombinationen von Merkmalen, die in der folgenden eingehenden Beschreibung offenbart werden, nicht unbedingt erforderlich, um die Lehren im weitesten Sinne auszuführen, und werden stattdessen lediglich gelehrt, um besonders repräsentative Beispiele der vorliegenden Lehren zu beschreiben. Es versteht sich, dass andere Ausführungsformen verwendet werden können und dass verschiedene strukturelle, logische und elektrische Änderungen vorgenommen werden können.
  • Die vorliegende Erfindung betrifft eine Transistor-Gate-Struktur im Anreicherungsmodus, die unter anderem eine über einer Sperrschicht angeordnete Gate-Spacerschicht aus GaN, eine über der Gate-Spacerschicht angeordnete erste Schicht aus pGaN (oder pAIGaN), eine über der pGaN-Schicht angeordnete Ätzstoppschicht aus p-dotiertem Al-haltigem Material der Gruppen III bis V, beispielsweise pAlGaN oder pAIInGaN sowie eine über der Ätzstoppschicht angeordnete zweite Schicht aus pGaN (oder pAIGaN) umfasst. Die Schicht aus p-dotiertem Al-haltigem Material der Gruppen III bis V dient als Ätzstopp während der Herstellung der Transistorstruktur, wodurch eine Beschädigung der darunterliegenden Sperrschicht während der Gate-Ätzschritte minimiert oder beseitigt wird und die Gleichförmigkeit der Dicke der GaN-Spacerschicht verbessert wird.
  • 5 zeigt eine Schnittzeichnung einer gemäß einer ersten Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur 500 im Anreicherungsmodus.
  • In 5 betrifft die vorliegende Erfindung in einer bevorzugten Ausführungsform eine Transistor-Gate-Struktur 500 im Anreicherungsmodus, umfassend: eine vordere AlGaN-Sperrschicht 504; eine über der Sperrschicht angeordnete GaN-Spacerschicht 505, eine über der GaN-Schicht 505 angeordnete p-GaN-Schicht 506; eine über der p-GaN-Schicht 506 angeordnete pAIGaN-Ätzstoppschicht 507 und eine über der pAIGaN-Ätzstoppschicht 507 angeordnete pGaN-Schicht 508. Die Sperrschicht 504 kann eine oder mehrere Sperrschichten umfassen.
  • In einer bevorzugten Ausführungsform hat die pAIGaN-Ätzstoppschicht 507 eine Dicke von 0,5 nm bis 2 nm. Die pGaN-Schicht 506 hat eine Dicke von 1 nm bis 30 nm und ist dünner als die pGaN-Schicht 508 mit einer Dicke von 20 nm bis 100 nm. Die GaN-Gate-Spacerschicht 505 hat eine Dicke von 1 nm bis 6 nm und ist unter der Ätzstoppschicht 507 dicker als in umgebenden Bereichen.
  • Die Gate-Spacerschicht 505 ist zwar vorzugsweise aus GaN gebildet, jedoch kann sie ein beliebiges III-V-Gate-Material umfassen, das entweder undotiert oder N-dotiert oder leicht p-dotiert ist. Die Schichten 506 und 508 unterhalb und oberhalb der Ätzstoppschicht 507 sind vorzugsweise pGaN, können jedoch auch AlGaN oder AlInGaN (oder ein beliebiges p-dotiertes oder kompensiertes III-V-Gate-Material) sein, und ihr AI-Gehalt ist niedriger als der AlGehalt der pAlaN-Ätzstoppschicht 507 (die aus einem beliebigen p-dotierten III-V-Material gebildet sein kann, das AI enthält).
  • Die Ätzstoppschicht 507 ist oben als pAIGaN angegeben, kann jedoch in einer zweiten bevorzugten Ausführungsform auch pAlxInyGazN sein, wobei x + y + z = 1. Entsprechend kann die Sperrschicht 504 AlGaN oder AlInGaN sein.
  • 6 zeigt eine Schnittzeichnung der Ausgangsstruktur 600 in dem Verfahren zum Herstellen der Transistorstruktur 500 im Anreicherungsmodus gemäß der ersten Ausführungsform der vorliegenden Erfindung. Wie in 6 gezeigt, wird die Gate-Struktur der Vorrichtung mit einer pGaN-Schicht 508 gebildet, die über der pAIGaN-Schicht 507 angeordnet ist, die über pGaN 506 angeordnet ist, die über dem GaN-Spacer 505 angeordnet ist, der über der vorderen AlGaN-Sperrschicht 504 angeordnet ist. Die pGaN-Schicht 506 ist dünner als die pGaN-Schicht 508.
  • 7 zeigt eine Schnittzeichnung der Gate-Struktur 700 nach dem ersten Ätzschritt in dem Verfahren zum Herstellen der Transistorstruktur 500 im Anreicherungsmodus gemäß der ersten Ausführungsform der vorliegenden Erfindung. Eine Gate-Maske 588 ist über der pGaN-Schicht 508 angeordnet, und ein erstes Plasma-Gate-Ätzen der pGaN-Schicht 508 (d. h. außerhalb des Gate/maskierten Bereichs) wird mit einer Ätzrezeptur durchgeführt, die für die pAIGaN-Schicht 507 selektiv ist. Während des Überätzens der pGaN-Schicht 508 stoppt das Ätzen auf der pAIGaN-Schicht 507. Das bei diesem ersten Ätzen verwendete Plasma ist vorzugsweise Cl2 + O2.
  • 8 zeigt eine Schnittzeichnung der Gate-Struktur 800, die sich aus dem zweiten Ätzschritt 800 in dem Verfahren zum Herstellen der Transistorstruktur 500 im Anreicherungsmodus gemäß der ersten Ausführungsform der vorliegenden Erfindung ergibt. Die zweite Plasma-Gate-pGaN-Ätzrezeptur ist für pAIGaN nicht selektiv und ätzt die pAIGaN-Schicht 507 und die pGaN-Schicht 506 vollständig außerhalb des Gate-/maskierten Bereichs und ätzt den GaN-Spacer 505 teilweise außerhalb des Gate-/maskierten Bereichs (d.h. das Ätzen stoppt innerhalb des GaN-Spacers 505). Das beim zweiten Ätzen verwendete Plasma ist Cl2 oder SiCl4. Der Vorteil der Doppelätztechnik der vorliegenden Erfindung besteht darin, dass jede Abweichung über den Wafer vom Ätzen der dünnen pAIGaN-Ätzstoppschicht und der darunter liegenden dünnen pGaN-Schicht viel geringer ist als das Ätzen einer dicken pGaN-Schicht. Der Ansatz der vorliegenden Erfindung ergibt somit eine dünne Schicht aus GaN über der Sperrschicht 504 mit einer minimalen Abweichung über den Wafer.
  • 9 zeigt eine Schnittzeichnung einer gemäß einer zweiten Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur 900 im Anreicherungsmodus. Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, dass außerhalb des Gate-Bereichs kein dünner Abschnitt des GaN-Spacers 505 vorhanden ist. Es kann ein drittes Plasma-Gate-Ätzen mit selektivem Ätzen zum Entfernen des GaN-Spacers 505 außerhalb des Gate-Bereichs angewendet werden.
  • 10 zeigt eine Schnittzeichnung einer gemäß einer dritten Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur 1000 im Anreicherungsmodus. Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, dass kein GaN-Spacer 505 vorhanden ist.
  • 11 zeigt eine Schnittzeichnung einer gemäß einer vierten Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur 1100 im Anreicherungsmodus. Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, dass keine pGaN-Schicht 506 vorhanden ist.
  • 12 zeigt eine Schnittzeichnung einer gemäß einer fünften Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur 1200 im Anreicherungsmodus. Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, dass sich die pGaN-Schicht 506 und die pAIGaN-Schicht 507 außerhalb des Gate-Bereichs erstrecken und der GaN-Spacer 505 innerhalb des Gate-Bereichs (d.h. unterhalb der pAIGaN-Schicht 507) und in umgebenden Bereichen gleichmäßig dick ist. In dieser Ausführungsform tritt kein Ätzen durch die Schicht 507 aus dem p-dotierten Al-haltigen Material der Gruppen III bis V auf.
  • 13 zeigt eine Schnittzeichnung einer gemäß einer sechsten Ausführungsform der vorliegenden Erfindung hergestellten Transistorstruktur 1300 im Anreicherungsmodus. In der Ausführungsform von 13 umfasst die Transistor-Gate-Struktur 1300 zusätzliche pAlaN- (oder pAlInGaN-)-Ätzstoppschichten 527 und 547 und eine zusätzliche pGaN-Schicht 510, die zwischen den pAlGaN- (oder pAlIGaN-)-Ätzstoppschichten 527 und 547 angeordnet ist. Ein Gate-Metall 560 ist über der oberen pAlaN- (oder pAlnGaN-) Ätzstoppschicht 547 angeordnet. 13 zeigt auch ohmsche Kontaktmetalle 502, 503 beiderseits der Sperrschicht 504, die vom Gate-Bereich beabstandet sind. Eine GaN-Kanalschicht 501 ist unter der Sperrschicht 504 angeordnet.
  • Wie in der vorherigen Ausführungsform befindet sich eine pAlGaN- (oder pAlIGaN-)-Ätzstoppschicht 507 nächst der AlGaN-Sperrschicht, wobei die Abmessung a < b ist, wie in 13 dargestellt. Das Material 508 über der Ätzstoppschicht 507 und das Material 506 unter der Ätzstoppschicht 507 können pGaN, pAlGaN oder pAlInGaN sein und ihr Al-Gehalt (falls vorhanden) ist geringer als der Al-Gehalt in der Ätzstoppschicht 507. Das Gate kann mehr als eine pAIGaN-Schicht enthalten. Diese pAlGaN-Schichten können unterschiedliche Al-Konzentrationen und unterschiedliche Dicken aufweisen. Ein Vorteil der mehrfachen Ätzstoppschichten besteht darin, dass die Struktur einen geringeren Al-Gehalt in jedem Ätzstopp ermöglicht, damit ein Stoppen innerhalb der Ätzstoppschichten erreicht wird.
  • Ungeachtet der in den 7 und 8 dargestellten oben erwähnten Ätzschritte können die verschiedenen Schichten (AlGaN-Sperrschicht 504, GaN-Spacer 505, pGaN-Schicht 506, pAlGaN-Schicht 507 und pGaN-Schicht 508), die in 6 oder anderen nachstehenden Ausführungsformen und/oder in einer der Zeichnungen dargestellt sind, unter Verwendung bekannter Verfahren, die zum Herstellen einer der oben erwähnten Vorrichtungen des Standes der Technik beschrieben wurden, oder unter Verwendung anderer herkömmlicher Verfahren (vor dem Ätzen) abgeschieden oder gebildet werden. Ähnliche herkömmliche Abscheidungs- oder Bildungsprozesse (d.h. vor dem Ätzen) können für jede der hierin offenbarten verbleibenden Schichten angewendet werden (z. B. vordere AlInGaN-Sperrschicht 514 in 14 und 15, pAlGaN-Schichten 527, 547 in 13, pAlInGaN-Schicht 517 in 14 und 15 und pAlInGaN-Schichten 537, 557 in 15).
  • Die Verfahrensschritte in einer der hier beschriebenen Ausführungsformen müssen nicht unbedingt in einer bestimmten Reihenfolge ausgeführt werden. Strukturen, die in einer der Ausführungsformen des Verfahrens erwähnt wurden, können zudem Strukturen verwenden, die in einer der Vorrichtungsausführungsformen erwähnt wurden. Solche Strukturen können nur in Bezug auf die Vorrichtungsausführungsformen eingehend beschrieben werden, sind jedoch auf jede der Verfahrensausführungsformen anwendbar.
  • Merkmale in einer der in dieser Offenbarung beschriebenen Ausführungsformen können in Kombination mit Merkmalen in anderen hierin beschriebenen Ausführungsformen verwendet werden, wobei solche Kombinationen als im Geist und Umfang der vorliegenden Erfindung liegend angesehen werden.
  • Die vorgesehenen Modifikationen und Variationen, die speziell in dieser Offenbarung erwähnt sind, werden als im Geist und Umfang der vorliegenden Erfindung liegend angesehen.
  • Die vorstehende Beschreibung und die Zeichnungen dienen lediglich der Veranschaulichung spezifischer Ausführungsformen, die die hierin beschriebenen Merkmale und Vorteile erzielen. Es lassen sich Änderungen und Ersetzungen an spezifischen Verfahrensbedingungen vornehmen. Folglich werden die Ausführungsformen der Erfindung nicht als durch die vorstehende Beschreibung und die Zeichnungen beschränkt angesehen.
  • Die vorliegende Offenbarung und die beispielhaften Ausführungsformen sind zwar oben unter Bezugnahme auf die Beispiele gemäß den beigefügten Zeichnungen beschrieben, jedoch sind sie allgemeiner formuliert nicht darauf beschränkt. Vielmehr ist es für den Fachmann offensichtlich, dass die offenbarten Ausführungsformen auf viele Arten modifiziert werden können, ohne vom Umfang der Offenbarung hierin abzuweichen. Darüber hinaus dienen die hierin verwendeten Begriffe und Beschreibungen nur der Veranschaulichung und sind nicht als Einschränkungen zu verstehen. Fachleute erkennen, dass viele Variationen innerhalb des Geistes und Umfangs der Offenbarung, wie in den folgenden Ansprüchen definiert, und ihre Äquivalente möglich sind, worin sofern nicht anders angegeben alle Ausdrücke in ihrem weitest möglichen Sinne zu verstehen sind.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 2006/0273347 [0005]
    • US 8404508 [0006]
    • US 8946771 [0007]
  • Zitierte Nicht-Patentliteratur
    • S. Heikman et al., „Polarization effects in AIGaN/GaN and GaN/AIGaN/GaN heterostructures“, Journal of Applied Physics, Bd. 93, Nr. 12, 2003, S. 10114-10118 [0008]

Claims (11)

  1. Transis1.tor-Gate-Struktur im Anreicherungsmodus, umfassend: eine Sperrschicht; eine über der Sperrschicht angeordnete Spacerschicht, die ein Material der Gruppen III bis V umfasst; eine über der Spacerschicht angeordnete erste Schicht, die p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst; eine über der Spacerschicht und der ersten Schicht, die p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, angeordnete Ätzstoppschicht, die ein p-dotiertes Al-haltiges Material der Gruppen III bis V umfasst; und eine über der Ätzstoppschicht angeordnete zweite Schicht, die ein p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, wobei die zweite Schicht, die ein p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, dicker ist als die erste Schicht, die ein p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst; wobei die Spacerschicht unter der Ätzstoppschicht dicker ist als die umgebenden Bereiche und die Dicke der Spacerschicht in den umgebenden Bereichen im Wesentlichen gleichförmig ist.
  2. Transistorstruktur nach Anspruch 1, wobei die Spacerschicht GaN umfasst.
  3. Transistorstruktur nach Anspruch 1, wobei die erste und die zweite Schicht aus p-dotiertem oder kompensiertem Material der Gruppen III bis V pGaN umfassen.
  4. Transistorstruktur nach Anspruch 1, wobei die Ätzstoppschicht pAIGaN oder pAIInGaN umfasst.
  5. Transistorstruktur nach Anspruch 4, wobei die erste und die zweite Schicht aus p-dotiertem oder kompensiertem Material der Gruppen III bis V pAIGaN oder pAIInGaN umfassen und der Al-Gehalt der ersten und der zweiten Schicht geringer ist als der AI-Gehalt der Ätzstoppschicht.
  6. Transistorstruktur nach Anspruch 1, wobei die Spacerschicht eine Dicke von 1 nm bis 6 nm aufweist, die erste Schicht, die p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, eine Dicke von 1 nm bis 30 nm aufweist, die Ätzstoppschicht eine Dicke von 0,5 nm bis 2 nm hat, und die zweite Schicht, die p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, eine Dicke von 20 nm bis 100 nm hat.
  7. Verfahren zum Herstellen eines Transistors mit einer gleichförmigen Spacerschicht in Bereichen, die das Transistorgate umgeben, umfassend: Bereitstellen einer Transistor-Gate-Struktur, umfassend: eine Sperrschicht; eine über der Sperrschicht angeordnete Spacerschicht, die ein Material der Gruppen III bis V umfasst; eine über der Spacerschicht angeordnete erste Schicht, die p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst; eine über der Spacerschicht und der ersten Schicht, die p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, angeordnete Ätzstoppschicht, die ein p-dotiertes Al-haltiges Material der Gruppen III bis V umfasst; und eine über der Ätzstoppschicht angeordnete zweite Schicht, die ein p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, wobei die zweite Schicht, die ein p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, dicker ist als die erste Schicht, die ein p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst; Positionieren einer Maske über einem Gate-Bereich der zweiten Schicht, die p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst; Durchführen eines ersten Ätzens der zweiten Schicht, die p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, außerhalb des Gate-Bereichs mit einer Ätzrezeptur, die für das p-dotierte Al-haltige Material der Gruppen III bis V der Ätzstoppschicht selektiv ist, so dass das Ätzen auf der Ätzstoppschicht stoppt; Durchführen eines zweiten Ätzens durch die Maske mit einer Ätzrezeptur, die für das p-dotierte Al-haltige Material der Gruppen III bis V der Ätzstoppschicht nicht selektiv ist, so dass die Ätzstoppschicht und die erste Schicht, die p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, außerhalb des von der Maske bedeckten Gate-Bereichs vollständig geätzt werden, und die Spacerschicht außerhalb des von der Maske bedeckten Gate-Bereichs teilweise geätzt wird, so dass die Spacerschicht unter der Ätzstoppschicht dicker ist als die umgebenden Bereiche, und die Dicke der Spacerschicht in den umgebenden Bereichen im Wesentlichen gleichförmig ist.
  8. Verfahren nach Anspruch 7, wobei die Spacerschicht GaN umfasst.
  9. Verfahren nach Anspruch 8, wobei die erste und die zweite Schicht aus p-dotiertem oder kompensiertem Material der Gruppen III bis V pGaN umfassen und die Ätzstoppschicht pAIGaN oder pAIInGaN umfasst.
  10. Verfahren nach Anspruch 8, wobei die erste und die zweite Schicht aus p-dotiertem oder kompensiertem Material der Gruppen III bis V pAIGaN oder pAIInGaN umfassen und der Al-Gehalt der ersten und der zweiten Schicht geringer ist als der Al-Gehalt der Ätzstoppschicht.
  11. Verfahren nach Anspruch 7, zudem umfassend eine zusätzliche Ätzstoppschicht, die über der zweiten Schicht angeordnet ist, die p-dotiertes oder kompensiertes Material der Gruppen III bis V umfasst, und eine zusätzliche Schicht aus p-dotiertem oder kompensiertem Material der Gruppen III bis V, die über der zusätzlichen Ätzstoppschicht angeordnet ist, wobei die Dicke der Struktur zwischen der Sperrschicht und der Ätzstoppschicht geringer ist als die Dicke der Struktur zwischen der Ätzstoppschicht und der zusätzlichen Ätzstoppschicht, und wobei für die zusätzliche Ätzstoppschicht ein zusätzliches Ätzen durchgeführt wird, was zu einem abgestuften Ätzen führt.
DE112018003057.1T 2017-06-15 2018-06-13 Gan-transistor im anreicherungsmodus mit selektiven und nicht selektiven ätzschichten für verbesserte gleichförmigkeit der gan-spacerdicke Pending DE112018003057T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762520262P 2017-06-15 2017-06-15
US62/520,262 2017-06-15
PCT/US2018/037250 WO2018231928A1 (en) 2017-06-15 2018-06-13 ENHANCEMENT-MODE GaN TRANSISTOR WITH SELECTIVE AND NONSELECTIVE ETCH LAYERS FOR IMPROVED UNIFORMITY IN GaN SPACER THICKNESS

Publications (1)

Publication Number Publication Date
DE112018003057T5 true DE112018003057T5 (de) 2020-04-09

Family

ID=64657554

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112018003057.1T Pending DE112018003057T5 (de) 2017-06-15 2018-06-13 Gan-transistor im anreicherungsmodus mit selektiven und nicht selektiven ätzschichten für verbesserte gleichförmigkeit der gan-spacerdicke

Country Status (7)

Country Link
US (1) US10622455B2 (de)
JP (1) JP7348842B2 (de)
KR (1) KR102630424B1 (de)
CN (1) CN110754001B (de)
DE (1) DE112018003057T5 (de)
TW (1) TWI679687B (de)
WO (1) WO2018231928A1 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928161B (zh) * 2019-12-06 2024-01-02 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN113555283B (zh) * 2020-04-24 2024-04-05 江苏鲁汶仪器股份有限公司 一种刻蚀GaN基高电子迁移率晶体管异质结的方法
JP2021190501A (ja) * 2020-05-27 2021-12-13 ローム株式会社 窒化物半導体装置
US11978790B2 (en) * 2020-12-01 2024-05-07 Texas Instruments Incorporated Normally-on gallium nitride based transistor with p-type gate
EP4020592A1 (de) * 2020-12-22 2022-06-29 Infineon Technologies Austria AG Gruppe iii-nitrid-basiertes transistor-bauelement
CN112736137B (zh) * 2020-12-31 2023-03-10 广东省科学院半导体研究所 增强型HEMT的p型氮化物栅的制备方法、增强型氮化物HEMT及其制备方法
RU209768U1 (ru) * 2021-04-29 2022-03-22 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Высоковольтный нитрид-галлиевый транзистор нормально-закрытого типа
TWI779612B (zh) * 2021-05-17 2022-10-01 瑞礱科技股份有限公司 良好晶格匹配的增強型iii-v族半導體元件與其製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5940694A (en) * 1996-07-22 1999-08-17 Bozada; Christopher A. Field effect transistor process with semiconductor mask, single layer integrated metal, and dual etch stops
JP2003229412A (ja) 2002-02-04 2003-08-15 Matsushita Electric Ind Co Ltd ドライエッチング方法および半導体素子
JP4705412B2 (ja) 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
US7285807B2 (en) * 2005-08-25 2007-10-23 Coldwatt, Inc. Semiconductor device having substrate-driven field-effect transistor and Schottky diode and method of forming the same
US7564074B2 (en) 2005-08-25 2009-07-21 Flextronics International Usa, Inc. Semiconductor device including a lateral field-effect transistor and Schottky diode
JP5032965B2 (ja) * 2007-12-10 2012-09-26 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
WO2009076076A2 (en) * 2007-12-10 2009-06-18 Transphorm Inc. Insulated gate e-mode transistors
DE102008035816B4 (de) * 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
KR101666910B1 (ko) 2009-04-08 2016-10-17 이피션트 파워 컨버젼 코퍼레이션 증가형 ＧａＮ ＨＥＭＴ 장치 및 그 제조 방법
CN102365745B (zh) 2009-04-08 2015-04-08 宜普电源转换公司 反向扩散抑制结构
JP5691138B2 (ja) 2009-04-28 2015-04-01 日亜化学工業株式会社 電界効果トランジスタ及びその製造方法
US8895993B2 (en) * 2011-01-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low gate-leakage structure and method for gallium nitride enhancement mode transistor
US8946771B2 (en) 2011-11-09 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gallium nitride semiconductor devices and method making thereof
US9159784B2 (en) * 2011-11-17 2015-10-13 Avogy, Inc. Aluminum gallium nitride etch stop layer for gallium nitride based devices
US20130313561A1 (en) * 2012-05-25 2013-11-28 Triquint Semiconductor, Inc. Group iii-nitride transistor with charge-inducing layer
JP2013247297A (ja) 2012-05-28 2013-12-09 Advanced Power Device Research Association 半導体デバイスおよびその製造方法
JP5985337B2 (ja) * 2012-09-28 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP2920814A4 (de) 2012-11-16 2016-11-02 Massachusetts Inst Technology Halbleiterstruktur und ätzverfahren zur aussparungsbildung
WO2014188715A1 (ja) 2013-05-24 2014-11-27 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
WO2015006131A1 (en) * 2013-07-08 2015-01-15 Efficient Power Conversion Corporation Method to fabricate self-aligned isolation in gallium nitride devices and integrated circuits
TW201513341A (zh) * 2013-08-01 2015-04-01 Efficient Power Conversion Corp 用於增強模式氮化鎵電晶體之具有自對準凸出部的閘極
US9324802B2 (en) * 2013-10-31 2016-04-26 Infineon Technologies Austria Spacer supported lateral channel FET
US9337279B2 (en) 2014-03-03 2016-05-10 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9318593B2 (en) * 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9601327B2 (en) * 2014-08-15 2017-03-21 The Board Of Regents Of The University Of Oklahoma High-power electronic device packages and methods
JP6392703B2 (ja) 2015-05-12 2018-09-19 株式会社豊田中央研究所 窒化物半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20200017492A (ko) 2020-02-18
CN110754001A (zh) 2020-02-04
TW201905984A (zh) 2019-02-01
US10622455B2 (en) 2020-04-14
CN110754001B (zh) 2023-09-26
US20180366559A1 (en) 2018-12-20
WO2018231928A1 (en) 2018-12-20
JP7348842B2 (ja) 2023-09-21
KR102630424B1 (ko) 2024-01-29
JP2020523781A (ja) 2020-08-06
TWI679687B (zh) 2019-12-11

Similar Documents

Publication Publication Date Title
DE112018003057T5 (de) Gan-transistor im anreicherungsmodus mit selektiven und nicht selektiven ätzschichten für verbesserte gleichförmigkeit der gan-spacerdicke
EP2465142B1 (de) Halbleiterstruktur
DE112010001555B4 (de) GaN-HEMT vom Anreicherungstyp und Verfahren zu seiner Herstellung
DE102008013755B4 (de) Gruppe-III-Nitrid-HEMT mit Deckschichten beinhaltend Aluminiumnitrid und Verfahren zu deren Herstellung
DE69835204T2 (de) ENTWURF UND HERSTELLUNG VON ELEKTRONISCHEN ANORDNUNGEN MIT InAlAsSb/AlSb BARRIERE
DE102016113735A1 (de) Durchschlagfestes HEMT-Substrat und Bauelement
DE112010001589T5 (de) Kompensierter GATE-MISFET und Verfahren zu seiner Herstellung
DE102017119774B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE112010001557T5 (de) Dotierungsdiffusionsverfahren an GaN-Pufferschichten
DE102013008512A1 (de) Gruppe lll-Nitrid-Transistor mit Ladungs-Induzierschicht
DE102015112350A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE112006000133T5 (de) Eine dielektrische Schicht mit hoher dielektrischer Konstante nutzender Quantentopf-Transistor
DE102014108625A1 (de) Gate-stack für selbstsperrenden verbundhalbleitertransistor
DE102013105701A1 (de) Verbindungshalbleiterbauteil, das Galliumnitrid-Gatestrukturen aufweist
DE112014003495T5 (de) Gate mit selbstausgerichtetem Absatz für Anreicherungsmode-GaN-Transistoren
DE112017002778T5 (de) Mehrstufige Oberflächenpassivierungsstrukturen und Verfahren zu deren Herstellung
DE112014003169B4 (de) Isolationsstruktur in Gallium Nitrid Komponenten und Integrierte Schaltungen
DE112012000612T5 (de) lonenimplantierte und selbstjustierende Gate-Struktur für GaN-Transistoren
DE102014118834A1 (de) Halbleiterbauelement und Verfahren
DE112006002487T5 (de) Herstellung von Gruppe-III-Nitrid-Halbleiter-Bauteilen
DE112014003545T5 (de) Integrierte Schaltung mit zusammenpassenden Schwellenspannungen und Verfahren zur Herstellung derselben
DE102004055038B4 (de) Nitridhalbleitervorrichtung und deren Herstellungsverfahren
DE102013202972B4 (de) Anreicherungsbetrieb einer GaN-HEMT-Vorrichtung mit einem GATE-Abstandshalter sowie Verfahren zu deren Herstellung
DE102015110886A1 (de) Mit einem Nitrid-Halbleitersubstrat ausgebildete Schottky-Diode
DE102017127182A1 (de) Gate-Struktur und Verfahren zu deren Herstellung