DE112014003545T5 - Integrierte Schaltung mit zusammenpassenden Schwellenspannungen und Verfahren zur Herstellung derselben - Google Patents

Integrierte Schaltung mit zusammenpassenden Schwellenspannungen und Verfahren zur Herstellung derselben Download PDF

Info

Publication number
DE112014003545T5
DE112014003545T5 DE112014003545.9T DE112014003545T DE112014003545T5 DE 112014003545 T5 DE112014003545 T5 DE 112014003545T5 DE 112014003545 T DE112014003545 T DE 112014003545T DE 112014003545 T5 DE112014003545 T5 DE 112014003545T5
Authority
DE
Germany
Prior art keywords
gate contact
barrier layer
integrated circuit
layer
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE112014003545.9T
Other languages
English (en)
Inventor
Jiali Cao
Alexander Lidow
Robert Strittmatter
Fang Chang Liu
Agus Jauhar
Jianjun Cao
Robert Beach
Alana Nakata
Guangyuan Zhao
Yanping Ma
Chunhua ZHOU
Seshadri Kolluri
Ming-Kun Chiang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Efficient Power Conversion Corp
Original Assignee
Efficient Power Conversion Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Efficient Power Conversion Corp filed Critical Efficient Power Conversion Corp
Publication of DE112014003545T5 publication Critical patent/DE112014003545T5/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Abstract

Eine integrierte Schaltung mit einem Substrat, einer über dem Substrat gebildeten Pufferschicht, einem über der Pufferschicht gebildeten barrier layer (Grenzschicht), und einem Isolationsbereich, der eine Anreicherungsmode-Komponente von einer Verarmungsmode-Komponente isoliert. Die integrierte Schaltung umfasst weiterhin einen ersten Gate-Kontakt für die Anreicherungsmode-Komponente, welcher in einer Gate-Kontaktaussparung angeordnet ist, und einen zweiten Gate-Kontakt für die Verarmungsmode-Komponente, welcher in einer zweiten Gate-Kontaktaussparung angeordnet ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich allgemein auf integrierte Schaltungen und Komponenten, und insbesondere auf Anpassung der Schwellenspannungen der Anreicherungsmode- und Verarmungsmode-Komponenten und Verringerung der Ausgangskapazität von Galliumnitrid(GaN)-Komponenten.
  • Beschreibung des Standes der Technik
  • GaN-Halbleiterkomponenten (GaN semiconductor devices) sind zunehmend wünschenswert wegen ihrer Fähigkeit, mit hoher Frequenz zu schalten, großen Strom zu tragen und hohe Spannungen zu unterstützen. Die Entwicklung dieser Komponenten ist im Allgemeinen auf Hochleistungs/Hochfrequenz-Anwendungen ausgerichtet worden. Komponenten, die für diese Art von Anwendungen hergestellt werden, basieren auf allgemeine Komponentenstrukturen, die eine hohe Elektronenmobilität aufweisen und werden vielfältig als Heteroübergang-Feldeffekttransistoren (heterojunction field effect transistors, HFET), Transistoren mit hoher Elektronenbeweglichkeit (high electron mobility transistors, HEMT) oder modulationsdotierte Feldeffekttransistoren (modulation doped field effect transistors, MODFET) bezeichnet. Diese Typen von Komponenten können in der Regel hohen Spannungen widerstehen, beispielsweise 30V bis 2000 Volt, während sie bei hohen Frequenzen arbeiten, beispielsweise 100 kHz bis 100 GHz.
  • Eine GaN-HEMT-Komponente umfasst einen Nitrid-Halbleiter mit mindestens zwei Nitridschichten. Verschiedene auf dem Halbleiter oder auf einer Pufferschicht (buffer layer) geformte Materialien bewirken, dass die Schichten unterschiedliche Bandlücken (band gaps) haben. Das unterschiedliche Material in den benachbarten Nitridschichten verursacht auch Polarisation, was zu einer leitfähigen zweidimensionalen Elektronengas (2DEG)-Region nahe der Verbindungsstelle der zwei Schichten, insbesondere in der Schicht mit der engeren Bandlücke, beiträgt.
  • Die Polarisation verursachenden Nitridschichten umfassen typischerweise einen barrier layer (Grenzschicht) aus AlGaN angrenzend an eine Schicht aus GaN, um das 2DEG zu beinhalten, was Ladung durch die Komponente strömen lässt. Dieser barrier layer (Grenzschicht) kann dotiert oder undotiert sein. Weil die 2DEG-Region unter dem Gate bei null Gate-Vorspannung existiert, sind die meisten Nitrid-Komponenten normalerweise an (normally on), oder Verarmungsmode-Komponenten. Wenn bei null angelegter Gate-Vorspannung die 2DEG-Region unter dem Gate verarmt (d. h. entfernt) ist, kann die Komponente (device) eine Anreicherungsmode-Komponente sein. Anreicherungsmode-Komponenten sind normalerweise aus (normally off) und sind wegen ihrer zusätzlich gebotenen Sicherheit wünschenswert, und weil sie leichter mit einfachen, kostengünstigen Treiberschaltungen zu steuern sind. Eine Anreicherungsmode-Komponente benötigt eine positive, am Gate angelegte Vorspannung, um Strom zu leiten.
  • In manchen integrierten Schaltkreis-Designs wird ein Transistor hoher Elektronenbeweglichkeit (high electron mobility transistor, HEMT) oder pseudomorpher high electron mobility transistor ((p-)HEMT) in einen Verarmungsmode-Transistor mit einem negativen Wert der Schwellenspannung VTh und einen Anreicherungsmode-Transistor mit einem positiven Wert der Schwellenspannung VTh unterteilt. In solchen Konstruktionen ist es wünschenswert, dass der absolute Wert der Schwellenspannungen VTh der Anreicherungsmode- und Verarmungsmode-Komponenten gleich sind. Wenn beispielsweise die Anreicherungsmode-Schwellenspannung VTh positiv 1,5 Volt ist, sollte die Verarmungsmode-Schwellenspannung VTh negativ 1,5 Volt sein.
  • Die vorliegende Erfindung stellt einen Ansatz bereit, um Anreicherungsmode- und Verarmungsmode-Komponenten mit dem gleichen absoluten Wert zu erreichen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die unten beschriebenen Ausführungsformen richten sich auf die oben diskutierten Probleme und andere Probleme, indem eine integrierte Schaltung bereitgestellt wird mit einer Anreicherungsmode-Komponente (enhancement mode device) und Verarmungsmode-Komponente (depletion mode device), die einen Isolationsbereich umfassen, der die beiden Komponenten isoliert, und einen dünneren Bereich oder eine Gate-Kontaktaussparung in dem Aluminiumgalliumnitrid(AlGaN)-barrier-layer (Grenzschicht) unter den Gates, der verwendet werden kann, um die Schwellenspannungen VTh der Anreicherungsmode- und Verarmungsmode-Komponenten zu modulieren, derart dass die absoluten Werte der Schwellenspannungen ungefähr gleich sind.
  • Insbesondere wird hierin eine integrierte Schaltung mit einem Substrat offenbart; wenigstens eine Pufferschicht (buffer layer) ist über dem Substrat gebildet; ein barrier layer (Grenzschicht) ist über der wenigstens einen Pufferschicht gebildet; und ein Isolationsbereich, der gebildet wird, um einen ersten Teil des barrier layers für eine erste Transistorkomponente von einem zweiten Teil des barrier layers für eine zweite Transistorkomponente zu isolieren, wobei die ersten und zweiten Teile des barrier layers jeweils entsprechende Gate-Kontaktaussparungen haben. Die integrierte Schaltung umfasst weiterhin einen ersten Gate-Kontakt, welcher zumindest teilweise in der Gate-Kontaktaussparung des ersten Teils des barrier layers für die erste Transistorkomponente angeordnet ist; und einen zweiten Gate-Kontakt, welcher zumindest teilweise in der Gate-Kontaktaussparung des zweiten Teils des barrier layers für die zweite Transistoreinrichtung angeordnet ist. In der beispielhaften Ausführungsform sind die ersten und zweiten Transistorkomponenten eine Anreicherungsmode-Komponente bzw. Verarmungsmode-Komponente.
  • Ein Ziel der Ausführungsbeispiele ist es, eine Galliumnitrid-Leistungskomponente (gallium nitride power device) mit einer niedrigeren Gate-Drain-Kapazität (Cgd) und einer niedrigeren Ausgangskapazität (Coss) bereitzustellen. Gemäß einer beispielhaften Ausführungsform erstreckt sich die Gate-Kontaktaussparung der dünneren AlGaN-Grenze außerhalb des Gate-Kontakts in Richtung des Drains. In dieser Ausführungsform, da die Barriere an der Drainseitigen Gate-Ecke dünner ist, hat die Komponente eine niedrigere 2DEG-Dichte, und dadurch werden die Gate-Drain-Kapazität (Cgd) und die Ausgangskapazität (Coss) reduziert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die oben genannten und andere Merkmale, Aufgaben und Vorteile der vorliegenden Offenbarung werden aus der folgenden detaillierten Beschreibung noch offensichtlicher, wenn sie in Verbindung mit den Zeichnungen, in denen gleiche Bezugszeichen durchwegs Entsprechendes identifizieren, betrachtet werden, und wobei:
  • 1 zeigt eine integrierte Schaltung mit Anreicherungsmode- und Verarmungsmode-Komponenten mit zusammenpassenden Schwellspannungen VTh gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • 2 zeigt die Anreicherungsmode-Komponente der integrierten Schaltung 100 gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3 zeigt die Verarmungsmode-Komponente der integrierten Schaltung 100 gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
  • 4 ist ein schematischer Vergleich der Ausgangskapazität (Coss) einer Komponente mit der dünneren Barriere nur unter dem Gate, und einer anderen Komponente mit der dünneren Barriere, welche sich außerhalb des Gates in Richtung zum Drain erstreckt, gemäß beispielhafter Ausführungsformen der vorliegenden Erfindung.
  • 5A–5F zeigen ein Herstellungsverfahren, um eine integrierte Schaltung mit einer Anreicherungsmode-Komponente und einer Verarmungsmode-Komponente zu bilden, die passende Schwellenspannungen VTh haben, gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • In der folgenden detaillierten Beschreibung wird auf bestimmte Ausführungsformen Bezug genommen. Diese Ausführungsformen werden ausreichend detailliert beschrieben, um Fachleuten auf dem Gebiet zu ermöglichen, sie auszuüben. Es versteht sich, dass andere Ausführungsformen verwendet werden können und dass verschiedene strukturelle, logische und elektrische Änderungen vorgenommen werden können. Die Kombinationen von in der folgenden detaillierten Beschreibung offenbarten Merkmalen sind nicht notwendig, um die Lehren im weitesten Sinne auszuführen, und werden stattdessen lediglich gelehrt, um besonders repräsentative Beispiele der vorliegenden Lehren zu beschreiben.
  • 1 zeigt eine erste Ausführungsform der integrierten Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Wie gezeigt, umfasst die integrierte Schaltung 100 eine Anreicherungsmode-Komponente 101 und eine Verarmungsmode-Komponente 201. Die integrierte Schaltung 100 ist auf einem Substrat 302 gebildet, das aus Silizium (Si), Siliziumkarbid (SiC), Saphir oder einem beliebigen anderen geeigneten Material für die Halbleiterherstellung gebildet ist. Als Nächstes werden eine oder mehrere Pufferschichten 303 auf dem Substrat 302 gebildet. Die Pufferschichten 303 können Aluminiumnitrid (AlN), Galliumnitrid (GaN), Aluminiumgalliumnitrid, oder dergleichen umfassen. In der beispielhaften Ausführungsform ist eine der Pufferschichten (d. h. die Pufferschicht am nächsten zum barrier layer (Grenzschicht) 304) eine Kanalschicht, welche vorzugsweise aus Galliumnitrid (GaN) besteht. Es sollte verstanden werden, dass die Kanalschicht kann als eine der Pufferschichten oder als eine separate Schicht zwischen den Pufferschichten und dem barrier layer betrachten werden kann. Weiterhin kann der barrier layer 304, gebildet aus Aluminiumgalliumnitrid (AlGaN) oder Indium-Aluminiumgalliumnitrid (InAlGaN), über der Pufferschicht 303 gebildet werden, welche in einigen Ausführungsformen einen Aluminiumnitrid-Spacer unterhalb des AlGaN und eine Galliumnitrid(GaN)-Kappe über dem AlGaN (nicht gezeigt) umfassen kann. Wie oben erwähnt, wird eine zweidimensionale Elektronengas-Region („2DEG“) (nicht durch ein Bezugszeichen gekennzeichnet) an der Grenzfläche zwischen den Pufferschichten 303 und dem barrier layer (Grenzschicht) 304 gebildet. Wenn zum Beispiel die Pufferschichten 303 eine aus GaN gebildete Kanalschicht umfassen, wird die 2DEG-Region an der Grenzfläche zwischen der GaN-Schicht und dem barrier layer (Grenzschicht) 304 gebildet.
  • Wie weiterhin gezeigt, umfasst die Anreicherungsmode-Komponente 101 ein Source 102, ein Gate 103 und ein Drain 105 mit einer die Komponente abdeckenden dielektrischen Schicht 107 und eine optionale Feldplatte 106. Ebenso umfasst die Verarmungsmode-Komponente 201 ein Source 202, ein Gate 203 und ein Drain 205 und umfasst ebenso einen dielektrischen Film 207 und eine optionale Feldplatte 206. Ein Isolationsbereich 301 wird in dem barrier layer 304 gebildet, um den barrier layer in erste und zweite Teile für die Anreicherungsmode-Komponente 101 und die Verarmungsmode-Komponente 201 zu unterteilen. Es sollte beachtet werden, dass obwohl der Isolationsbereich 301 als ein geätztes Fenster in der Barriere 304 der 1 dargestellt ist, in einer alternativen Ausführungsform der Isolationsbereich 301 durch Ionenimplantation gebildet werden kann, wie von einem Fachmann auf dem Gebiet verstanden werden würde.
  • Um die Schwellenspannung VTh der Anreicherungsmode-Komponente 101 zu modulieren, umfasst der barrier layer (Grenzschicht) 304 einen dünneren Teil 104 (d. h. einen Gate-Kontaktteil 104) unter dem Gate 103, relativ zu den Teilen des barrier layers 304, die nicht unter dem Gate 103 angeordnet sind. Der dünnere Teil 104 des barrier layers unter dem Gate 103 erhöht den Wert der positiven Schwellenspannung VTh. Wie in 1 gezeigt, erstreckt sich das Gate 103 über die gesamte Breite der Gate-Kontaktaussparung 104. In ähnlicher Weise umfasst der barrier layer 304, um die Schwellenspannung VTh der Verarmungsmode-Komponente 201 zu modulieren, einen dünneren Teil 204 (d. h. einen Gate-Kontaktteil 204) unter dem Gate 203, relativ zu den Teilen des barrier layers 304, die nicht unter dem Gate 203 angeordnet sind. Der dünnere Teil 204 des barrier layers (Grenzschicht) unter dem Gate 203 verringert den Wert der negativen Schwellenspannung VTh. Wie gezeigt in 1, erstreckt sich das Gate 203 über die gesamte Breite der Gate-Kontaktaussparung 204.
  • Bei dem Ausführungsbeispiel der integrierten Schaltung 100, wie gezeigt in 1, können die AlGaN-Barriere-Aussparung, oder eine dünnere Barriere (d. h. die Gate-Kontaktaussparung) 104, 204 unter den Gates 103, 203 jeweils verwendet werden, um die Schwellenspannungen VTh der Anreicherungsmode-Komponente 101 und der Verarmungsmode-Komponente 201 zu modulieren, so dass die absoluten Werte der Schwellenspannungen ungefähr gleich sind. Insbesondere bei der Herstellung kann die Dicke der Gate-Kontaktaussparungen für die jeweiligen Komponenten so eingestellt werden, dass die absoluten Werte der Schwellenspannungen ungefähr gleich sind.
  • 2 zeigt die Anreicherungsmode-Komponente der integrierten Schaltung 100 gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. Ähnlich zeigt 3 zeigt die Verarmungsmode-Komponente der integrierten Schaltkreises 100 gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
  • Wie in diesen Ausführungsformen der 2 und 3 gezeigt, erstreckt sich die vertiefte Barriere 1004, 2004 der Anreicherungs-Komponente 1001 und der Verarmungsmode-Komponente 2001 außerhalb der oder vorbei an den Seiten/Kanten des Gates 1003, 2003 in Richtung des Drains 1005, 2005. Diese Konfiguration verringert die Ausgangskapazität Coss, die Gate-Drain-Kapazität Cgd und die Drain-Source-Leckage, und verbessert auch die Drain-zu-Source-Durchbruch-Spannung.
  • Es wird darauf hingewiesen, dass jede der Anreicherungsmode-Komponente 1001 und der Verarmungsmode-Komponente 2001, wie dargestellt in den 2 bzw. 3, ansonsten identisch zu jenen Komponenten wie dargestellt in 1 sind. Insbesondere die Anreicherungsmode-Komponente 1001 in 2 umfasst ein Source 1002, ein Gate 1003, und ein Drain 1005, einen die Komponente abdeckenden dielektrischen Film 1007, und eine optionale Feldplatte 1006. In ähnlicher Weise umfasst die Verarmungsmode-Komponente 2001, wie dargestellt in 3, ein Source 2002, ein Gate 2003, und ein Drain 2005, einen die Komponente abdeckenden dielektrischen Film 2007, und eine optionale Feldplatte 2006.
  • 4 zeigt schematisch einen Grad der Verringerung der Ausgangskapazität Coss durch Verlängern der dünneren AlGaN-Barriere außerhalb des Gates in Richtung zum Drain, wie in den Ausführungsformen der 2 und 3 gezeigt. Wie gezeigt, ist die Ausgangskapazität Coss für die in den 2 und 3 ausgeführten Komponenten niedriger, wenn die Drain-zu-Source-Spannung (Vds) relativ gering ist.
  • 5A–5F veranschaulichen ein Verfahren zur Herstellung einer integrierten Schaltung 100 mit einer Anreicherungsmode-Komponente 101 und einer Verarmungsmode-Komponente 201 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • Zunächst wird, wie in 5A gezeigt, eine EPI auf einem Substrat 302 gezüchtet. Wie oben erwähnt, wird das Substrat 302 aus Silizium (Si), Siliziumcarbid (SiC), Saphir oder einem beliebigen anderen geeigneten Material gebildet. Eine oder mehrere Pufferschichten werden dann auf der Oberseite des Substrats 302 gebildet. Die Pufferschichten 303 können AlN, AlGaN und GaN umfassen. Der AlGaN-barrier layer 304 kann dann über den Pufferschichten 303 gebildet werden. In einer Ausführungsform kann ein AlN-Spacer unterhalb des AlGaN-barrier layers 304 vorgesehen werden, und eine GaN-Kappe kann über dem AlGaN-barrier layer 304 vorgesehen werden. Jede der Schichten der EPI-Struktur kann abgeschieden oder anderweitig über dem Substrat 302 gebildet werden, unter Verwendung von herkömmlichen Beschichtungstechniken, wie sie von einem Fachmann auf dem Gebiet verstanden werden.
  • Als Nächstes wird, wie in 5B gezeigt, ein Photoresist (nicht gezeigt) auf die Struktur aufgetragen, und Teile des barrier layers werden teilweise geätzt. Dieses Ätzen führt zu einem barrier layer 304 mit zwei Bereichen 104, 204, die dünner sind (d. h. eine geringere Dicke) als der Rest des barrier layers 304.
  • Nachdem diese dünneren Teile des barrier layers 304 gebildet worden sind, wird eine pGaN-Schicht über der oberen Oberfläche gezüchtet, welche strukturiert und geätzt ist, um das Anreicherungsmode-Komponenten-Gate 103 wie in 5C gezeigt zu bilden. In dem gezeigten Beispiel erstreckt sich die dünnere Barriere 104 außerhalb des Gates 103, ähnlich wie bei der Ausführungsform gemäß 3.
  • Als Nächstes wird unter Bezugnahme auf 5D eine dielektrische Schicht 107 über dem Gate 103, dem dünneren Teil 104, dem dünneren Teil 204 und dem Rest des barrier layers 304 abgeschieden. Die dielektrische Schicht 107 wird strukturiert, um die Bereiche für die Source- und Drain-Kontakte zu entfernen (d. h. offenes Kontaktfenster 108 erzeugen).
  • Wie in 5E gezeigt, nachdem die offenen Kontaktfenster 108 gebildet sind, wird eine Ohmsche Kontaktschicht abgeschieden. In der beispielhaften Ausführungsform umfasst die Kontaktschicht typischerweise Ti, Al und eine Abdeckschicht. 5E veranschaulicht, dass die Kontaktschicht strukturiert und geätzt wird, um die Source-Kontakte 102, 202, Drain-Kontakte 105, 205; und Feldplatten 106, 206 von den Anreicherungsmode- und Verarmungsmode-Komponenten zu bilden. Während des Ätzens des Kontaktschichtmetalls kann ein Isolationsbereich 301 zwischen den beiden Komponenten gebildet werden, da durch den barrier layer geätzt wird, um den layer in erste und zweite Teile zu unterteilen. Obwohl das beispielhafte Verfahren, wie dargestellt in 5E einen Schritt des Ätzens zeigt, um den Isolationsbereich 301 zu bilden, kann, wie oben erwähnt, in einer alternativen Ausführungsform der Isolationsbereich 301 durch Ionenimplantation gebildet werden, wie sie von einem Fachmann auf dem Gebiet verstanden werden wird.
  • Schließlich wird, wie in 5F gezeigt, die Struktur strukturiert und geätzt, um eine Öffnung in dem dielektrischen Film 107 der Verarmungsmode-Komponente zu bilden. Ein Schottky-Metall wird in diese Öffnung abgeschieden und abgehoben, um das Gate 203 der Verarmungsmode-Komponente zu bilden.
  • Die obige Beschreibung und die Zeichnungen sind nur als veranschaulichend für bestimmte Ausführungsformen zu betrachten, welche die hierin beschriebenen Merkmale und Vorteile erzielen. Modifikationen und Substitutionen an bestimmten Verfahrensbedingungen können vorgenommen werden. Dementsprechend werden die Ausführungsformen der Erfindung nicht als durch die vorstehende Beschreibung und Zeichnungen beschränkt betrachtet.

Claims (17)

  1. Eine integrierte Schaltung, umfassend: ein Substrat; zumindest eine auf dem Substrat gebildete Pufferschicht; ein über der zumindest einen Pufferschicht gebildete GaN-Kanalschicht; einen über der GaN-Kanalschicht gebildeten barrier layer (Grenzschicht); und einen Isolationsbereich, der einen ersten Teil des barrier layers für eine erste Transistorkomponente von einem zweiten Teil der barrier layers für eine zweite Transistorkomponente isoliert, wobei die ersten und zweiten Teile des barrier layers jeweils entsprechende Gate-Kontaktaussparungen haben; einen ersten Gate-Kontakt, der zumindest teilweise in der Gate-Kontaktaussparung des ersten Teils des barrier layers für die erste Transistorkomponente angeordnet ist; und einen zweiten Gate-Kontakt, der zumindest teilweise in der Gate-Kontaktaussparung des zweiten Teils des barrier layers für die zweite Transistorkomponente angeordnet ist.
  2. Integrierte Schaltung gemäß Anspruch 1, wobei der erste Gate-Kontakt sich über die gesamte Breite der Gate-Kontaktaussparung des ersten Teils des barrier layers für die erste Transistorkomponente erstreckt.
  3. Integrierte Schaltung gemäß Anspruch 1, wobei der zweite Gate-Kontakt sich über die gesamte Breite der Gate-Kontaktaussparung des zweiten Teils des barrier layers (Grenzschicht) für die zweite Transistorkomponente erstreckt.
  4. Integrierte Schaltung gemäß Anspruch 1, weiterhin umfassend: erste Source- und Drain-Kontakte auf dem ersten Teil des barrier layers; und zweite Source- und Drain-Kontakte auf dem zweiten Teil des barrier layers.
  5. Integrierte Schaltung gemäß Anspruch 4, weiterhin umfassend eine dielektrische Schicht, welche über den ersten und zweiten Gate-Kontakten und den ersten und zweiten Teilen des barrier layers angeordnet ist.
  6. Integrierte Schaltung gemäß Anspruch 5, weiterhin umfassend erste und zweite Feldplatten, welche über den ersten und zweiten Teilen des barrier layers angeordnet sind.
  7. Integrierte Schaltung gemäß Anspruch 6, wobei die erste Transistorkomponente eine Anreicherungsmode-Komponente und die zweite Transistorkomponente eine Verarmungsmode-Komponente ist.
  8. Integrierte Schaltung gemäß Anspruch 7, wobei ein absoluter Wert einer Schwellenspannung der Anreicherungsmode-Komponente ungefähr gleich ist zu einem absoluten Wert einer Schwellenspannung der Verarmungsmode-Komponente.
  9. Integrierte Schaltung gemäß Anspruch 7, wobei der erste Gate-Kontakt sich über eine gesamte Breite der Gate-Kontaktaussparung des ersten Teils des barrier layers für die erste Transistorkomponente erstreckt, und wobei der zweite Gate-Kontakt sich über eine gesamte Breite der Gate-Kontaktaussparung des zweiten Teils des barrier layers für die zweite Transistorkomponente erstreckt.
  10. Integrierte Schaltung nach Anspruch 7, wobei die entsprechenden Gate-Kontaktaussparungen jeweils einen Teil umfassen, der nicht durch die entsprechenden ersten und zweiten Gate-Kontakte bedeckt ist.
  11. Integrierte Schaltung nach Anspruch 1, wobei der barrier layer eine erste Dicke hat und die Gate-Kontaktaussparungen des barrier layers eine zweite Dicke haben, die geringer ist als die erste Dicke.
  12. Ein Verfahren zur Herstellung einer integrierten Schaltung, das Verfahren umfassend: Bilden zumindest einer Pufferschicht auf einer Substratschicht; Bilden eines barrier layers auf der zumindest einen Pufferschicht; Bilden eines Photoresists auf dem barrier layer; Ätzen des barrier layers, um ersten und zweiten Gate-Kontaktaussparungen zu bilden; Bilden eines ersten Gate-Kontaktes in einer der ersten und zweiten Gate-Kontaktaussparungen; Abscheiden einer dielektrischen Schicht über dem barrier layer; Ätzen der dielektrischen Schicht und der Barriere, um eine Mehrzahl von Kontaktöffnungen in der dielektrischen Schicht zu bilden; und Bilden eines Isolationsbereiches in dem barrier layer zwischen den ersten und zweiten Gate-Kontaktaussparungen.
  13. Verfahren nach Anspruch 12, umfassend: Ätzen der dielektrischen Schicht über einer der ersten und zweiten Gate-Kontaktaussparungen; und Abscheiden eines Schottky-Metalls, um einen zweiten Gate-Kontakt in einer zweiten der ersten und zweiten Gate-Kontaktaussparungen zu bilden.
  14. Verfahren gemäß Anspruch 13, weiterhin umfassend Abscheiden einer Ohmschen Kontaktschicht in der Mehrzahl von Kontaktöffnungen, um entsprechende Source- und Drain-Kontakte für die ersten und zweiten Transistorkomponenten zu bilden.
  15. Verfahren gemäß Anspruch 14, wobei die erste Transistorkomponente eine Anreichungsmode-Komponente ist und die zweite Transistorkomponente eine Verarmungsmode-Komponente ist.
  16. Verfahren gemäß Anspruch 15, wobei der Schritt des Ätzens der barrier layer, um erste und zweite Gate-Kontaktaussparungen zu bilden, Bilden der ersten und zweiten Gate-Kontaktaussparung umfasst, mit einer Dicke, so dass ein absoluter Wert einer Schwellenspannung der Anreicherungsmode-Komponente ungefähr gleich ist zu einem absoluten Wert einer Schwellenspannung der Verarmungsmode-Komponente.
  17. Verfahren gemäß Anspruch 16, wobei der Schritt des Bildes des ersten Gate-Kontaktes in einer der ersten und zweiten Gate-Kontaktaussparungen Bilden eines ersten Gate-Kontaktes nur teilweise in der Gate-Kontaktaussparung umfasst.
DE112014003545.9T 2013-07-30 2014-07-30 Integrierte Schaltung mit zusammenpassenden Schwellenspannungen und Verfahren zur Herstellung derselben Ceased DE112014003545T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361859803P 2013-07-30 2013-07-30
US61/859,803 2013-07-30
PCT/US2014/048828 WO2015017513A2 (en) 2013-07-30 2014-07-30 Integrated circuit with matching threshold voltages and method for making same

Publications (1)

Publication Number Publication Date
DE112014003545T5 true DE112014003545T5 (de) 2016-05-04

Family

ID=52426842

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112014003545.9T Ceased DE112014003545T5 (de) 2013-07-30 2014-07-30 Integrierte Schaltung mit zusammenpassenden Schwellenspannungen und Verfahren zur Herstellung derselben

Country Status (7)

Country Link
US (2) US9214399B2 (de)
JP (1) JP6835581B2 (de)
KR (1) KR102249390B1 (de)
CN (1) CN105453273B (de)
DE (1) DE112014003545T5 (de)
TW (1) TWI615977B (de)
WO (1) WO2015017513A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016123934A1 (de) * 2016-12-09 2018-06-14 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Transistors

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102204777B1 (ko) * 2013-07-08 2021-01-20 이피션트 파워 컨버젼 코퍼레이션 갈륨 나이트라이드 소자 및 집적회로 내 격리 구조
WO2016157718A1 (ja) 2015-04-02 2016-10-06 パナソニック株式会社 窒化物半導体装置
FR3051072B1 (fr) 2016-05-04 2018-06-01 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif electronique de puissance a structure d'interconnexion electrique plane
TWI660465B (zh) 2017-07-28 2019-05-21 新唐科技股份有限公司 半導體元件及其製造方法
CN110429028B (zh) * 2019-08-01 2021-11-19 福建省福联集成电路有限公司 一种晶体管器件增强型和耗尽型栅极集成制作方法及器件

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3476841D1 (en) * 1983-11-29 1989-03-30 Fujitsu Ltd Compound semiconductor device and method of producing it
JP2658171B2 (ja) * 1988-05-12 1997-09-30 富士通株式会社 電界効果トランジスタの製造方法
US5100831A (en) * 1990-02-16 1992-03-31 Sumitomo Electric Industries, Ltd. Method for fabricating semiconductor device
DE69511958T2 (de) * 1994-06-29 2000-03-30 Koninkl Philips Electronics Nv Verfahren zum Herstellen einer Halbleitervorrichtung mit mindestens zwei feldeffekttransitoren verschiedener Abschnürspannung
US5514605A (en) * 1994-08-24 1996-05-07 Nec Corporation Fabrication process for compound semiconductor device
JPH11204496A (ja) * 1998-01-19 1999-07-30 Toshiba Corp エッチング方法及び成膜方法
JP4186032B2 (ja) * 2000-06-29 2008-11-26 日本電気株式会社 半導体装置
US6703638B2 (en) * 2001-05-21 2004-03-09 Tyco Electronics Corporation Enhancement and depletion-mode phemt device having two ingap etch-stop layers
US6563197B1 (en) * 2001-11-20 2003-05-13 International Rectifier Corporation MOSgated device termination with guard rings under field plate
US7449728B2 (en) 2003-11-24 2008-11-11 Tri Quint Semiconductor, Inc. Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same
JP4230370B2 (ja) * 2004-01-16 2009-02-25 ユーディナデバイス株式会社 半導体装置及びその製造方法
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
JP2007005406A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及び製造方法
JP2008010468A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7973304B2 (en) * 2007-02-06 2011-07-05 International Rectifier Corporation III-nitride semiconductor device
JP5512287B2 (ja) 2007-02-22 2014-06-04 フォルシュングスフェアブント ベルリン エー ファウ 半導体素子およびその製造方法
JP5431652B2 (ja) * 2007-04-02 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2008263146A (ja) * 2007-04-13 2008-10-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20100006895A1 (en) * 2008-01-10 2010-01-14 Jianjun Cao Iii-nitride semiconductor device
JP2009224605A (ja) * 2008-03-17 2009-10-01 Panasonic Corp 半導体装置およびその製造方法
TWI509774B (zh) * 2009-05-19 2015-11-21 Murata Manufacturing Co A semiconductor switching device, and a method of manufacturing a semiconductor switching device
JP5520073B2 (ja) * 2010-02-09 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置
US20110248283A1 (en) * 2010-04-07 2011-10-13 Jianjun Cao Via structure of a semiconductor device and method for fabricating the same
US8368121B2 (en) * 2010-06-21 2013-02-05 Power Integrations, Inc. Enhancement-mode HFET circuit arrangement having high power and high threshold voltage
US9076853B2 (en) 2011-03-18 2015-07-07 International Rectifie Corporation High voltage rectifier and switching circuits
US9024357B2 (en) * 2011-04-15 2015-05-05 Stmicroelectronics S.R.L. Method for manufacturing a HEMT transistor and corresponding HEMT transistor
TWI508281B (zh) * 2011-08-01 2015-11-11 Murata Manufacturing Co Field effect transistor
JP2013077635A (ja) * 2011-09-29 2013-04-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016123934A1 (de) * 2016-12-09 2018-06-14 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Transistors

Also Published As

Publication number Publication date
US20150034962A1 (en) 2015-02-05
JP2016529712A (ja) 2016-09-23
US9214399B2 (en) 2015-12-15
JP6835581B2 (ja) 2021-02-24
KR102249390B1 (ko) 2021-05-10
US9583480B2 (en) 2017-02-28
TWI615977B (zh) 2018-02-21
WO2015017513A3 (en) 2015-11-05
TW201513364A (zh) 2015-04-01
US20160111416A1 (en) 2016-04-21
KR20160038035A (ko) 2016-04-06
CN105453273B (zh) 2018-11-02
WO2015017513A2 (en) 2015-02-05
CN105453273A (zh) 2016-03-30

Similar Documents

Publication Publication Date Title
DE102014107318B4 (de) Gatespannungssteuerung für III-Nitrid-Transistoren
DE112014003481B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE102016114496B4 (de) Halbleitervorrichtung, Transistoranordnung und Herstellungsverfahren
DE102012107523B4 (de) HEMT mit integrierter Diode mit niedriger Durchlassspannung
DE112014003495T5 (de) Gate mit selbstausgerichtetem Absatz für Anreicherungsmode-GaN-Transistoren
DE112014003545T5 (de) Integrierte Schaltung mit zusammenpassenden Schwellenspannungen und Verfahren zur Herstellung derselben
DE102014114635A1 (de) Seitenwand-Passivierung für Hemt-Vorrichtungen
DE112010001589T5 (de) Kompensierter GATE-MISFET und Verfahren zu seiner Herstellung
DE112005000223T5 (de) Verbesserte Betriebsweise mit III-nitrierten Feldeffekttransistoren
DE112010001556T5 (de) Rückdiffusionsunterdrückende Strukturen
DE102015114791A1 (de) Transistor mit einer hohen Elektronenbeweglichkeit, der eine vergrabene Feldplatte aufweist
DE102014108625A1 (de) Gate-stack für selbstsperrenden verbundhalbleitertransistor
DE102016113735A1 (de) Durchschlagfestes HEMT-Substrat und Bauelement
DE112014003169B4 (de) Isolationsstruktur in Gallium Nitrid Komponenten und Integrierte Schaltungen
WO2007076791A1 (de) Verfahren zum herstellen eines verbindungshalbleiter-feldeffekttransistors mit einer fin-struktur und verbindungshalbleiter-feldeffekttransistor mit einer fin-struktur
EP2465142A1 (de) Halbleiterstruktur
DE112012000612T5 (de) lonenimplantierte und selbstjustierende Gate-Struktur für GaN-Transistoren
DE112015005817T5 (de) Halbleitervorrichtung
DE102018116843B4 (de) Selbstsperrender III-Nitrid-Transistor mit hoher Elektronenbeweglichkeit
DE102016125865A1 (de) Transistor mit hoher Elektronenmobilität mit Ladungsträgerinjektionsabschwächungs-Gate-Struktur
DE102015115734A1 (de) Nicht-planares selbstsperrendes Halbleiterbauelement
DE112018003057T5 (de) Gan-transistor im anreicherungsmodus mit selektiven und nicht selektiven ätzschichten für verbesserte gleichförmigkeit der gan-spacerdicke
DE102014107560A1 (de) Halbleiterbauelement und Verfahren
DE102014118834A1 (de) Halbleiterbauelement und Verfahren
DE102013002986A1 (de) Integrierte Schottky-Diode für HEMTS

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R130 Divisional application to

Ref document number: 112014007400

Country of ref document: DE

R003 Refusal decision now final