DE102015114791A1 - Transistor mit einer hohen Elektronenbeweglichkeit, der eine vergrabene Feldplatte aufweist - Google Patents

Transistor mit einer hohen Elektronenbeweglichkeit, der eine vergrabene Feldplatte aufweist Download PDF

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Abstract

Es wird ein Feldeffekttransistor mit einer hohen Elektronenbeweglichkeit gebildet, der ein Puffergebiet mit einem abgestuften lateralen Profil aufweist, wobei das abgestufte laterale Profil einen ersten, einen zweiten und einen dritten Querschnitt des Puffergebiets aufweist, wobei der erste Querschnitt dicker als der dritte Querschnitt ist und eine vergrabene Feldplatte aufweist und der zweite Querschnitt zwischen dem ersten und dem dritten Querschnitt angeordnet ist und schräge Winkel mit dem ersten und dem dritten Querschnitt bildet. Ein Barrieregebiet wird entlang dem abgestuften lateralen Profil gebildet. Das Barrieregebiet wird von der vergrabenen Feldplatte durch einen Abschnitt des Puffergebiets getrennt. Das Puffergebiet wird aus einem ersten Halbleitermaterial gebildet, und das Barrieregebiet wird aus einem zweiten Halbleitermaterial gebildet. Das erste und das zweite Halbleitermaterial haben unterschiedliche Bandlücken, so dass ein elektrisch leitender Kanal eines zweidimensionalen Ladungsträgergases an einer Grenzfläche zwischen dem Puffer- und dem Barrieregebiet entsteht.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft allgemein Verbindungshalbleitertransistoren und insbesondere III-Nitrid-basierte Transistoren mit einer hohen Elektronenbeweglichkeit, welche vergrabene Feldplatten aufweisen.
  • Halbleitertransistoren, insbesondere Feldeffekt-gesteuerte Schaltbauelemente in der Art eines MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor), die nachfolgend auch als MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) bezeichnet werden, und eines HEMT (Feldeffekttransistor mit einer hohen Elektronenbeweglichkeit), der auch als Heterostruktur-FET (HFET) und Modulations-dotierter FET (MODFET) bekannt ist, wurden für verschiedene Anwendungen eingesetzt, die umfassen: eine Verwendung als Schalter in Leistungsversorgungen und Leistungswandlern, Elektroautos, Klimaanlagen und in Endverbraucherelektronik, ohne jedoch darauf beschränkt zu sein.
  • Ein HEMT ist ein Feldeffekttransistor mit einem Übergang zwischen zwei Materialien mit unterschiedlichen Bandlücken, wie beispielsweise GaN und AlGaN. In einem GaN/AlGaN-basierten HEMT entsteht ein zweidimensionales Elektronengas (2DEG) an der Grenzfläche zwischen der AlGaN-Barriereschicht und der GaN-Pufferschicht. Das 2DEG bildet den Kanal an Stelle eines dotierten Gebiets wie bei einem MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor). Ähnliche Prinzipien können verwendet werden, um Puffer- und Barriereschichten auszuwählen, die ein zweidimensionales Löchergas (2DHG) als den Kanal des Bauelements bilden. Ohne weitere Maßnahmen führt eine solche Konstruktion zu einem eigenleitenden, d.h. selbstleitenden Transistor. Das heißt, dass der HEMT bei Abwesenheit einer positiven Gate-Spannung leitet.
  • Eine wünschenswerte Eigenschaft von Transistoren in der Art von HEMT ist eine hohe Durchbruchspannung. Eine erhöhte Durchbruchspannung ermöglicht es einem Transistor, größere Spannungen beispielsweise in Zusammenhang mit Leistungsschaltanwendungen zu beherrschen. Zu diesem Zweck verwenden herkömmliche selbstleitende GaN-basierte HEMT typischerweise eine obere Feldplatte, die mit dem Source-Anschluss verbunden ist, um die elektrischen Feldspitzen innerhalb des Bauelements zu verringern, wodurch wiederum die Durchbruchspannung des Bauelements erhöht wird. Die obere Metallfeldplatte befindet sich oberhalb der Gate-Elektrode und ist von der Gate-Elektrode durch ein dielektrisches Material isoliert. Die obere Metallfeldplatte erhöht die Durchbruchspannung des Transistors durch Fortleiten elektrischer Feldlinien von der Gate-Kante. Die Wirksamkeit der oberseitigen Metallfeldplatten ist jedoch beschränkt, weil die Feldplatte nicht in sehr geringen Abständen von den verwundbarsten Bereichen der Gate-Elektrode angeordnet werden kann. Es ist wünschenswert, eine wirksamere Feldplatte zur Verfügung stehen zu haben, welche die Durchbruchstärke eines GaN-HEMT erhöht, indem sie das elektrische Feld in einer solchen Weise formt, dass die maximalen elektrischen Feldspitzen verringert werden und die Durchbruchstärke des Bauelements erhöht wird.
  • Es wird ein Verfahren zur Herstellung eines Feldeffekttransistors mit einer hohen Elektronenbeweglichkeit offenbart. Gemäß einer Ausführungsform wird in dem Verfahren ein Puffergebiet mit einem abgestuften lateralen Profil und einer darin angeordneten vergrabenen Feldplatte hergestellt. Das abgestufte laterale Profil weist einen ersten, einen zweiten und einen dritten Querschnitt des Puffergebiets auf. Der erste Querschnitt ist dicker als der dritte Querschnitt und weist die vergrabene Feldplatte auf. Der zweite Querschnitt ist zwischen dem ersten und dem dritten Querschnitt angeordnet und bildet schräge Winkel mit dem ersten und dem dritten Querschnitt. Bei dem Verfahren wird ferner ein Barrieregebiet entlang dem abgestuften lateralen Profil des Puffergebiets hergestellt. Das Barrieregebiet wird von der vergrabenen Feldplatte durch einen Abschnitt des Puffergebiets getrennt. Das Puffergebiet wird aus einem ersten Halbleitermaterial hergestellt, und das Barrieregebiet wird aus einem zweiten Halbleitermaterial hergestellt. Das erste und das zweite Halbleitermaterial haben unterschiedliche Bandlücken, so dass ein elektrisch leitender Kanal eines zweidimensionalen Ladungsträgergases infolge piezoelektrischer Effekte an einer Grenzfläche zwischen dem Puffer- und dem Barrieregebiet entsteht.
  • Gemäß einer anderen Ausführungsform umfasst das Verfahren das Herstellen eines Puffergebiets mit einem ersten, einem zweiten und einem dritten Querschnitt, welche ein abgestuftes laterales Profil bilden. Der erste Querschnitt ist dicker als der dritte Querschnitt und weist eine darin angeordnete vergrabene Feldplatte auf. Der zweite Querschnitt wird zwischen dem ersten und dem dritten Querschnitt angeordnet und bildet schräge Winkel mit dem ersten und dem dritten Querschnitt. Das Verfahren umfasst ferner das Herstellen eines Barrieregebiets mit einer im Wesentlichen gleichmäßigen Dicke entlang dem abgestuften Profil des Puffergebiets. Das Barrieregebiet wird von der vergrabenen Feldplatte durch einen Abschnitt des Puffergebiets getrennt. Das Puffergebiet wird aus Galliumnitrid hergestellt, und das Barrieregebiet wird aus Aluminiumgalliumnitrid hergestellt, so dass sich ein zweidimensionales Elektronengas entlang dem abgestuften lateralen Profil in der Nähe einer Grenzfläche zwischen dem Barrieregebiet und dem Puffergebiet bildet.
  • Es ist eine Halbleitervorrichtung mit einer hohen Elektronenbeweglichkeit offenbart. Gemäß einer Ausführungsform weist das Bauelement ein Puffergebiet mit einem ersten, einem zweiten und einem dritten Querschnitt auf, die ein abgestuftes laterales Profil bilden. Der erste Querschnitt ist dicker als der dritte Querschnitt und weist eine darin angeordnete vergrabene Feldplatte auf. Der zweite Querschnitt ist zwischen dem ersten und dem dritten Querschnitt angeordnet und bildet schräge Winkel mit dem ersten und dem dritten Querschnitt. Das Bauelement weist ferner ein Barrieregebiet mit einer im Wesentlichen gleichmäßigen Dicke auf, das sich entlang dem abgestuften lateralen Profil des Puffergebiets erstreckt. Das Barrieregebiet ist durch einen Abschnitt des Puffergebiets von der vergrabenen Feldplatte getrennt. Das Puffergebiet weist ein erstes Halbleitermaterial auf, und das Barrieregebiet weist ein zweites Halbleitermaterial auf. Das erste und das zweite Halbleitermaterial haben unterschiedliche Bandlücken, so dass ein elektrisch leitender Kanal eines zweidimensionalen Ladungsträgergases infolge piezoelektrischer Effekte an einer Grenzfläche zwischen dem Puffer- und dem Barrieregebiet entsteht.
  • Fachleuten werden beim Lesen der folgenden detaillierten Beschreibung und beim Betrachten der anliegenden Zeichnung zusätzliche Merkmale und Vorteile einfallen.
  • Die Elemente der Zeichnung sind nicht notwendigerweise maßstabsgerecht zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen erläuterten Ausführungsformen können kombiniert werden, es sei denn, dass sie einander ausschließen. Ausführungsformen sind in der Zeichnung dargestellt und werden in der folgenden Beschreibung detailliert erklärt.
  • 1, welche die 1A–1B umfasst, zeigt ein Puffergebiet mit einer vergrabenen Schicht gemäß einer Ausführungsform.
  • 2 zeigt die Herstellung eines abgestuften lateralen Profils im Puffergebiet aus 1 gemäß einer Ausführungsform.
  • 3 zeigt die Herstellung einer Isolierschicht aus Puffermaterial entlang dem abgestuften lateralen Profil gemäß einer Ausführungsform.
  • 4 zeigt die Herstellung eines Barrieregebiets entlang der Isolierschicht aus Puffermaterial zur Herstellung einer Heterostruktur gemäß einer Ausführungsform.
  • 5 zeigt ein Verfahren zur Herstellung einer elektrisch leitenden Elektrode in der Heterostruktur aus 4 gemäß einer Ausführungsform,
  • 6 ein selektives Ätzen innerhalb des Puffergebiets gebildeten Materials zur Herstellung eines vergrabenen Feldplattengrabens gemäß einer Ausführungsform.
  • 7 zeigt das Füllen des vergrabenen Feldplattengrabens mit einem elektrisch leitenden Material gemäß einer Ausführungsform.
  • 8, welche 8A–8B aufweist, zeigt einen Feldeffekttransistor mit einer hohen Elektronenbeweglichkeit mit einem abgestuften lateralen Profil gemäß einer Ausführungsform.
  • 9 zeigt einen Feldeffekttransistor mit einer hohen Elektronenbeweglichkeit mit einem abgestuften lateralen Profil gemäß einer anderen Ausführungsform.
  • 10 zeigt einen Feldeffekttransistor mit einer hohen Elektronenbeweglichkeit mit einem abgestuften lateralen Profil gemäß einer anderen Ausführungsform.
  • Der Begriff HEMT wird üblicherweise auch als HFET (Heterostruktur-Feldeffekttransistor), MODFET (Modulations-dotierter FET) und MESFET (Metall-Halbleiter-Feldeffekttransistor) bezeichnet. Die Begriffe HEMT, HFET, MESFET und MODFET werden hier austauschbar verwendet, um einen beliebigen III-Nitrid-basierten Verbindungshalbleitertransistor zu bezeichnen, der einen Übergang zwischen zwei Materialien mit unterschiedlichen Bandlücken (d.h. einen Heteroübergang) als Kanal aufweist. Beispielsweise kann GaN mit AlGaN oder InGaN kombiniert werden, um ein Elektronengas-Inversionsgebiet als Kanal zu bilden. Die Verbindungshalbleitervorrichtung kann AlInN/AlN/GaN-Barriere-/Abstands-/Pufferschichtstrukturen aufweisen. Allgemein kann der selbstsperrende Verbindungshalbleitertransistor unter Verwendung einer beliebigen geeigneten III-Nitrid-Technologie in der Art von GaN verwirklicht werden, wodurch die Bildung von Inversionsgebieten entgegengesetzter Polarität infolge piezoelektrischer Effekte ermöglicht wird.
  • Insbesondere ergeben in Bezug auf die GaN-Technologie das Vorhandensein von Polarisationsladungen und von Dehnungswirkungen in einem GaN-basierten Heterostrukturkörper infolge piezoelektrischer Effekte ein zweidimensionales Ladungsträgergas im Heterostrukturkörper, das durch eine sehr hohe Ladungsträgerdichte und Ladungsträgerbeweglichkeit gekennzeichnet ist. Dieses zweidimensionale Ladungsträgergas in der Art von 2DEG (zweidimensionales Elektronengas) oder 2DHG (zweidimensionales Löchergas) bildet den leitenden Kanal des HEMT in der Nähe der Grenzfläche beispielsweise zwischen einem GaN-Legierungsbarrieregebiet und einem GaN-Puffergebiet. Eine dünne, beispielsweise 1–2 nm messende AlN-Schicht kann zwischen dem GaN-Puffergebiet und dem GaN-Legierungsbarrieregebiet bereitgestellt werden, um die Legierungsstreuung zu minimieren und die 2DEG-Beweglichkeit zu verbessern. In einem weiteren Sinne können die hier beschriebenen Verbindungshalbleitertransistoren aus einem beliebigen binären, ternären oder quaternären III-Nitrid-Verbindungshalbleitermaterial hergestellt werden, wobei piezoelektrische Effekte für das Bauelementkonzept verantwortlich sind.
  • Hier beschriebene Ausführungsformen stellen einen Feldeffekttransistor mit einer hohen Elektronenbeweglichkeit und ein entsprechendes Verfahren zur Herstellung des Bauelements bereit. Der Feldeffekttransistor mit einer hohen Elektronenbeweglichkeit weist ein Puffergebiet mit einem abgestuften lateralen Profil auf. Das heißt, dass das Puffergebiet dickere und dünnere Querschnitte aufweist, die durch eine graduelle Neigung getrennt sind. Eine laterale Fläche des Puffergebiets entlang dem abgestuften lateralen Profil weist schräge (d.h. nicht senkrechte) Winkel auf. Diese laterale Fläche ist entlang dem abgestuften lateralen Profil von einem Puffergebiet mit einer im Wesentlichen gleichmäßigen Dicke bedeckt. Die Puffer- und Barrieregebiete bestehen aus zwei Halbleitermaterialien mit unterschiedlichen Bandlücken (beispielsweise GaN und AlGaN), so dass sich ein zweidimensionales Ladungsträgergas in der Nähe der Grenzfläche der Barriere- und Puffergebiete bildet. Infolge der schrägen Winkel wird das zweidimensionale Ladungsträgergas am Übergang vom dickeren zum dünneren Querschnitt nicht erheblich unterbrochen. Daher bildet das zweidimensionale Ladungsträgergas, das sich entlang dem abgestuften lateralen Profil erstreckt, einen elektrisch leitenden Kanal des Bauelements, der durch eine Gate-Struktur steuerbar ist.
  • Vorteilhafterweise ermöglichen die hier beschriebenen Verfahren und Bauelemente die Herstellung einer vergrabenen Feldplatte im dickeren Querschnitt des Puffergebiets direkt unterhalb einer Gate-Elektrode, die auf dem Barrieregebiet gebildet ist, und in der Nähe von dieser. Gemäß einer Ausführungsform wird die vergrabene Feldplatte durch Bereitstellen einer vergrabenen dotierten Schicht im Puffergebiet hergestellt. Das Puffergebiet wird geätzt, um das abgestufte laterale Profil herzustellen, und es wird dadurch ein Teil der vergrabenen dotierten Schicht fortgeätzt. Anschließend wird eine verhältnismäßig dünne (beispielsweise 20 nm aufweisende) Schicht aus isolierendem Puffermaterial aufgewachsen. Auf diese Weise wird die Schicht, die zur Herstellung der vergrabenen Feldplatte verwendet wird, mit der dünnen Schicht aus wiederaufgewachsenem Material bedeckt. Anschließend wird eine verhältnismäßig dünne (beispielsweise 20 nm aufweisende) Barriereschicht über der wiederaufgewachsenen Pufferschicht hergestellt. Auf diese Weise repräsentieren die Dicken des wiederaufgewachsenen Puffermaterials und der Barriereschicht den gesamten Abstand zwischen der vergrabenen Feldplatte und der Gate-Elektrode oder den größten Teil davon.
  • Die hier beschriebenen Ausführungsformen verringern vorteilhafterweise die Kosten und die Komplexität der Herstellung einer vergrabenen Feldplatte in einem HEMT durch die Verwendung einer dotierten Schicht aus Halbleitermaterial zur Herstellung der vergrabenen Feldelektrode. Im Allgemeinen ist die Dotierung von III-Nitrid-Halbleitermaterialien in der Art von GaN schwierig zu steuern. Streumechanismen bewirken, dass Dotierungsstoffe (d.h. Mangan) im Material dispergieren. Demgemäß kann es schwierig sein, das dotierte Gebiet auf einen wohldefinierten Feldplattenbereich innerhalb des Halbleitermaterials zu beschränken. In diesem Fall führen die Streumechanismen zu einem erheblichen Risiko eines elektrischen Kurzschlusses zwischen der Feldplatte und dem zweidimensionalen Ladungsträgergas (d.h. dem Kanal des Bauelements). Hier beschriebene Ausführungsformen vermindern dieses Risiko eines elektrischen Kurzschlusses erheblich oder beseitigen dieses durch Herstellen einer vollständigen dotierten Schicht im Material, durch Fortätzen eines lateralen Abschnitts der dotierten Schicht, der für die Feldelektrode nicht erforderlich ist, und durch Wiederaufwachsen einer Isolierschicht aus Puffermaterial (beispielsweise undotiertem GaN) über dem freiliegenden Ende der dotierten Schicht. Die Streumechanismen sind in der wiederaufgewachsenen Schicht nicht vorhanden. Demgemäß kann der restliche Abschnitt der dotierten Schicht für die Herstellung einer Feldplatte verwendet werden, und diese Feldplatte wird durch ein elektrisch stabiles Puffergebiet vom zweidimensionalen Ladungsträgergas getrennt. Das heißt, dass es nur ein geringes bis kein Risiko eines elektrischen Kurzschlusses zwischen der Feldplatte und dem zweidimensionalen Ladungsträgergas gibt.
  • 1A zeigt ein Puffergebiet 100, das zur Herstellung eines Feldeffekttransistors mit einer hohen Elektronenbeweglichkeit verwendet werden kann. Das Puffergebiet 100 weist eine elektrisch isolierende erste Schicht 102 auf. Das Puffergebiet 100 weist ferner eine zweite Schicht 104 auf, die entlang der ersten Schicht 102 gebildet ist und direkt daran angrenzt. Optional kann das Puffergebiet 100 mit einer elektrisch isolierenden weiteren Schicht 106 versehen werden, die entlang der zweiten Schicht 104 gebildet ist.
  • Die erste Schicht 102 kann aus eigenleitendem (d.h. unbeabsichtigt dotiertem) GaN gebildet werden. Alternativ kann diese erste Schicht 102 aus GaN-Material gebildet werden, das mit Dotierungsstoffen in der Art von Kohlenstoff kompensiert wurde. Diese Kompensation kann erfolgen, um ein Puffergebiet 100 mit einer hohen Durchbruchspannung und geringen Leckströmen bereitzustellen.
  • 1B zeigt eine alternative Ausführungsform, wobei die erste Schicht 102 als ein Rückbarrieregebiet 107 gebildet ist. Die erste Schicht 102 kann beispielsweise vollständig oder teilweise aus AlGaN bestehen. Gemäß einer Ausführungsform ist die erste Schicht eine Schicht aus AlxGa(1 – x)N (mit x = 4 %). Ferner kann die erste Schicht 102 eine aus mehr als einem Material bestehende Verbindungsstruktur sein.
  • Gemäß einer Ausführungsform ist die zweite Schicht 104 eine elektrisch leitende Schicht. Beispielsweise kann die zweite Schicht eine p-leitende Schicht aus GaN sein. Alternativ kann die zweite Schicht 104 eine elektrisch isolierende Schicht sein, die selektiv zum Rest des Materials im Puffergebiet 100 geätzt werden kann. Beispielsweise kann die zweite Schicht 104 eine Schicht aus AlGaN sein.
  • Die weitere Schicht 106 kann aus dem gleichen Halbleitermaterial wie die erste Schicht 102 bestehen. Beispielsweise kann die weitere Schicht 106 aus eigenleitendem oder kompensiertem GaN bestehen.
  • Das Puffergebiet 100 aus 1 kann unter Verwendung epitaktischer Wachstumstechniken hergestellt werden. Beispielsweise kann das Puffergebiet 100 durch einen metallorganischen chemischen Dampfabscheidungs-(MOCVD)-Prozess hergestellt werden. Gemäß einer Ausführungsform wird das Puffergebiet 100 hergestellt, indem zuerst die erste Schicht 102 als eine GaN-Schicht in einem Epitaxieprozess aufgewachsen wird. Anschließend wird die zweite Schicht 104 auf der ersten Schicht 102 epitaktisch aufgewachsen. Die zweite Schicht 104 kann als eine Schicht aus p-leitendem GaN hergestellt werden, indem Dotierungsstoffe in der Art von Mangan während dieses Epitaxieschritts in das GaN-Material eingewachsen werden. Als nächstes kann eine optionale weitere Schicht 106 aus GaN epitaktisch auf der zweiten Schicht 104 aufgewachsen werden. Alternativ kann das Puffergebiet 100 aus 1 hergestellt werden, indem ein Substrat aus isolierendem GaN-Material bereitgestellt wird und Dotierungsstoffe an einer Fläche des Substrats (beispielsweise unter Verwendung von Ionenimplantation) eingebracht werden, um die zweite Schicht 104 als eine vergrabene, leitfähige dotierte Schicht herzustellen.
  • Bezugnehmend auf 2 wird ein Abschnitt des Puffergebiets 100 entfernt, so dass das Puffergebiet 100 ein abgestuftes laterales Profil aufweist. Das abgestufte laterale Profil weist einen ersten, einen zweiten und einen dritten Querschnitt I, II, III des Puffergebiets 100 auf. Der erste Querschnitt I ist dicker als der dritte Querschnitt III. Der zweite Querschnitt II ist zwischen dem ersten und dem dritten Querschnitt I, III angeordnet und bildet schräge (d.h. nicht senkrechte) Winkel α, β mit dem ersten und dem dritten Querschnitt I, III.
  • Hier bezieht sich der Begriff abgestuftes laterales Profil auf eine Orientierung der Ebenen eines Gebiets aus Halbleitermaterial (beispielsweise des Puffergebiets 100) entlang einer lateralen Fläche dieses Gebiets. Die laterale Fläche eines abgestuften lateralen Profils weist zwei verschiedene Ebenen auf, die parallel sind, jedoch vertikal voneinander beabstandet sind. Ferner kann sich eine geneigte Ebene (d.h. eine zu den anderen Ebenen nicht senkrechte Ebene) zwischen den beiden verschiedenen Ebenen erstrecken, um einen geneigten Übergang zu bilden. Wie beispielsweise in 2 dargestellt ist, ist eine laterale Fläche 108 des Puffergebiets 100 im ersten Querschnitt I (d.h. dem dickeren Querschnitt) im Wesentlichen parallel zur lateralen Fläche 108 des Puffergebiets 100 im dritten Querschnitt III (d.h. im dünneren Querschnitt). Die laterale Fläche 108 des Puffergebiets 100 im zweiten Querschnitt II ist geneigt, so dass der zweite Querschnitt II einen sich allmählich verdünnenden Übergang vom dickeren Querschnitt zum dünneren Querschnitt bildet. Dadurch weist die laterale Fläche 108 an den Übergängen zwischen den Querschnitten schräge Winkel α, β auf.
  • Gemäß einer Ausführungsform beträgt ein erster Winkel α an der lateralen Fläche 108 des Puffergebiets 100 am Übergang zwischen dem ersten und dem zweiten Querschnitt I, II zwischen 20 und 70 Grad und beträgt ein zweiter Winkel β an der lateralen Fläche 108 des Puffergebiets 100 am Übergang zwischen dem zweiten und dem dritten Querschnitt II, III zwischen 20 und 70 Grad. Falls die lateralen Flächen 108 im ersten und im dritten Querschnitt I, III parallel zueinander sind, ist der erste Winkel α gleich dem zweiten Winkel β. Gemäß einer Ausführungsform betragen sowohl der erste als auch der zweite Winkel α, β 45 Grad.
  • Das in 2 dargestellte abgestufte laterale Profil kann beispielsweise unter Verwendung maskierter Ätztechniken aus dem Puffergebiet 100 aus 1 hergestellt werden. Gemäß einer Ausführungsform wird das abgestufte laterale Profil durch Bereitstellen einer ätzbeständigen Maske über dem ersten Querschnitt I und nasschemisches Ätzen von Abschnitten des Puffergebiets 100, die von der Maske freigelassen sind, hergestellt.
  • Gemäß einer Ausführungsform wird das Puffergebiet 100 geätzt, so dass ein lateraler Abschnitt der zweiten Schicht 104 entfernt wird. Falls die optionale weitere Schicht 106 aus GaN im Puffergebiet 100 bereitgestellt ist, können die weitere Schicht 106 und die zweite Schicht 104 durch einen gemeinsamen Ätzprozess entfernt werden. Alternativ können die beiden Schichten getrennt geätzt werden. Gemäß einer Ausführungsform ist der Ätzprozess ein isotroper Plasmaätzprozess. Durch das Ätzen wird ein Ende 110 der zweiten Schicht 104 im zweiten Querschnitt II freigelegt.
  • Bezugnehmend auf 3 wird eine dritte Isolierschicht 112 im Puffergebiet hergestellt. Gemäß einer Ausführungsform wird die dritte Schicht 112 durch Wiederaufwachsen von GaN-Material unter Verwendung eines Epitaxieprozesses hergestellt. Gemäß einer Ausführungsform wird die dritte Schicht 112 als eine eigenleitende Schicht aus GaN-Material hergestellt. Die dritte Schicht 112 bedeckt das freigelegte Ende 110 der zweiten Schicht 104 mit isolierendem GaN-Material. Der Epitaxieprozess kann beispielsweise dem zur Herstellung der ersten Schicht 102 verwendeten Epitaxieprozess im Wesentlichen ähneln oder damit identisch sein. Gemäß einer Ausführungsform wird die dritte Schicht 112 entlang dem gesamten abgestuften lateralen Profil des Puffergebiets 100 wiederaufgewachsen. Die dritte Schicht 112 kann eine im Wesentlichen gleichmäßige Dicke aufweisen. Beispielsweise kann die dritte Schicht 112 zwischen 15 und 200 nm dick sein. Gemäß einer Ausführungsform ist die dritte Schicht 112 etwa 20 nm dick. Als ein Ergebnis dieser im Wesentlichen gleichmäßigen Dicke behält das Puffergebiet 100 das abgestufte laterale Profil an einer neu hergestellten lateralen Fläche 114.
  • In 3 ist eine Begrenzungslinie 116 zwischen der dritten Schicht 112 aus GaN-Material und dem Rest des Puffergebiets 100 dargestellt, um zu veranschaulichen, wie die dritte Schicht 112 hergestellt wird, und es wird dadurch nicht notwendigerweise ein Unterschied in der kristallinen Struktur des Halbleitermaterials angegeben. Durchschnittsfachleute werden verstehen, dass epitaktische Wachstumsprozesse ausgeführt werden, so dass die kristalline Struktur der epitaktisch aufgewachsenen Schicht eine vollkommene oder nahezu vollkommene Replik der kristallinen Struktur des darunter liegenden Materials ist. Demgemäß kann das GaN-Material in der dritten Schicht 112 vom darunter liegenden GaN-Material der ersten Schicht 102 und/oder der weiteren Schicht 106 ununterscheidbar sein, soweit die kristalline Struktur der dritten Schicht 112 betroffen ist.
  • Vorteilhafterweise beeinträchtigen die Streumechanismen in Zusammenhang mit dem Dotierprozess beim Wiederaufwachsen der dritten Schicht 112 nach dem Dotieren der zweiten Schicht 104 (in dem Fall, dass die zweite Schicht 104 eine Schicht aus p-leitendem GaN ist) die dritte Schicht 112 nicht. Das heißt, dass die dritte Schicht 112 einen elektrisch stabilen Abschnitt des Puffergebiets 100 bildet, der nicht anfällig für einen elektrischen Kurzschluss mit der zweiten Schicht 104 ist. Für diesen Zweck dient der optionale Prozessschritt des Herstellens der weiteren Schicht 106 als eine isolierende GaN-Schicht nach dem Herstellen der zweiten Schicht 104 dem Gewährleisten, dass die dritte Schicht 112 frei von Akzeptoren bleibt, weil die Gedächtniseffekte des epitaktischen Wachstumsprozesses abgemildert werden.
  • Bezugnehmend auf 4 wird ein Barrieregebiet 118 auf dem Puffergebiet 100 hergestellt. Die Begrenzungslinie 116 zwischen der dritten Schicht 112 aus GaN-Material und dem Rest des in 3 dargestellten Puffergebiets 100 ist aus Gründen der Klarheit weggelassen. Das Barrieregebiet 118 kann als eine vierte Schicht aus GaN-Material mit einer anderen Bandlücke als das Halbleitermaterial des Puffergebiets 100 hergestellt werden. Dadurch ergibt sich ein elektrisch leitender Kanal eines zweidimensionalen Elektronengases (2DEG) an einer Grenzfläche zwischen den Puffer- und Barrieregebieten 110, 118 infolge piezoelektrischer Effekte. In 4 ist das 2DEG durch eine gestrichelte Linie dargestellt. Dieses 2DEG ist von der zweiten Schicht 104 durch die wiederaufgewachsene dritte Schicht 112 aus GaN (in 3 dargestellt) getrennt und elektrisch isoliert.
  • Gemäß einer Ausführungsform ist das Barrieregebiet 118 eine Schicht aus AlGaN mit einer im Wesentlichen gleichmäßigen Dicke entlang dem abgestuften lateralen Profil. Beispielsweise kann das Barrieregebiet 118 eine 10 bis 200 nm dicke AlGaN-Schicht sein. Gemäß einer Ausführungsform ist das Barrieregebiet 118 etwa 25 nm dick. Der Aluminiumgehalt des Barrieregebiets 118 kann beispielsweise etwa 20 Prozent betragen. Das Barrieregebiet 118 kann durch einen epitaktischen Wachstumsprozess hergestellt werden, der mit jenem für die Herstellung der dritten Schicht 112 übereinstimmt. Dadurch behält das Bauelement das abgestufte laterale Profil an einer neu hergestellten lateralen Fläche 119 des Barrieregebiets 118.
  • Gemäß einer Ausführungsform wird eine Deckschicht 120 auf dem Barrieregebiet 118 hergestellt. Die Deckschicht 120 kann als eine fünfte Schicht aus GaN-Material hergestellt werden, das dem GaN-Material der dritten Schicht 112 im Wesentlichen ähnlich ist oder damit identisch ist. Gemäß einer Ausführungsform wird die Deckschicht 120 durch einen epitaktischen Wachstumsprozess als eine Schicht aus eigenleitendem GaN-Material hergestellt. Die Deckschicht 120 kann beispielsweise 2–3 nm dick sein.
  • Die in den 1–4 offenbarten Verfahrensschritte stellen eine Heterostruktur bereit, die als Basis eines Feldeffekttransistors mit einer hohen Elektronenbeweglichkeit verwendet werden kann. In der Heterostruktur ergibt sich ein 2DEG am Heteroübergang zwischen den Barriere- und Puffergebieten 100, 118. Die Heterostruktur kann so hergestellt werden, dass das 2DEG, das sich an oder in der Nähe des Heteroübergangs ergibt, über das abgestufte laterale Profil elektrisch leitend ist. Das heißt, dass sich das 2DEG entlang den verschiedenen Ebenen der Puffer- und Barrieregebiete 100, 118 erstreckt und schräge Winkel α, β aufweist, wie vorstehend erörtert wurde. Die Dichte der Ladungsträger im 2DEG wird durch das Vorhandensein von Polarisationsladungen entlang Kristallorientierungen am Heteroübergang beeinflusst. Falls demgemäß eine Heterostruktur mit einem steilen Gradienten (oder einer senkrechten Seitenwand) zwischen dickeren und dünneren Gebieten hergestellt wird, verschwindet das 2DEG, und der Heteroübergang ist in einem Übergangsgebiet zwischen den dickeren und dünneren Querschnitten nicht mehr elektrisch leitend. Falls die Heterostruktur zwischen den dickeren und dünneren Querschnitten eine graduelle Steigung aufweist, bleibt das 2DEG jedoch entlang dem gesamten abgestuften lateralen Profil bestehen. Wenngleich die Steigung der Heterostruktur die Dichte der Ladungsträger des 2DEG am Heteroübergang oder in seiner Nähe bis zu einem gewissen Grad verringern kann (und folglich die Leitfähigkeit des Kanals verringern kann), kann das 2DEG nichtsdestoweniger eine hohe Leitfähigkeit aufweisen und bei vielen Anwendungen geeignet sein.
  • Die zweite dotierte Schicht 104 wird zur Herstellung einer vergrabenen Feldplatte 122 verwendet, die sich innerhalb des Puffergebiets 100 der Heterostruktur befindet. Gemäß einer Ausführungsform wird die vergrabene Feldplatte 122 aus p-leitendem GaN-Material hergestellt. Ein Vorteil der Herstellung der vergrabenen Feldplatte 122 aus p-leitendem GaN-Material besteht darin, dass das p-leitende GaN-Material Löcher absorbiert, die beispielsweise durch Stoßionisationseffekte freigesetzt werden, so dass die Zuverlässigkeit des Bauelements verbessert wird.
  • Gemäß den Ausführungsformen, bei denen die zweite Schicht 104 aus p-leitendem GaN besteht, kann die vergrabene Feldplatte 122 aus einem lateralen Abschnitt der zweiten Schicht 104 hergestellt werden, der nach dem Ätzen intakt bleibt. Mit anderen Worten ermöglichen die hier beschriebenen Verfahren die Herstellung einer vergrabenen Feldplatte 122 aus p-leitendem GaN durch Herstellen einer vollständigen p-leitenden GaN-Schicht im Puffergebiet 100 und durch Entfernen eines Abschnitts der p-leitenden GaN-Schicht, wo die vergrabene Feldplatte 122 nicht erforderlich ist. Vorteilhafterweise wird das Barrieregebiet 118 von der vergrabenen Feldplatte 122 durch einen isolierenden Abschnitt des Puffergebiets 100 getrennt, welcher der dritten Schicht 112 entspricht (wie in 3 dargestellt ist). Auf diese Weise kann die vergrabene Feldplatte 122 durch eine dünne Schicht aus isolierendem GaN-Material vom Barrieregebiet 118 und vom 2DEG getrennt werden. Weil die dritte Schicht 112 eine GaN-Schicht sein kann, die nach der Herstellung der zweiten Schicht 104 als p-leitendes GaN wiederaufgewachsen wird, besteht aus den vorstehend erörterten Gründen ein geringes Risiko eines elektrischen Kurzschlusses zwischen der vergrabenen Feldplatte 122 und dem 2DEG.
  • Die 5–7 zeigen ein alternatives Verfahren zur Herstellung der vergrabenen Feldplatte 122, die sich innerhalb des Puffergebiets 100 der Heterostruktur befindet. Gemäß dieser Ausführungsform wird die zweite Schicht 104 so ausgelegt, dass sie selektiv zum umgebenden Halbleitermaterial des Puffergebiets ätzbar ist. Beispielsweise kann die zweite Schicht 104 eine Schicht aus AlGaN mit einem Aluminiumanteil sein, der so gewählt wird, dass das AlGaN selektiv zum GaN im Puffergebiet 100 nasschemisch entfernt werden kann (beispielsweise durch erwärmte Phosphorsäure).
  • Wie in 5 dargestellt ist, wird die Heterostruktur, welche das Barrieregebiet 118 und das Puffergebiet 100 aufweist, im ersten Querschnitt I geätzt, um die zweite Schicht 104 freizulegen. Dieser Ätzprozess kann beispielsweise ein Trockenätzprozess sein. Ferner kann dieser Ätzprozess beispielsweise ein anisotroper Ätzprozess sein.
  • Wie in 6 dargestellt ist, wird die zweite Schicht 104 selektiv zum Puffergebiet 100 geätzt, um einen vergrabenen Graben 124 im Puffergebiet 100 zu bilden. Dieser vergrabene Graben 124 ist von einer Außenfläche 126 der Heterostruktur durch Ätzen der Barriere- und Puffergebiete 100, 118 zugänglich, wie anhand von 5 erörtert wurde.
  • Wie in 7 dargestellt ist, wird der vergrabene Graben 124 mit einem elektrisch leitenden Material 128 gefüllt. Gemäß einer Ausführungsform ist das elektrisch leitende Material 128 ein Metall in der Art von Titannitrid (TiN). Das Titannitrid kann beispielsweise durch atomare Schichtabscheidung hergestellt werden.
  • Die in den 5–7 dargestellte Sequenz von Prozessschritten kann eine vergrabene Feldplatte 122 mit einer im Wesentlichen ähnlichen oder identischen Geometrie wie die vergrabene Feldplatte 122 sein, die aus dem p-leitenden GaN der zweiten Schicht 104 besteht, wie anhand von 5 erörtert wurde. Dies liegt daran, dass AlGaN, das als die zweite Schicht 104 bereitgestellt werden kann, mit einem hohen Genauigkeitsgrad selektiv zu GaN geätzt werden kann, das für das Puffergebiet 100 verwendet werden kann. Demgemäß hat der vergrabene Graben 124 eine im Wesentlichen ähnliche oder identische Geometrie wie der laterale Abschnitt der zweiten Schicht 104, der nach dem Ätzen intakt bleibt.
  • 8A zeigt einen Feldeffekttransistor 200 mit einer hohen Elektronenbeweglichkeit, der gemäß einer Ausführungsform durch die hier beschriebenen Verfahren hergestellt werden kann. Der Transistor 200 kann auf einer Heterostruktur mit Barriere- und Puffergebieten 100, 118 hergestellt werden, die nach den anhand der 1–7 beschriebenen Verfahren hergestellt werden. Der Transistor 200 weist ein 2DEG auf, das sich infolge piezoelektrischer Effekte an der Grenzfläche zwischen den Puffer- und Barrieregebieten 100, 118 ergibt. Das 2DEG bildet den Kanal 202 des Bauelements.
  • Der Transistor 200 weist eine Gate-Elektrode 204 auf, die auf dem ersten Querschnitt I über der vergrabenen Feldplatte 122 gebildet ist. Die Gate-Elektrode 202 ist vom Kanal 202 durch das Barrieregebiet 118 beabstandet. Gemäß einer Ausführungsform ist die Gate-Elektrode 202 auch vom Kanal 202 durch die Deckschicht 120 beabstandet, die eine eigenleitende Schicht aus GaN sein kann. Alternativ kann die Gate-Elektrode 202 durch ein Dielektrikum (beispielsweise durch einen Abschnitt der Passivierungsschicht 210 oder eines anderen dielektrischen Materials) vom Kanal isoliert sein, um ein MISFET-Bauelement zu bilden. Der Transistor 200 weist ferner eine Source-Elektrode 206 auf, die auf dem ersten Querschnitt gebildet ist. Die Source-Elektrode 206 steht in ohmschem Kontakt mit dem Kanal 202. Der Transistor 200 weist ferner eine Drain-Elektrode 208 auf, die außerhalb des ersten und des zweiten Querschnitts I, II gebildet ist. Gemäß der Ausführungsform aus 8 ist die Drain-Elektrode 208 auf dem dritten Querschnitt III gebildet. Die Drain-Elektrode 208 steht in ohmschem Kontakt mit dem Kanal 202. Optional kann der Transistor 200 entlang dem abgestuften lateralen Profil eine Passivierungsschicht 210 aufweisen, um die Oberfläche des Transistors 200 zu schützen. Die Passivierungsschicht 210 kann beispielsweise aus einem elektrisch isolierenden Material in der Art von Siliciumnitrid oder Siliciumoxid bestehen.
  • 8B zeigt eine Ausführungsform, bei der der Transistor 200 ein Rückbarrieregebiet 107 aufweist. Das Rückbarrieregebiet 107 kann als Teil der anhand von 1B beschriebenen ersten Schicht 102 aus AlGaN-Material bestehen. Das Rückbarrieregebiet 107 ist entgegengesetzt zum Barrieregebiet 118 angeordnet und vom zweidimensionalen Ladungsträgergas durch das Puffergebiet 100 isoliert. Gemäß dieser Ausführungsform weist das Puffergebiet 100 das wiederaufgewachsene GaN-Material der vierten Schicht 112 und der in 3 dargestellten optionalen weiteren Schicht 106 auf.
  • In einer allgemein bekannten Weise ist der Transistor 200 dazu ausgebildet, einen zwischen der Source- und der Drain-Elektrode 206, 208 fließenden elektrischen Strom zu steuern. Beispielsweise kann der Transistor 200 ein selbstleitendes Bauelement sein, in der ein elektrischer Strom zwischen der Source- und der Drain-Elektrode 206, 208 fließt, die in Abwesenheit eines Gate-Potentials vorgespannt sind. Eine an die Gate-Elektrode 204 angelegte Vorspannung unterbricht lokal das 2DEG unterhalb der Elektrode 204 und sperrt das Bauelement demgemäß. Alternativ kann der Transistor 200 als ein selbstsperrendes Bauelement ausgelegt sein. Beispielsweise kann die Gate-Elektrode des Transistors 200 ein dotiertes Gebiet innerhalb oder unterhalb der Gate-Elektrode 204 aufweisen, um das 2DEG unterhalb der Gate-Elektrode bei Abwesenheit einer Gate-Spannung zu unterbrechen.
  • Der Kanal 202 des Transistors 200 folgt dem abgestuften lateralen Profil des Puffergebiets 100. Dieses abgestufte laterale Profil ist jedoch nicht notwendigerweise so dramatisch wie in den Figuren gezeigt ist. Beispielsweise kann der vertikale Abstand (D) zwischen parallelen lateralen Flächen des Puffergebiets 100 im ersten Querschnitt I und im dritten Querschnitt III im Bereich von 100 bis 200 nm liegen. Mit anderen Worten kann der dünnere Abschnitt des Transistors 200 gegenüber dem dickeren Abschnitt um nicht mehr als 100–200 nm vertikal versetzt sein. Dagegen können die Gate- und die Drain-Elektrode 204, 208 beispielsweise um einen lateralen Abstand von 12 Mikrometer voneinander beabstandet sein. Demgemäß kann der Grad des vertikalen Versatzes im Kanal 202 des Bauelements in Bezug auf die Gesamtgröße des Bauelements minimal sein. Folglich verschlechtert der Grad des vertikalen Versatzes nicht erheblich die Beweglichkeit von Ladungsträgern im Kanal 202.
  • Die Feldplatte 122 des Transistors 200 kann aus einem p-leitenden GaN-Material bestehen, welches dem lateralen Abschnitt der zweiten Schicht 104 entspricht, der nicht geätzt wird, wie anhand von 4 erörtert wurde. Alternativ kann die Feldplatte 122 ein elektrischer Leiter in der Art von TiN sein, der gemäß den anhand der 5–7 erörterten Verfahren hergestellt wird. In jedem Fall weist der Transistor eine erste Feldplattenelektrode 212 auf, die sich durch das Barriere- und das Puffergebiet 100, 118 erstreckt. Falls die Feldplatte 122 aus p-leitendem GaN hergestellt wird, das dem lateralen Abschnitt der zweiten Schicht 104 entspricht, der aus nicht geätztem Material besteht, kann die erste Feldplattenelektrode 212 durch Ätzen (beispielsweise unter Verwendung eines trockenen anisotropen Ätzprozesses) des Barriere- und des Puffergebiets 100, 118 und Herstellen eines dotierten leitenden Halbleitermaterials (beispielsweise p- oder n-leitendes Silicium) in den geätzten Gräben hergestellt werden. Alternativ kann die erste Feldplattenelektrode 212 ein elektrischer Leiter sein. Ferner kann die erste Feldplattenelektrode 212 Teil einer gemäß den hier anhand der 5–7 erörterten Verfahren hergestellten kontinuierlichen Struktur sein.
  • Vorteilhafterweise wird die vergrabene Feldplatte 122 so dicht wie möglich bei der Gate-Elektrode 202 angeordnet. Der Abstand, welcher die vergrabene Feldplatte 122 von der Gate-Elektrode trennt, hat eine enge Korrelation mit der Dicke der wiederaufgewachsenen dritten Schicht 112 des Puffergebiets 110 und der vierten Schicht, welche das Barrieregebiet 118 bildet. Gemäß einer Ausführungsform ist die Feldplatte 122 von der Gate-Elektrode mit einem Abstand von 40 nm getrennt, welcher der kombinierten Dicke der dritten Schicht 112 und des Barrieregebiets 118 entspricht. Beispielsweise kann die dritte Schicht 112 eine GaN-Schicht mit 20 nm sein und kann das Barrieregebiet 118 eine AlGaN-Schicht mit 20 nm sein.
  • 9 zeigt einen Feldeffekttransistor 200 mit einer hohen Elektronenbeweglichkeit gemäß einer anderen Ausführungsform. Beim Transistor 200 aus 8 ist die Source-Elektrode 206 auf dem ersten Querschnitt I angeordnet und ist die Drain-Elektrode 208 auf dem dritten Querschnitt III angeordnet. Dementsprechend sind die Source- und die Drain-Elektrode 204, 208 in dem Bauelement aus 8 vertikal gegeneinander versetzt. Diese Konfiguration erfordert die Herstellung der Source- und der Drain-Elektrode 204, 208 auf zwei verschiedenen lateralen Ebenen, wodurch die Kosten und die Komplexität der Herstellung des Bauelements erhöht werden können. Durch die Herstellung der Source- und der Drain-Elektrode 204, 208 entlang derselben lateralen Ebene wie in 9 dargestellt ist, können die Kosten und die Komplexität des Kontakt-Herstellungsprozesses und folglich des Bauelementherstellungsprozesses verringert werden.
  • Bei dem Bauelement aus 9 wurde das Puffergebiet 100 mit einem abgestuften lateralen Profil hergestellt, das einen vierten und einen fünften Querschnitt IV, V unterschiedlicher Dicke aufweist. Der fünfte Querschnitt V hat eine im Wesentlichen gleiche oder identische Dicke wie der erste Querschnitt I. Der vierte Querschnitt IV ist zwischen dem fünften und dem dritten Querschnitt V, III angeordnet und bildet schräge Winkel mit dem fünften und dem dritten Querschnitt V, III. Gemäß einer Ausführungsform bilden der vierte und der fünfte Querschnitt IV, V ein Spiegelbild des ersten und des zweiten Querschnitts I, II in Bezug auf eine vertikale Achse, die sich durch den dritten Querschnitt erstreckt. Ein Puffergebiet 100 mit dem abgestuften lateralen Profil, welches den vierten und den fünften Querschnitt IV, V aufweist, wie in 9 dargestellt ist, kann durch Ausführen der vorstehend anhand der 1–4 erörterten Prozessschritte hergestellt werden, wobei die anhand von 2 erörterte maskierte Ätztechnik ausgeführt wird, so dass zwei laterale Seiten des Puffergebiets 100 (entsprechend dem ersten und dem fünften Querschnitt I, V) durch die Maske bedeckt werden. Mit anderen Worten wird Material nur im Zentrum des Puffergebiets 100 entfernt. Gemäß einer Ausführungsform erstrecken sich der erste und der fünfte Querschnitt I, V zu den Seitenkanten eines Halbleitersubstrats.
  • Das abgestufte laterale Profil weist zwei laterale Flächen 214, 216 auf, die dem ersten und dem fünften Querschnitt I, IV entsprechen, die vertikal miteinander ausgerichtet sind. Auf diese Weise kann die Source-Elektrode 206 des Transistors 200 auf dem ersten Querschnitt I angeordnet werden und kann die Drain-Elektrode 208 des Transistors 200 auf dem fünften Querschnitt V angeordnet werden, so dass diese Elektroden 206, 208 entlang derselben lateralen Ebene an das Barrieregebiet 118 angrenzen.
  • Das Bauelement aus 9 weist zusätzlich eine zweite vergrabene Feldplatte 218 im fünften Querschnitt auf, welche vom Barrieregebiet 118 durch einen Abschnitt des Puffergebiets 100 beabstandet ist. Der elektrische Kontakt mit der zweiten vergrabenen Feldplatte 218 kann durch eine zweite Feldplattenelektrode 220 bewirkt werden, die sich durch das Barriere- und das Puffergebiet 100, 118 erstreckt und in ohmschem Kontakt mit der Feldplatte steht. Die zweite vergrabene Feldplatte 218 und die zweite Feldplattenelektrode 220 können durch ähnliche oder identische Verfahren hergestellt werden wie jene, die zur Herstellung der ersten vergrabenen Feldplatte 122 bzw. der ersten Feldplattenelektrode 212 verwendet werden. Beispielsweise kann die zweite vergrabene Feldplatte 218 aus einem lateralen Abschnitt des p-leitenden GaN hergestellt werden, das zur Herstellung der zweiten Schicht 104 verwendet wird, die nach dem Ätzen intakt bleibt. Die zweite Feldplattenelektrode 220 kann durch Ätzen eines Grabens im Barriere- und im Puffergebiet 100, 118 und Herstellen eines dotierten leitenden Halbleitermaterials (beispielsweise p-leitendes oder n-leitendes Silicium) in den geätzten Gräben hergestellt werden.
  • Die zweite vergrabene Feldplatte 218 kann als eine Drain-seitige Feldplatte des Bauelements ausgelegt sein. Die Drain-seitige Feldplatte 218 kann verwendet werden, um elektrische Feldlinien vom Drain-Kontakt 208 fortzuleiten (beispielsweise durch Vorspannen dieser Feldplatte 218) und folglich die Zuverlässigkeit des Bauelements zu verbessern.
  • 10 zeigt eine andere Ausführungsform eines Feldeffekttransistors 200 mit einer hohen Elektronenbeweglichkeit. Gemäß der Ausführungsform aus 10 überlappen die Source-Elektrode 206 und die erste Feldplattenelektrode 212 einander im ersten Querschnitt I und überlappen die Drain-Elektrode 208 und die zweite Feldplattenelektrode 220 einander im fünften Querschnitt V. Durch Überlappen der Source- und der Drain-Elektrode 206, 208 mit der ersten bzw. der zweiten Feldplattenelektrode 212, 220 kann der vom Transistor 200 belegte laterale Platz verringert werden.
  • Gemäß einer Ausführungsform wird die überlappende Konfiguration aus 10 durch eine laterale Anordnung der jeweiligen Elektroden 212, 220 erreicht. Das in 10 dargestellte 2DEG erstreckt sich in zwei lateralen Richtungen, nämlich einer ersten lateralen Richtung L1, die sich zwischen der Source- und der Drain-Elektrode 206, 208 erstreckt, und einer zweiten lateralen Richtung L2, die sich orthogonal zur ersten lateralen Richtung L1 erstreckt. Die Source-Elektrode 206 kann in der zweiten lateralen Richtung L2 gegenüber der ersten Feldplattenelektrode 212 versetzt sein und in ohmschem Kontakt mit dem 2DEG stehen. 10 zeigt einen Querschnitt des Bauelements in der ersten lateralen Richtung, welcher die Source-Elektrode 206 schneidet. Es ist auch eine Silhouette der ersten Feldplattenelektrode 212 in einem anderen Querschnitt dargestellt. Die Drain-Elektrode 208 und die zweite Feldplattenelektrode 220 können entsprechend in der zweiten lateralen Richtung L2 gegeneinander versetzt sein.
  • Gemäß einer Ausführungsform wird die überlappende Konfiguration aus 10 durch Kombinieren der Source-Elektrode 206 mit der ersten Feldplattenelektrode 212 erreicht. Das heißt, dass die Source-Elektrode 206 und die erste Feldplattenelektrode 212 im selben Graben hergestellt werden, so dass eine innerhalb dieses Grabens hergestellte einzige leitende Struktur in ohmschem Kontakt sowohl mit dem 2DEG als auch mit der ersten vergrabenen Feldplatte 122 steht. Gemäß einer Ausführungsform kann die leitende Struktur, die sowohl die Source-Elektrode 206 als auch die erste Feldplattenelektrode 212 bildet, n- und/oder p-leitendes Silicium aufweisen. Alternativ ist die leitende Struktur, die sowohl die Source-Elektrode 206 als auch die erste Feldplattenelektrode 212 bildet, ein elektrisch leitendes Material in der Art von TiN.
  • In dieser Patentschrift beschriebene Ausführungsformen betreffen ohne Einschränkung darauf Heteroübergangs-Halbleitervorrichtungen, insbesondere Feldeffekttransistoren mit einer hohen Elektronenbeweglichkeit, und Verfahren zu ihrer Herstellung. Der Begriff "Heteroübergang" beschreibt, wie er in dieser Patentschrift verwendet wird, eine Grenzfläche zwischen zwei Schichten oder Gebieten eines Halbleitermaterials mit unterschiedlichen Kristallstrukturen. Diese halbleitenden Materialien weisen typischerweise unterschiedliche Bandlücken auf.
  • Gemäß den vorstehend beschriebenen Ausführungsformen weist der Heteroübergang ein Puffergebiet, das aus GaN-Material besteht, und ein Barrieregebiet, das aus AlGaN-Material besteht, auf. Diese Materialien werden nur als Beispiele verwendet, und sie können jeweils durch beliebige von einer Vielzahl von Heteroübergangs-Halbleitermaterialien ersetzt werden. Beispiele von Heteroübergangs-Halbleitermaterialien umfassen, ohne darauf eingeschränkt zu sein, Aluminiumgalliumnitrid-(AlGaN)-Aluminiumgalliumindiumnitrid-(AlGaInN)-, Indiumgalliumnitrid-(InGaN)-Aluminiumgalliumindiumnitrid-(AlGaInN)-, Indiumgalliumnitrid-(InGaN)-Galliumnitrid-(GaN)-, Aluminiumgalliumnitrid-(AlGaN)-Galliumnitrid-(GaN)-, Indiumgalliumnitrid-(InGaN)-Aluminiumgalliumnitrid-(AlGaN)-, Silicium-Siliciumcarbid-(SixC1-x)- und Silicium-SiGe-Heteroübergangs-Halbleitermaterialien. Ferner kann das 2DEG, das sich zwischen GaN und AlGaN ergibt, alternativ ein zweidimensionales Löchergas sein, falls die für die Barriere- und Puffergebiete verwendeten Materialien geeignet ausgewählt werden.
  • Der Begriff "isolierend", wie er in dieser Patentschrift verwendet wird, beschreibt eine Schicht oder ein Gebiet, worin die freien Ladungsträger eine geringe oder keine Beweglichkeit aufweisen. Eine isolierende Schicht oder ein isolierendes Gebiet aus Halbleitermaterial kann vollkommen frei von Dotierungsstoffen sein oder infolge von Verunreinigungen, die natürlicherweise im Halbleitermaterial auftreten, eine geringe Konzentration von p- oder n-leitenden Dotierungsstoffen aufweisen. Ferner kann die isolierende Schicht oder das isolierende Gebiet des Halbleitermaterials absichtlich mit einem kompensierenden Dotierungsstoff wie Kohlenstoff (C) oder Eisen (Fe) dotiert werden, um natürlich auftretende p-leitende oder n-leitende Dotierungsstoffe zu neutralisieren.
  • Innerhalb dieser Patentschrift werden die Begriffe "in niederresistivem elektrischem Kontakt", "elektrisch gekoppelt", "in niederohmigem Kontakt" und "in einer niederresistiven elektrischen Verbindung" synonym verwendet. Ebenso werden die Begriffe "in resistivem elektrischem Kontakt", "in ohmschem Kontakt" und "in einer resistiven elektrischen Verbindung" innerhalb dieser Patentschrift synonym verwendet.
  • Es sei bemerkt, dass die Merkmale der hier beschriebenen verschiedenen Ausführungsformen miteinander kombiniert werden können, sofern nichts anderes spezifisch erwähnt wird.

Claims (20)

  1. Verfahren zur Herstellung eines Feldeffekttransistors mit einer hohen Elektronenbeweglichkeit, wobei das Verfahren aufweist: Herstellen eines Puffergebiets mit einem abgestuften lateralen Profil und einer darin angeordneten vergrabenen Feldplatte, wobei das abgestufte laterale Profil einen ersten, einen zweiten und einen dritten Querschnitt des Puffergebiets aufweist, wobei der erste Querschnitt dicker als der dritte Querschnitt ist und die vergrabene Feldplatte aufweist und der zweite Querschnitt zwischen dem ersten und dem dritten Querschnitt angeordnet ist und mit dem ersten und dem dritten Querschnitt schräge Winkel bildet; und Herstellen eines Barrieregebiets entlang des abgestuften lateralen Profils des Puffergebiets, wobei das Barrieregebiet von der vergrabenen Feldplatte durch einen Abschnitt des Puffergebiets getrennt ist; wobei das Puffergebiet aus einem ersten Halbleitermaterial hergestellt wird und das Barrieregebiet aus einem zweiten Halbleitermaterial hergestellt wird und das erste und das zweite Halbleitermaterial unterschiedliche Bandlücken aufweisen, so dass ein elektrisch leitender Kanal, der ein zweidimensionales Ladungsträgergas aufweist, infolge piezoelektrischer Effekte an einer Grenzfläche zwischen dem Puffer- und dem Barrieregebiet entsteht.
  2. Verfahren nach Anspruch 1, wobei das Herstellen des Puffergebiets aufweist: Wachsen einer ersten Schicht aus dem ersten Halbleitermaterial, Wachsen einer zweiten Schicht aus dem ersten oder dem zweiten Halbleitermaterial auf der ersten Schicht, Ätzen von Halbleitermaterial des Puffergebiets, um das abgestufte laterale Profil zu Herstellen, und Wiederwachsen einer dritten Schicht aus dem ersten Halbleitermaterial entlang dem abgestuften lateralen Profil.
  3. Verfahren nach Anspruch 2, bei dem das Ätzen von Halbleitermaterial des Puffergebiets das Entfernen eines lateralen Abschnitts des zweiten Schichtmaterials aufweist, um ein Ende des zweiten Schichtmaterials freizulegen, wobei das Wiederwachsen der dritten Schicht das Bedecken des freigelegten Endes der zweiten Schicht mit wiedergewachsenem ersten Halbleitermaterial umfasst und wobei das Herstellen des Barrieregebiets das Wachsen einer vierten Schicht aus dem zweiten Halbleitermaterial über der dritten Schicht umfasst, so dass das zweidimensionale Ladungsträgergas durch die wiederaufgewachsene dritte Schicht aus dem ersten Halbleitermaterial von der vergrabenen Feldplatte getrennt wird.
  4. Verfahren nach Anspruch 2 oder 3, bei dem die zweite Schicht eine dotierte leitende Schicht aus dem ersten Halbleitermaterial ist und bei dem die vergrabene Feldplatte einen lateralen Abschnitt der zweiten Schicht aufweist, der nach dem Ätzen intakt bleibt.
  5. Verfahren nach Anspruch 2 oder 3, bei dem die zweite Schicht eine Schicht aus dem zweiten Halbleitermaterial ist, das dazu ausgebildet ist, selektiv zum ersten Halbleitermaterial geätzt zu werden, und bei dem die vergrabene Feldplatte hergestellt wird durch: Ätzen des Barrieregebiets und des Puffergebiets im ersten Querschnitt, um die zweite Schicht freizulegen, und Ätzen der zweiten Schicht selektiv zum ersten Halbleitermaterial, um einen vergrabenen Graben im Puffergebiet zu Herstellen, und Füllen des Grabens mit einem elektrisch leitenden Material.
  6. Verfahren nach Anspruch 5, bei dem das Ätzen des Barrieregebiets und des Puffergebiets ein anisotropes Trockenätzen aufweist und bei dem das Ätzen der zweiten Schicht ein nasschemisches Ätzen aufweist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, das weiterhin aufweist: Herstellen einer Gate-Elektrode auf dem ersten Querschnitt über der vergrabenen Feldplatte, wobei die Gate-Elektrode durch das Barrieregebiet vom Kanal beabstandet ist, Herstellen einer Source-Elektrode auf dem ersten Querschnitt, die in ohmschem Kontakt mit dem Kanal steht, und Herstellen einer Drain-Elektrode außerhalb des ersten und des dritten Querschnitts, die in ohmschem Kontakt mit dem Kanal steht.
  8. Verfahren nach Anspruch 7, bei dem das abgestufte laterale Profil außerdem einen vierten und einen fünften Querschnitt aufweist, wobei der fünfte Querschnitt im Wesentlichen die gleiche Dicke aufweist wie der erste Querschnitt, der vierte Querschnitt zwischen dem fünften und dem dritten Querschnitt angeordnet ist und schräge Winkel mit dem fünften und dem dritten Querschnitt bildet und bei dem die Drain-Elektrode auf dem fünften Querschnitt hergestellt wird.
  9. Verfahren nach einem der Ansprüche 2 bis 8, das weiterhin aufweist: Wachsen einer fünften Schicht aus dem ersten Halbleitermaterial auf der zweiten Schicht vor dem Ätzen, und bei dem das Ätzen von Halbleitermaterial vom Puffergebiet das Ätzen sowohl der fünften als auch der zweiten Schicht aufweist.
  10. Verfahren zur Herstellung eines Feldeffekttransistors mit einer hohen Elektronenbeweglichkeit, wobei das Verfahren aufweist: Herstellen eines Puffergebiets, das einen ersten, einen zweiten und einen dritten Querschnitt aufweist, die ein abgestuftes laterales Profil bilden, wobei der erste Querschnitt dicker als der dritte Querschnitt ist und eine darin angeordnete vergrabene Feldplatte aufweist und der zweite Querschnitt zwischen dem ersten und dem dritten Querschnitt angeordnet ist und schräge Winkel mit dem ersten und dem dritten Querschnitt bildet, und Herstellen eines Barrieregebiets mit einer im Wesentlichen gleichmäßigen Dicke entlang dem abgestuften Profil des Puffergebiets, wobei das Barrieregebiet durch einen Abschnitt des Puffergebiets von der vergrabenen Feldplatte getrennt wird, wobei das Puffergebiet aus Galliumnitrid hergestellt wird und wobei das Barrieregebiet aus Aluminiumgalliumnitrid hergestellt wird, so dass sich ein zweidimensionales Elektronengas entlang dem abgestuften lateralen Profil in der Nähe einer Grenzfläche zwischen dem Barrieregebiet und dem Puffergebiet bildet.
  11. Verfahren nach Anspruch 10, bei dem das Herstellen des Puffergebiets aufweist: Wachsen einer Schicht aus Galliumnitrid und einer Schicht aus p-leitendem Galliumnitrid, Ätzen eines lateralen Abschnitts des p-leitenden Galliumnitrids, um das abgestufte laterale Profil herzustellen und ein Ende der Schicht aus p-leitendem Galliumnitrid freizulegen, und Wiederwachsen einer Schicht aus Galliumnitrid, um das freigelegte Ende mit wiederaufgewachsenem Galliumnitrid zu bedecken, wobei das Herstellen des Barrieregebiets das Aufwachsen von Aluminiumgalliumnitrid auf dem wiederaufgewachsenen Galliumnitrid umfasst, und wobei die vergrabene Feldplatte einen lateralen Abschnitt der Schicht aus p-leitendem Galliumnitrid umfasst, der nach dem Ätzen intakt bleibt.
  12. Halbleiterbauelement mit einer hohen Elektronenbeweglichkeit, die aufweist: ein Puffergebiet mit einem ersten, einem zweiten und einem dritten Querschnitt, die ein abgestuftes laterales Profil bilden, wobei der erste Querschnitt dicker als der dritte Querschnitt ist und eine darin angeordnete erste vergrabene Feldplatte aufweist und der zweite Querschnitt zwischen dem ersten und dem dritten Querschnitt angeordnet ist und schräge Winkel mit dem ersten und dem dritten Querschnitt bildet, und ein Barrieregebiet mit einer im Wesentlichen gleichmäßigen Dicke, das sich entlang dem abgestuften lateralen Profil des Puffergebiets erstreckt, wobei das Barrieregebiet durch einen Abschnitt des Puffergebiets von der ersten vergrabenen Feldplatte getrennt ist, wobei das Puffergebiet ein erstes Halbleitermaterial aufweist und das Barrieregebiet ein zweites Halbleitermaterial aufweist, wobei das erste und das zweite Halbleitermaterial unterschiedliche Bandlücken aufweisen, so dass ein elektrisch leitender Kanal, der ein zweidimensionales Ladungsträgergas umfasst, infolge piezoelektrischer Effekte an einer Grenzfläche zwischen dem Puffer- und dem Barrieregebiet entsteht.
  13. Bauelement nach Anspruch 12, bei dem ein erster Winkel α an einer lateralen Fläche der Pufferschicht an einem Übergang zwischen dem ersten und dem zweiten Querschnitt zwischen 20 und 70 Grad beträgt und bei dem ein zweiter Winkel an der lateralen Fläche der Pufferschicht an einem Übergang zwischen dem ersten und dem zweiten Querschnitt zwischen 20 und 70 Grad beträgt.
  14. Bauelement nach Anspruch 12 oder 13, das weiterhin aufweist: eine Deckschicht, welche das erste Halbleitermaterial aufweist und das Barrieregebiet entlang dem abgestuften lateralen Profil bedeckt, eine elektrisch isolierende Passivierungsschicht, welche die Deckschicht entlang dem abgestuften lateralen Profil bedeckt, eine Gate-Elektrode auf dem ersten Querschnitt über der ersten vergrabenen Feldplatte, wobei die Gate-Elektrode vom Kanal durch das Barrieregebiet und die Deckschicht beabstandet ist, eine Source-Elektrode auf dem ersten Querschnitt, die in ohmschem Kontakt mit dem Kanal steht, eine Drain-Elektrode außerhalb des ersten und des dritten Querschnitts, die in ohmschem Kontakt mit dem Kanal steht, und eine erste Feldplattenelektrode, die sich durch das Barriere- und das Puffergebiet erstreckt und in ohmschem Kontakt mit der ersten vergrabenen Feldplatte steht.
  15. Bauelement nach Anspruch 14, bei dem die Source-Elektrode auf dem ersten Querschnitt angeordnet ist und bei dem die Drain-Elektrode auf einem fünften Querschnitt des Puffergebiets angeordnet ist, dessen Dicke im Wesentlichen gleich der Dicke des ersten Querschnitts ist, so dass die Source- und die Drain-Elektrode entlang derselben lateralen Ebene an das Barrieregebiet angrenzen.
  16. Bauelement nach Anspruch 14 oder 15, das weiterhin ein Rückbarrieregebiet aufweist, welches das zweite Halbleitermaterial aufweist, wobei das Rückbarrieregebiet entgegengesetzt zum Barrieregebiet angeordnet ist und durch das Puffergebiet vom zweidimensionalen Ladungsträgergas isoliert ist.
  17. Bauelement nach einem der Ansprüche 14 bis 16, das weiterhin aufweist: eine zweite vergrabene Feldplatte im fünften Querschnitt, die durch einen Abschnitt des Puffergebiets vom Barrieregebiet beabstandet ist, und eine zweite Feldplattenelektrode, die sich durch das Barriere- und das Puffergebiet erstreckt und in ohmschem Kontakt mit der Feldplatte steht.
  18. Bauelement nach Anspruch 17, bei dem sich die Source-Elektrode und die erste Feldplattenelektrode im ersten Querschnitt lateral überlappen und wobei sich die Drain-Elektrode und die zweite Feldplattenelektrode im fünften Querschnitt lateral überlappen.
  19. Bauelement nach einem der Ansprüche 14 bis 18, bei dem die erste vergrabene Feldplatte aus einem dotierten Gebiet aus dem ersten Halbleitermaterial gebildet ist.
  20. Bauelement nach einem der Ansprüche 12 bis 19, bei dem das erste Halbleitermaterial Galliumnitrid ist, das zweite Halbleitermaterial Aluminiumgalliumnitrid ist, die erste vergrabene Feldplatte aus p-leitendem Galliumnitrid gebildet ist und das Barrieregebiet von der vergrabenen Feldplatte durch einen Galliumnitridabschnitt im Puffergebiet getrennt ist.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016123934A1 (de) * 2016-12-09 2018-06-14 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Transistors
EP3435421A1 (de) 2017-07-26 2019-01-30 Robert Bosch GmbH Verfahren zum herstellen einer vertikalen feldeffekttransistorstruktur und entsprechende vertikale feldeffekttransistorstruktur

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728630B2 (en) * 2014-09-05 2017-08-08 Infineon Technologies Austria Ag High-electron-mobility transistor having a buried field plate
WO2017138398A1 (ja) * 2016-02-08 2017-08-17 パナソニック株式会社 半導体装置
US10892356B2 (en) 2016-06-24 2021-01-12 Cree, Inc. Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
US10840334B2 (en) 2016-06-24 2020-11-17 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US11430882B2 (en) * 2016-06-24 2022-08-30 Wolfspeed, Inc. Gallium nitride high-electron mobility transistors with p-type layers and process for making the same
US10192980B2 (en) 2016-06-24 2019-01-29 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
JP6786307B2 (ja) * 2016-08-29 2020-11-18 株式会社ニューフレアテクノロジー 気相成長方法
TWI607565B (zh) * 2016-12-20 2017-12-01 新唐科技股份有限公司 半導體基底以及半導體元件
US11508821B2 (en) 2017-05-12 2022-11-22 Analog Devices, Inc. Gallium nitride device for high frequency and high power applications
CN110676320A (zh) * 2018-07-03 2020-01-10 无锡华润华晶微电子有限公司 沟槽mosfet及其制造方法
EP3818568A4 (de) * 2018-07-06 2022-08-03 Analog Devices, Inc. Verbundvorrichtung mit rückseitenfeldplatte
US10756207B2 (en) 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module
KR20240010555A (ko) * 2019-01-28 2024-01-23 울프스피드 인코포레이티드 매립된 p형 층을 갖는 3족 질화물 고전자 이동도 트랜지스터 및 이를 제조하기 위한 공정
CN110212028B (zh) * 2019-05-22 2023-03-31 山东建筑大学 一种集成反向二极管和内嵌漏极场板的横向扩散eGaN HEMT器件
JP7395273B2 (ja) * 2019-07-02 2023-12-11 ローム株式会社 窒化物半導体装置およびその製造方法
US11251294B2 (en) * 2020-03-24 2022-02-15 Infineon Technologies Austria Ag High voltage blocking III-V semiconductor device
US11804374B2 (en) 2020-10-27 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strain relief trenches for epitaxial growth
US11929428B2 (en) 2021-05-17 2024-03-12 Wolfspeed, Inc. Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same
WO2024026279A1 (en) * 2022-07-25 2024-02-01 Transphorm Technology, Inc. High voltage iii-n devices and structures with reduced current degradation
WO2024025561A1 (en) * 2022-07-29 2024-02-01 Monde Wireless Inc. Devices for integrated front-end circuits
WO2024087083A1 (en) * 2022-10-27 2024-05-02 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor packaged device and method for manufacturing the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62291181A (ja) 1986-06-11 1987-12-17 Fujitsu Ltd 電界効果型半導体装置
JPH10125698A (ja) 1996-10-24 1998-05-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4645034B2 (ja) 2003-02-06 2011-03-09 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体を有する半導体素子
JP4579116B2 (ja) * 2004-09-24 2010-11-10 インターナショナル レクティフィアー コーポレイション パワー半導体デバイス
JP4968068B2 (ja) * 2005-06-10 2012-07-04 日本電気株式会社 電界効果トランジスタ
JP2007103451A (ja) 2005-09-30 2007-04-19 Toshiba Corp 半導体装置及びその製造方法
US7388236B2 (en) 2006-03-29 2008-06-17 Cree, Inc. High efficiency and/or high power density wide bandgap transistors
JP5105160B2 (ja) 2006-11-13 2012-12-19 クリー インコーポレイテッド トランジスタ
JP4956155B2 (ja) 2006-11-28 2012-06-20 古河電気工業株式会社 半導体電子デバイス
US7821032B2 (en) 2007-01-26 2010-10-26 International Rectifier Corporation III-nitride power semiconductor device
EP2887402B1 (de) 2007-09-12 2019-06-12 Transphorm Inc. Bidirektionale III-Nitrid-Schalter
WO2009073866A1 (en) 2007-12-07 2009-06-11 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Gate after diamond transistor
US7985986B2 (en) 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
DE102009018054B4 (de) 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
US7999287B2 (en) 2009-10-26 2011-08-16 Infineon Technologies Austria Ag Lateral HEMT and method for the production of a lateral HEMT
JP5558196B2 (ja) 2010-05-07 2014-07-23 トヨタ自動車株式会社 Ｈｆｅｔ
JP5569450B2 (ja) * 2011-03-29 2014-08-13 住友電気工業株式会社 半導体装置およびその製造方法
US9024357B2 (en) 2011-04-15 2015-05-05 Stmicroelectronics S.R.L. Method for manufacturing a HEMT transistor and corresponding HEMT transistor
US9024356B2 (en) * 2011-12-20 2015-05-05 Infineon Technologies Austria Ag Compound semiconductor device with buried field plate
CN102856366A (zh) * 2012-09-04 2013-01-02 程凯 一种增强型器件
US9728630B2 (en) * 2014-09-05 2017-08-08 Infineon Technologies Austria Ag High-electron-mobility transistor having a buried field plate
US10756207B2 (en) * 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016123934A1 (de) * 2016-12-09 2018-06-14 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Transistors
EP3435421A1 (de) 2017-07-26 2019-01-30 Robert Bosch GmbH Verfahren zum herstellen einer vertikalen feldeffekttransistorstruktur und entsprechende vertikale feldeffekttransistorstruktur
DE102017212871A1 (de) 2017-07-26 2019-01-31 Robert Bosch Gmbh Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur und entsprechende vertikale Feldeffekttransistorstruktur

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Publication number Publication date
CN105405877A (zh) 2016-03-16
US20170365702A1 (en) 2017-12-21
US9728630B2 (en) 2017-08-08
US20160071967A1 (en) 2016-03-10
US11114554B2 (en) 2021-09-07
CN105405877B (zh) 2019-11-01

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