JP5558196B2 - Hfet - Google Patents
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Description
なお、ゲート電極は、第2半導体領域に対してショットキー接合されていることにより第2半導体領域に対して絶縁されていてもよいし、ゲート電極と第2半導体領域の間に絶縁膜が形成されていることによって第2半導体領域に対して絶縁されていてもよい。また、上記の「ゲート電極とドレイン電極の間の第2半導体領域の上面」は、第2半導体領域の上面を平面視したときにおけるゲート電極とドレイン電極の間の第2半導体領域の上面を意味する。また、上記の「ゲート電極に隣接する範囲の上面」は、第2半導体領域の上面を平面視したときにゲート電極に隣接する範囲の第2半導体領域の上面を意味する。
したがって、上述したHFETにおいては、第3半導体領域は、ドレイン電極の下側に形成されていない。また、ゲート電極とドレイン電極の間の第2半導体領域の上面のうちの、ドレイン電極に隣接する範囲の上面は、第2表面準位密度より高い第3表面準位密度を有する第3領域であることが好ましい。
このような構成によれば、ドレイン電極の下側に第3半導体領域が形成されておらず、ドレイン電極と第3半導体領域の間の距離が長いので、第3半導体領域とドレイン電極との間に高い電界が生じることが防止される。また、第3領域の表面準位密度が高いので、第3領域に多くの電子がトラップされる。これにより、第3領域(ドレイン電極に近い第2半導体領域表面)で電位分布が略均一となる。したがって、ドレイン電極近傍でアバランシェ降伏が生じることが抑制される。すなわち、ドレイン電極の下側に第3半導体領域が形成されていなくても、ドレイン電極近傍でのアバランシェ降伏を防止することができる。これにより、HFETの耐圧をより向上させることができる。
なお、第3半導体領域は、第3領域の下側に形成されていないことが好ましい。
(特徴1)実施例1のHFETでは、ゲート電極とドレイン電極の間の第2半導体領域の上面のうちの、絶縁膜が形成されている領域が低い表面準位密度を有しており、絶縁膜が形成されていない領域が高い表面準位密度を有している。
(特徴2)実施例2のHFETでは、ゲート電極とドレイン電極の間の第2半導体領域の上面のうちの、第2半導体領域の上面をアンモニアクリーニングした直後に形成された絶縁膜が形成されている領域が低い表面準位密度を有しており、第2半導体領域上の絶縁膜をエッチングにより除去した後に形成された絶縁膜が形成されている領域が高い表面準位密度を有している。
(特徴3)実施例3のHFETでは、ゲート電極とドレイン電極の間の第2半導体領域の上面のうちの、イオン照射を受けていない領域が低い表面準位密度を有しており、イオン照射を受けた領域が高い表面準位密度を有している。
(特徴4)実施例1〜3のHFETでは、ドレイン電極の下方に第3半導体領域が形成されていない。
ソース電極20は、p−GaN層14の上方に位置するi−AlGaN層18の上面に形成されている。ソース電極20は、i−AlGaN層18の端面(図1の左側の端面)近傍に形成されている。ソース電極20は、i−AlGaN層18に対してオーミック接続されている。また、ソース電極20は、i−AlGaN層18及びi−GaN層16の端面に沿って下方に延設されており、p−GaN層14の上面に接している。ソース電極20は、p−GaN層14に対してオーミック接続されている。
ドレイン電極22は、i−GaN層16がサファイア基板12に接している範囲(すなわち、p−GaN層14が形成されていない範囲)の上方に位置するi−AlGaN層18の上面に形成されている。ドレイン電極22は、i−AlGaN層18の端面(図1の右側の端面)近傍に形成されている。ドレイン電極22は、i−AlGaN層18に対してオーミック接続されている。
ゲート電極24は、p−GaN層14の上方に位置するi−AlGaN層18の上面に形成されている。ゲート電極24は、図1の紙面に対して垂直な方向に延設されている。i−AlGaN層18の上面を平面視すると、ゲート電極24によって、i−AlGaN層18の上面が、ソース電極20側の領域とドレイン電極22側の領域に区画されている。ゲート電極24は、i−AlGaN層18に対してショットキー接続されている。すなわち、ゲート電極24は、i−AlGaN層18に対して絶縁されている。
絶縁膜30は、以下のようにして形成される。最初に、絶縁膜30と電極20〜24が形成される前のi−AlGaN層18の上面全域に、PCVD法等によってSiN膜を形成する。次に、領域42上のSiN膜をマスクした状態でSiN膜をエッチングして、領域42の外側のSiN膜を除去する。領域42内に残存したSiN膜が絶縁膜30となる。SiN膜をエッチングする時には、領域40、44内のi−AlGaN層18の表面準位密度が増加する。したがって、領域40、44の表面準位密度は、領域42の表面準位密度(すなわち、絶縁膜30と接合している範囲のi−AlGaN層18の上面の表面準位密度)よりも高い。絶縁膜30が形成された後に、電極20〜24が形成される。
ゲート電極24にゲートオン電位を印加すると、チャネル領域(ヘテロ接合16a近傍のi−GaN層16)に2次元電子ガスが生じる。したがって、ドレイン電極22からソース電極20に向かって2次元電子ガスを通って電流が流れる。すなわち、HFET10がオンする。
ゲート電極24にゲートオフ電位を印加すると、ゲート電極24の下方の2次元電子ガスが消失する。したがって、ドレイン電極22からソース電極20に向かって電流が流れない。すなわち、HFET10がオフする。
また、実施例1のHFET10では、領域42の下方に、ソース電極20と導通するp−GaN層14が形成されている。したがって、アバランシェ降伏により領域42の下方の半導体層中で生じたホールは、p−GaN層14を通じてソース電極20に排出される。これによって、アバランシェ降伏によるHFETの永久破壊を防止することができる。
また、実施例1のHFET10では、ゲート電極24とドレイン電極22の間のi−AlGaN層18の上面のうち、ドレイン電極22に隣接する領域44の表面準位密度が高い。このため、ドレイン電極22の近傍でアバランシェ降伏が生じることが防止されている。また、ドレイン電極22の近傍でアバランシェ降伏が生じないので、ドレイン電極22の下方にp−GaN層14が形成されていない。すなわち、p−GaN層14とドレイン電極22が離れている。このため、p−GaN層14とドレイン電極22の間に高い電界が生じ難い。すなわち、このHFET10では、p−GaN層14とドレイン電極22の間の耐圧も向上されている。
このように、実施例1の構成によれば、耐圧が高いHFETを実現することができる。
絶縁膜120、130は、以下のようにして形成される。最初に、絶縁膜120、130及び電極20〜24が形成される前のi−AlGaN層18の上面全域をアンモニアクリーニングする。アンモニアクリーニングによって、i−AlGaN層18の表面準位密度が低下する。次に、CVD法等によって、i−AlGaN層18の上面全域にSiO2膜を形成する。次に、領域42上のSiO2膜をマスクした状態でSiO2膜をエッチングして、領域42の外側のSiO2膜を除去する。領域42内に残存したSiO2膜が絶縁膜120となる。絶縁膜120は、アンモニアクリーニング後のi−AlGaN層18上に形成されているので、領域42の表面準位密度は低い。また、SiO2膜をエッチングする時には、領域40、44内のi−AlGaN層18の表面準位密度が増加する。領域42の外側のSiO2膜を除去したら、電極20〜24を形成する。次に、CVD法等によって、素子の上面全域にSiO2膜(すなわち、絶縁膜130)を形成する。絶縁膜130を形成する前にはアンモニアクリーニングは実施されない。したがって、絶縁膜130と接している領域40、44の表面準位密度は、領域42の表面準位密度より高い。
ダメージ層240、250は、以下のようにして形成される。絶縁膜220及び電極20〜24が形成される前のi−AlGaN層18の上面のうち、領域40、44以外の領域をマスクした状態で、i−AlGaN層18に向けてフッ素又は塩素等のイオンを照射する。これによって、領域40、44にダメージ層240、250が形成される。ダメージ層240、250が形成されることで、領域40、44の表面準位密度が増加する。ダメージ層240、250を形成したら、i−AlGaN層18上に、絶縁層220及び電極20〜24を形成する。したがって、領域40、44の表面準位密度は、領域42の表面準位密度より高い。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
12:サファイア基板
14:p−GaN層
16:iーGaN層
16a:ヘテロ接合
18:iーAlGaN層
20:ソース電極
22:ドレイン電極
24:ゲート電極
30:絶縁膜
40:領域
42:領域
44:領域
120:絶縁膜
130:絶縁膜
220:絶縁膜
240:ダメージ層
250:ダメージ層
Claims (3)
- ヘテロ接合に生じる2次元電子ガスをチャネルとするHFETであって、
n型又はi型の第1半導体領域と、
第1半導体領域上に形成されており、第1半導体領域とヘテロ接合している第2半導体領域と、
第2半導体領域上に形成されており、第2半導体領域に対してオーミック接続されているソース電極と、
第2半導体領域上に形成されており、第2半導体領域に対してオーミック接続されているドレイン電極と、
第2半導体領域上に形成されており、第1半導体領域と第2半導体領域とがヘテロ接合している範囲の第2半導体領域の上面をソース電極側とドレイン電極側に区画しており、第2半導体領域に対して絶縁されているゲート電極と、
第1半導体領域と接しており、ソース電極と導通しているp型の第3半導体領域、
を有しており、
ゲート電極とドレイン電極の間の第2半導体領域の上面のうちの、ゲート電極に隣接する範囲の上面は、第1表面準位密度を有する第1領域であり、
ゲート電極とドレイン電極の間の第2半導体領域の上面のうちの、第1領域に隣接する範囲の上面は、第1表面準位密度より低い第2表面準位密度を有する第2領域であり、
第3半導体領域は、第2領域の下側で第1半導体領域に接しており、
第3半導体領域は、ドレイン電極の下側に形成されていない、
ことを特徴とするHFET。 - ゲート電極とドレイン電極の間の第2半導体領域の上面のうちの、ドレイン電極に隣接する範囲の上面は、第2表面準位密度より高い第3表面準位密度を有する第3領域であることを特徴とする請求項1に記載のHFET。
- 第3半導体領域は、第3領域の下側に形成されていないことを特徴とする請求項2に記載のHFET。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010107657A JP5558196B2 (ja) | 2010-05-07 | 2010-05-07 | Hfet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010107657A JP5558196B2 (ja) | 2010-05-07 | 2010-05-07 | Hfet |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011238701A JP2011238701A (ja) | 2011-11-24 |
JP5558196B2 true JP5558196B2 (ja) | 2014-07-23 |
Family
ID=45326378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010107657A Active JP5558196B2 (ja) | 2010-05-07 | 2010-05-07 | Hfet |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5558196B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9024356B2 (en) | 2011-12-20 | 2015-05-05 | Infineon Technologies Austria Ag | Compound semiconductor device with buried field plate |
JP5793101B2 (ja) * | 2012-03-23 | 2015-10-14 | 株式会社豊田中央研究所 | 半導体装置 |
JP6082930B2 (ja) * | 2012-04-20 | 2017-02-22 | 株式会社Joled | 薄膜トランジスタおよび表示装置 |
JP6126354B2 (ja) * | 2012-10-31 | 2017-05-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
US9728630B2 (en) | 2014-09-05 | 2017-08-08 | Infineon Technologies Austria Ag | High-electron-mobility transistor having a buried field plate |
US10192980B2 (en) | 2016-06-24 | 2019-01-29 | Cree, Inc. | Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same |
US11508821B2 (en) | 2017-05-12 | 2022-11-22 | Analog Devices, Inc. | Gallium nitride device for high frequency and high power applications |
CN107623032A (zh) * | 2017-10-24 | 2018-01-23 | 电子科技大学 | 一种新型的GaN异质结场效应晶体管 |
EP3818568A4 (en) | 2018-07-06 | 2022-08-03 | Analog Devices, Inc. | COMPOSITE DEVICE WITH REAR SIDE FIELD PLATE |
US12015075B2 (en) | 2021-05-20 | 2024-06-18 | Macom Technology Solutions Holdings, Inc. | Methods of manufacturing high electron mobility transistors having a modified interface region |
US12009417B2 (en) | 2021-05-20 | 2024-06-11 | Macom Technology Solutions Holdings, Inc. | High electron mobility transistors having improved performance |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05121447A (ja) * | 1991-10-26 | 1993-05-18 | Nec Corp | 砒化ガリウム電界効果トランジスタ |
JP4385206B2 (ja) * | 2003-01-07 | 2009-12-16 | 日本電気株式会社 | 電界効果トランジスタ |
JP4746825B2 (ja) * | 2003-05-15 | 2011-08-10 | 富士通株式会社 | 化合物半導体装置 |
JP4730529B2 (ja) * | 2005-07-13 | 2011-07-20 | サンケン電気株式会社 | 電界効果トランジスタ |
JP4407590B2 (ja) * | 2005-08-02 | 2010-02-03 | 株式会社デンソー | 内燃機関用燃料噴射装置 |
JP2007103451A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2010
- 2010-05-07 JP JP2010107657A patent/JP5558196B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011238701A (ja) | 2011-11-24 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131031 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R350 | Written notification of registration of transfer |
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