JP5793101B2 - 半導体装置 - Google Patents

Description

本明細書で開示される技術は、ヘテロ接合を備えた半導体装置に関する。

バンドギャップの幅が異なる２つの半導体層から構成されるヘテロ接合を備えた半導体装置が知られている。この種の半導体装置は、ヘテロ接合面に形成される２次元電子ガス層をチャネルとして利用するものであり、ＨＥＭＴ（High Electron Mobility Transistor）又はＨＦＦＴ（Heterojunction Field Effect Transistor）と称されることが多い。

この種の半導体装置では、過剰な電圧が印加されたときに、ゲート部近傍の高電界領域でアバランシェ降伏が発生する。例えば、アバランシェ降伏によって生成した正孔がゲート部近傍に残ると、その正孔に引き寄せられた電子によって素子が導通し、場合によっては、半導体装置が破壊されるという問題がある。

そのため、この種の半導体装置では、アバランシェ降伏によって生成した正孔を排出するために、正孔排出電極が設けられている。特許文献１には、生成した正孔を正孔排出電極に導くために、２次元正孔ガス層を利用する技術を開示する。

特開２００８−１３５５７５号公報（図１）

特許文献１には、２次元正孔ガス層が形成される半導体層をｐ型にする技術が開示されている。ｐ型の不純物が含まれていると、アバランシェ降伏が発生する高電界領域から２次元正孔ガス層までの正孔の移動経路を低抵抗化することができる。一方、２次元正孔ガス層の存在範囲にもｐ型の不純物が含まれているので、不純物散乱によって２次元正孔ガス層が高抵抗化されてしまう。

特許文献１には、２次元正孔ガス層が形成される半導体層をｉ型にする技術も開示されている。この場合、２次元正孔ガス層の存在範囲がｉ型なので、不純物散乱が抑えられ、２次元正孔ガス層の抵抗が高くならない。一方、アバランシェ降伏が発生する高電界領域から２次元正孔ガス層までの正孔の移動経路が高抵抗化されてしまう。

上記したように、特許文献１の技術では、２次元正孔ガス層が形成される半導体層をｐ型又はｉ型のいずれにしたとしても、高電界領域と正孔排出電極の間に高抵抗な部分が存在しており、正孔を効率的に排出させる点で問題がある。本明細書は、ヘテロ接合を備えた半導体装置において、アバランシェ降伏によって生成する正孔を正孔排出電極に導くための技術を提供することを目的とする。

本明細書で開示される半導体装置は、第１種類の半導体材料の第１半導体層と第２種類の半導体材料の第２半導体層と第３種類の半導体材料の第３半導体層と第１電極と第２電極とゲート部と正孔排出電極とを備えている。第２半導体層は、第１半導体層上に接して設けられている。第３半導体層は、第２半導体層上に接して設けられている。第１電極は、第３半導体層上に設けられている。第２電極は、第３半導体上に設けられており、第１電極から離れている。ゲート部は、第３半導体層上に設けられており、第１電極と第２電極の間に配置されている。正孔排出電極は、第１半導体層に接している。第１種類の半導体材料のバンドギャップの幅が第２種類の半導体材料のバンドギャップの幅よりも広く、第３種類の半導体材料のバンドギャップの幅が第２種類の半導体材料のバンドギャップの幅よりも広い。これにより、第１半導体層と第２半導体層の接合面のうちの第２半導体層側に２次元正孔ガス層が形成され、第２半導体層と第３半導体層の接合面のうちの第２半導体層側に２次元電子ガス層が形成される。本明細書で開示される半導体装置では、第２半導体層がｐ型の不純物を含むｐ型部分領域を有している。ｐ型部分領域は、２次元正孔ガス層の存在範囲以外の少なくとも一部に形成されている。

上記態様の半導体装置では、２次元電子ガス層の存在範囲にｐ型の不純物が含まれていないので、不純物散乱が抑えられ、２次元正孔ガス層の抵抗が高くならない。さらに、上記態様の半導体装置では、２次元電子ガス層の存在範囲以外にｐ型部分領域が形成されており、アバランシェ降伏が発生する高電界領域から２次元正孔ガス層までの正孔の移動経路が低抵抗化される。上記態様の半導体装置では、アバランシェ降伏によって生成する正孔を効率的に正孔排出電極に排出させることができる。

実施例の半導体装置の要部断面図を模式的に示す。 ｐ型部分領域の深さ方向の濃度分布の一例を示す。 ｐ型部分領域の深さ方向の濃度分布の他の一例を示す。 埋込み層と電子走行層と電子供給層のエネルギーバンド図の一例を示す。 埋込み層と電子走行層と電子供給層のエネルギーバンド図の他の一例を示す。 実施例の半導体装置の製造工程を示す（１）。 実施例の半導体装置の製造工程を示す（２）。 実施例の半導体装置の製造工程を示す（３）。 実施例の半導体装置の製造工程を示す（４）。 実施例の半導体装置の製造工程を示す（５）。 実施例の半導体装置の製造工程を示す（６）。

本願明細書で開示される技術的特徴の幾つかを以下に整理して記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（形態１）本明細書で開示される半導体装置は、第１種類の半導体材料の第１半導体層と第２種類の半導体材料の第２半導体層と第３種類の半導体材料の第３半導体層とを備えていてもよい。第２半導体層は、第１半導体層上に接して設けられていてもよい。第３半導体層は、第２半導体層上に接して設けられていてもよい。
（形態２）第１種類の半導体材料のバンドギャップの幅は、第２種類の半導体材料のバンドギャップの幅よりも広くてもよい。第３種類の半導体材料のバンドギャップの幅は、第２種類の半導体材料のバンドギャップの幅よりも広くてもよい。第１種類の半導体材料のバンドギャップの幅と第３種類の半導体材料のバンドギャップの幅の大小関係は、特に制限されるものではない。このため、第１種類の半導体材料と第３種類の半導体材料が同一の半導体材料でもよく、異なる半導体材料でもよい。
（形態３）第１種類の半導体材料と第２種類の半導体材料と第３種類の半導体材料のいずれもが、窒化物半導体であってもよい。この場合、第１種類の半導体材料が、一般式Ｉｎ_Ｘ１Ａｌ_Ｙ１Ｇａ_{１−Ｘ１−Ｙ１}Ｎ（０≦Ｘ１≦１，０≦Ｙ１≦１，０≦Ｘ１＋Ｙ１≦１）で示される。第２種類の半導体材料が、一般式Ｉｎ_Ｘ２Ａｌ_Ｙ２Ｇａ_{１−Ｘ２−Ｙ２}Ｎ（０≦Ｘ２≦１，０≦Ｙ２≦１，０≦Ｘ２＋Ｙ２≦１）で示される。第３種類の半導体材料が、一般式Ｉｎ_Ｘ３Ａｌ_Ｙ３Ｇａ_{１−Ｘ３−Ｙ３}Ｎ（０≦Ｘ３≦１，０≦Ｙ３≦１，０≦Ｘ３＋Ｙ３≦１）で示される。ここで、Ｘ１はＸ２よりも小さく、Ｙ１はＹ２よりも大きい。Ｘ３はＸ２よりも小さく、Ｙ３はＹ２よりも大きい。一例では、第１種類の半導体材料が窒化アルミニウムガリウムであり、第２種類の半導体材料が窒化ガリウムであり、第３種類の半導体材料が窒化アルミニウムガリウムであってもよい。
（形態４）本明細書で開示される半導体装置は、第１電極と第２電極とゲート部と正孔排出電極を備えていてもよい。第１電極は、第３半導体層上に設けられていてもよい。第２電極は、第３半導体上に設けられており、第１電極から離れていてもよい。ここで、第１電極と第２電極はいずれも、第２半導体層と第３半導体層の接合面のうちの第２半導体層側に形成される２次元電子ガス層にオーミック接続していてもよい。ゲート部は、第３半導体層上に設けられており、第１電極と第２電極の間に配置されている。ゲート部は、ショットキーゲート型でもよく、絶縁ゲート型でもよい。正孔排出電極は、第１半導体層に接していてもよい。
（形態５）第２半導体層は、第１半導体層との接合面に形成される２次元正孔ガス層の存在範囲以外の少なくとも一部に、ｐ型の不純物を含むｐ型部分領域を有していてもよい。
（形態６）ｐ型部分領域は、平面視したときに、ゲート部の存在範囲の少なくとも一部を含むように配置されていてもよい。アバランシェ降伏は、ゲート部近傍で発生することが多い。このため、このゲート部に対応してｐ型部分領域が設けられていると、アバランシェ降伏で発生した正孔を効率的に排出することができる。
（形態７）ｐ型部分領域の不純物濃度は、第１半導体層と第２半導体層の接合面から第２半導体層と第３半導体層の接合面に向けて減少していてもよい。第２半導体層と第３半導体層の接合面には、２次元電子ガス層が形成されている。このため、この２次元電子ガス層での不純物散乱を抑えることで、オン抵抗が低く抑えられる。

図１に示されるように、半導体装置１は、横型のＨＦＥＴであり、基板２とバッファ層３と高抵抗層４と埋込み層５と電子走行層６と電子供給層７とドレイン電極１１とゲート部１４とソース電極１５と正孔排出電極１６とを備えている。ここで、埋込み層５が請求項に記載の第１半導体層に対応しており、電子走行層６が請求項に記載の第２半導体層に対応しており、電子供給層７が請求項に記載の第３半導体層に対応しており、ドレイン電極１１が請求項に記載の第１電極に対応しており、ソース電極１５が請求項に記載の第２電極に対応している。

基板２の材料には、窒化物半導体が結晶成長可能な材料が採用されており、一例ではサファイア又はシリコンが用いられている。バッファ層３は、基板２上に接して設けられている。基板２の材料がサファイアの場合、バッファ層３の材料にはノンドープの窒化ガリウム（ＧａＮ）又は窒化アルミニウム（ＡｌＮ）が用いられている。高抵抗層４は、バッファ層３上に接して設けられており、その材料には窒化ガリウムが用いられている。また、高抵抗層４には、炭素がドープされており、高抵抗化されている。一例では、高抵抗層４に含まれる炭素濃度は約１×１０^１８〜２×１０^１９ｃｍ^−３である。

埋込み層５は、高抵抗層４上の一部に接して設けられており、その材料にはノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられている。埋込み層５のアルミニウムの組成比は、約１５〜２３％に調整されている。また、埋込み層５の厚みは約５０〜１００ｎｍである。なお、この例の埋込み層５は高抵抗層４の表面の一部の範囲に選択的に設けられているが、この例に代えて、埋込み層５が高抵抗層４の表面の全ての範囲に設けられていてもよい。電子走行層６は、高抵抗層４上の一部及び埋込み層５上の一部に接して設けられており、その材料にはノンドープの窒化ガリウムが用いられている。このため、埋込み層５のバンドギャップの幅は、電子走行層６のバンドギャップの幅よりも広い。したがって、埋込み層５と電子走行層６のヘテロ接合面のうちの電子走行層６側に、２次元正孔ガス層（２ＤＨＧ）が形成される。また、電子走行層６のうちの埋込み層５上に設けられている部分の厚みは、約１００〜５００ｎｍである。電子供給層７は、電子走行層６上に接して設けられており、その材料にはノンドープの窒化アルミニウムガリウムが用いられている。電子供給層７のアルミニウムの組成比は、約２０〜３０％に調整されている。このため、電子供給層７のバンドギャップの幅は、電子走行層６のバンドギャップの幅よりも広い。したがって、電子走行層６と電子供給層７のヘテロ接合面のうちの電子走行層６側に、２次元電子ガス層（２ＤＥＧ）が形成される。また、電子供給層７の厚みは、約１５〜３０ｎｍである。

ドレイン電極１１は、電子供給層７上の一部に接して設けられている。ドレイン電極１１は、チタンとアルミニウムがこの順に積層された積層体である。チタンが電子供給層７に接している。ドレイン電極１１は、電子走行層６と電子供給層７のヘテロ接合面に形成される２次元電子ガス層（２ＤＥＧ）にオーミック接続している。ゲート部１４は、電子供給層７上の一部に接して設けられており、ドレイン電極１１とソース電極１５の間に配置されている。ゲート部１４は、平面視したときに、埋込み層５が存在する範囲内に配置されている。ゲート部１４は、ゲート電極１２とゲート絶縁膜１３を備えている。ゲート電極１２がゲート絶縁膜１３を介して電子供給層７に対向している。ゲート電極１２の材料にはアルミニウムが用いられており、ゲート絶縁膜１３の材料には酸化シリコンが用いられている。ソース電極１５は、電子供給層７上の一部に接して設けられており、ドレイン電極１１から離れて配置されている。ソース電極１５は、チタンとアルミニウムがこの順に積層された積層体である。チタンが電子供給層７に接している。ソース電極１５は、電子走行層６と電子供給層７のヘテロ接合面に形成される２次元電子ガス層（２ＤＥＧ）にオーミック接続している。正孔排出電極１６は、埋込み層５上の一部に接して設けられている。正孔排出電極１６は、ニッケルと金の積層体である。ニッケルが埋込み層５に接している。正孔排出電極１６は、埋込み層５にオーミック接続している。なお、正孔排出電極１６は、接地電圧に固定されてもよく、正孔排出効率を上げるために負側にバイアスされてもよい。

図１に示されるように、電子走行層６は、ｐ型の不純物が含まれるｐ型部分領域６Ａを有している。ｐ型の不純物としては、マグネシウムが用いられている。ｐ型部分領域６Ａは、平面視したときに、埋込み層５が存在する範囲内に配置されている。また、ｐ型部分領域６Ａは、２次元正孔ガス層（２ＤＨＧ）及び２次元電子ガス層（２ＤＥＧ）が存在する範囲には配置されていない。具体的には、ｐ型部分領域６Ａは、埋込み層５と電子走行層６の接合面から約１０ｎｍ以上離れており、電子走行層６と電子供給層７の接合面から約１０ｎｍ以上離れている。

図２に示されるように、ｐ型部分領域６Ａの不純物濃度は、深さ方向で観測したときに、埋込み層５側から電子供給層７側に向けて減少する分布を有している。ｐ型部分領域６Ａの不純物濃度は、埋込み層５側において１×１０¹⁹ｃｍ^-3以上であり、電子供給層７側において１×１０¹⁵ｃｍ^-3以下である。この例では、ｐ型部分領域６Ａの不純物濃度が、埋込み層５側から電子供給層７側に向けて連続的に減少する。この例に代えて、図３に示されるように、ｐ型部分領域６Ａの不純物濃度が、埋込み層５側から電子供給層７側に向けて不連続的（ステップ状）に減少してもよい。

次に、半導体装置１の動作を説明する。半導体装置１は、ノーマリオン型として構成されている。ドレイン電極１１に正電圧が印加され、ソース電極１５に接地電圧が印加され、ゲート電極１２に接地電圧が印加されていると、電子走行層６と電子供給層７のヘテロ接合面近傍に形成される２次元電子ガス層（２ＤＥＧ）を介して、ソース電極１５からドレイン電極１１に向けて電子が走行する。これにより、半導体装置１はオン状態となる。半導体装置１では、ｐ型部分領域６Ａが２次元電子ガス層（２ＤＥＧ）の存在範囲に形成されていないので、不純物散乱が抑えられており、２次元電子ガス層（２ＤＥＧ）を流れる電流の抵抗は小さい。

ゲート電極１２に負電圧が印加されると、ゲート絶縁膜１３の下方に空乏層が形成され、２次元電子ガス層（２ＤＥＧ）の電子が枯渇し、２次元電子ガス層（２ＤＥＧ）を介した電子の走行が停止する。これにより、半導体装置１はオフ状態となる。このオフ状態では、例えば、ゲート部１４のドレイン側端部に位置する半導体層の表面部において電界が集中し（図１の１Ａ参照）、この高電界領域でアバランシェ降伏が発生することがある。アバランシェ降伏で発生した正孔は、埋込み層５と電子走行層６のヘテロ接合面に形成される２次元正孔ガス層（２ＤＨＧ）を介して正孔排出電極１６に排出される。半導体装置１では、高電界領域と２次元正孔ガス層（２ＤＨＧ）の間にｐ型部分領域６Ａが設けられているので、高電界領域から２次元正孔ガス層（２ＤＨＧ）までの正孔の移動経路が低抵抗化されている。さらに、半導体装置１では、ｐ型部分領域６Ａが２次元正孔ガス層（２ＤＨＧ）の存在範囲に形成されていないので、不純物散乱が抑えられており、２次元正孔ガス層（２ＤＨＧ）を流れる電流の抵抗は小さい。このため、アバランシェ降伏で発生した正孔は、高効率で正孔排出電極１６から排出され、内部に蓄積することが抑制される。この結果、半導体装置１のアバランシェ耐量は大幅に向上する。

図４Ａ及び図４Ｂを参照し、ｐ型部分領域６Ａの利点をさらに詳細する。半導体層の表面部の高電界領域から２次元正孔ガス層（２ＤＨＧ）までの正孔の移動経路を低抵抗化するためには、例えば、その移動経路の距離を短くするのも一案である。すなわち、埋込み層５と電子供給層７の間の電子走行層６の厚みを薄くすればよい。図４Ａに示されるように、埋込み層５と電子供給層７の間の電子走行層６の厚みを薄くすると、２次元電子ガス層（２ＤＥＧ）の電子に対するポテンシャルが高くなり、２次元電子ガス層（２ＤＥＧ）の電子密度が小さくなる。このため、オン状態において、２次元電子ガス層（２ＤＥＧ）を流れる電流の抵抗が高くなる。

一方、２次元電子ガス層（２ＤＥＧ）の電子密度を高くするためには、図４Ｂに示されるように、埋込み層５と電子供給層７の間の電子走行層６の厚みを厚くすればよい。しかしながら、電子走行層６の厚みを厚くすると、半導体層の表面部の高電界領域から２次元正孔ガス層（２ＤＨＧ）までの正孔の移動経路の距離が長くなり、正孔が排出されるときの抵抗が高くなる。半導体装置１では、電子走行層６の厚みを比較的厚くし、さらに、ｐ型部分領域６Ａが設けられていることを特徴とする。これにより、半導体装置１では、電子走行層６の厚みが厚い場合でも、正孔が排出されるときの抵抗を小さく抑えることができる。すなわち、半導体装置１は、オン抵抗を小さく抑えながら、正孔が排出されるときの抵抗も小さく抑えることができる。

（半導体装置１の製造方法）
以下、図面を参照して半導体装置１の第１の製造方法を説明する。まず、図５に示されるように、基板２とバッファ層３と高抵抗層４と埋込み層５とノンドープ層６ａとｐ型ドープ層６ｂが積層した積層基板を用意する。なお、ノンドープ層６ａとｐ型ドープ層６ｂは、最終的に電子走行層６の一部の領域となる。バッファ層３は、低温下の有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、基板２上に結晶成長される。高抵抗層４，埋込み層５，ノンドープ層及びｐ型ドープ層６ｂも、ＭＯＣＶＤ技術を利用して結晶成長される。高抵抗層４の炭素源の一例としては、アセチレンが用いられる。又は、有機金属ガスのメチル基を炭素源として用いることができる。ｐ型ドープ層６ｂのマグネシウム源としては、シクロペンタジエニルマグネシウムが用いられる。一例では、ノンドープ層６ａの厚みが約１０〜２０ｎｍであり、ｐ型ドープ層６ｂの厚みが約１０〜２０ｎｍである。また、ｐ型ドープ層６ｂに含まれるマグネシウム濃度は約１×１０^１９〜３×１０^１９ｃｍ^−３である。

次に、図６に示されるように、エッチング技術を利用して、ｐ型ドープ層６ｂ、ノンドープ層６ａ及び埋込み層５の一部を除去し、高抵抗層４の表面の一部を露出させる。

次に、図７に示されるように、ＭＯＣＶＤ技術を利用して、高抵抗層４及びｐ型ドープ層６ｂ上に窒化ガリウムを結晶成長させ、次いで窒化アルミニウムガリウムを結晶成長させる。窒化ガリウムを結晶成長させるときに、ｐ型ドープ層６ｂに含まれるマグネシウムが、ｐ型ドープ層６ｂ上の再成長部分に拡散する。この結果、図８に示されるように、埋込み層５上にｐ型部分領域６Ａを有する電子走行層６と、電子供給層７とが形成される。

次に、図９に示されるように、蒸着技術を利用して、電子供給層７上にドレイン電極１１，ゲート部１４及びソース電極１５を形成する。次に、図１０に示されるように、エッチング技術を利用して、電子供給層７の一部及び電子走行層６の一部を除去し、埋込み層５の表面の一部を露出させる。最後に、蒸着技術を利用して、露出した埋込み層５上に正孔排出電極１６を形成し、図１に示す半導体装置１を完成させる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：基板
３：バッファ層
４：高抵抗層
５：埋込み層
６：電子走行層
６Ａ：ｐ型部分領域
７：電子供給層
１１：ドレイン電極
１４：ゲート部
１５：ソース電極
１６：正孔排出電極

Claims (3)

1. 第１種類の半導体材料の第１半導体層と、
   前記第１半導体層上に接して設けられており、第２種類の半導体材料の第２半導体層と、
   前記第２半導体層上に接して設けられており、第３種類の半導体材料の第３半導体層と、
   前記第３半導体層上に設けられている第１電極と、
   前記第３半導体上に設けられており、前記第１電極から離れている第２電極と、
   前記第３半導体層上に設けられており、前記第１電極と前記第２電極の間に配置されているゲート部と、
   前記第１半導体層に接する正孔排出電極と、を備えており、
   前記第１種類の半導体材料のバンドギャップの幅は、前記第２種類の半導体材料のバンドギャップの幅よりも広く、
   前記第３種類の半導体材料のバンドギャップの幅は、前記第２種類の半導体材料のバンドギャップの幅よりも広く、
   前記第２半導体層は、前記第１半導体層との接合面に形成される２次元正孔ガス層の存在範囲以外の少なくとも一部に、ｐ型の不純物を含むｐ型部分領域を有しており、
   前記ｐ型部分領域は、平面視したときに、前記ゲート部の存在範囲の少なくとも一部を含むように配置されている半導体装置。
2. 前記ｐ型部分領域の不純物濃度は、前記第１半導体層と前記第２半導体層の接合面から前記第２半導体層と前記第３半導体層の接合面に向けて減少している請求項１に記載の半導体装置。
3. 前記第１半導体層は、窒化アルミニウムガリウムであり、
   前記第２半導体層は、窒化ガリウムであり、
   前記第３半導体層は、窒化アルミニウムガリウムである請求項１又は２に記載の半導体装置。

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