DE102016123934A1 - Verfahren zur Herstellung eines Transistors - Google Patents

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Abstract

Es wird ein Verfahren zur Herstellung eines Transistors, insbesondere eines auf hoher Elektronenmobilität beruhenden Gallium-Nitrid-Transistors, beschrieben. Nach Bilden einer strukturierten Metallschicht in einem ersten Gate-Bereich mittels einer vorübergehend gebildeten strukturierten ersten Fotolackschicht, dem Abscheiden einer Zwischenschicht und dem Abscheiden einer zweiten Isolationsschicht, erfolgt ein Strukturieren einer zweiten Fotolackschicht, um einen zweiten Gate-Bereich freizulegen, wobei anschließen eine erste Feldplatte und eine zweite Feldplatte auf beiden Seiten des zweiten Gate-Bereichs als vergrabene Feldplatten gebildet werden.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung eines Transistors, insbesondere eines auf hoher Elektronenmobilität beruhenden Gallium-Nitrid-Transistors.
  • Auf GaN-basierende HEMT-Bauteile (HEMT=High Electron Mobility Transistor, Transistor mit hoher Elektronenmobilität) sind insbesondere für Leistungselektronik und Hochfrequenzanwendungen aufgrund ihrer hohen Elektronenmobilität sowie Durchbruchspannungen vielfältig im Einsatz und versprechen auch zukünftig weitere Verbesserungen zu erreichen. Dazu wurden beispielsweise Feldplatten vorgeschlagen, die für eine Umverteilung eines elektrischen Feldes in der Gate-Drain-Region sorgen, wodurch eine weitere Erhöhung der Durchbruchspannung erreicht werden kann. Die Erhöhung folgt aus der durch die Feldplatte erzeugten besseren Gleichverteilung des Feldes und der damit verbundenen Reduzierung der lokalen Feldspitzen. Aufgrund der mit Feldplatten verbundenen parasitären Kapazitäten, was mit einer Leistungsreduzierung einhergeht, wurden unterschiedliche Feldplatten-Geometrien entwickelt. Eine Möglichkeit besteht darin, eine Feldplatte oberhalb der Gate-Elektrode anzuordnen und mit dem Source-Kontakt zu verbinden.
  • Ein Beispiel für ein GaN-basierenden HEMT ist in der US 2013/0234153 A1 gezeigt. In dieser Schrift ist ein GaN-HEMT-Bauelement beschrieben, bei dem eine Feldplatte, welche das Potential des Source-Kontakts aufweist, gleichzeitig mit dem Kontaktmetall der Drain- und Source-Anschlüsse gebildet wird. Die Feldplatte schließt einen Bereich oberhalb des Gate-Anschlusses ein und ist in Richtung des Drain-Anschlusses ausgedehnt.
  • In der US 7,550,783 B2 ist ein HEMT-Baustein beschrieben, der eine Mehrzahl von aktiven Halbleiterschichten auf einem Substrat aufweist. Eine Source-Elektrode, eine Drain-Elektrode und ein Gate sind mit der Vielzahl von aktiven Schichten verbunden. Eine Abstands- oder Isolationsschicht wird auf einem Teil der Oberfläche der Vielzahl von aktiven Schichten gebildet, so dass das Gate überdeckt ist. Eine Feldplatte wird auf der Abstandsschicht gebildet und ist elektrisch mit der Source-Elektrode verbunden. Die Feldplatte reduziert Spitzen im elektrischen Feld während des Betriebs des HEMT-Bausteins.
  • Die in dieser Schrift beschriebene Feldplattenanordnung entspricht einer klassischen Source-kontaktierten Feldplatte, die zwischen dem Gate- und Drain-Kontakt realisiert wird und durch eine Abstandsschicht vom Gate getrennt ist.
  • In der US 2012/0132959 A1 ist ein Transistor gezeigt, der aktive Halbleiterschichten und metallische Source- und Drain-Kontakte aufweist, die in elektrischer Verbindung mit den aktiven Schichten stehen. Ein Gate-Kontakt ist zwischen dem Source- und dem Drain-Kontakt gebildet, um das elektrische Feld innerhalb der aktiven Schichten zu beeinflussen. Eine Abstandsschicht wird über den aktiven Schichten gebildet, wobei eine leitende Feldplatte über der Abstandsschicht ausgebildet ist, die sich über eine vorgegebene Länge von der Kante des Gate-Kontakts in Richtung des Drain-Kontakts erstreckt. Die Feldplatte ist elektrisch mit dem Gate-Kontakt verbunden und führt zu einer Reduktion im elektrischen Feld während des Betriebs. Dabei kann eine weitere Abstandsschicht gebildet sein, die eine zweite Feldplatte über der ersten Feldplatte aufweist.
  • In der WO 2010/120 423 A2 ist ein Feldeffekttransistor gezeigt, der eine mit einer Gate-Elektrode verbundene erste Feldplatte aufweist, die im wesentlichen äquidistant von einer Source-Elektrode und einer Drain-Elektrode angeordnet ist. Desweiteren kann eine zweite Feldplatte unmittelbar beabstandet zur ersten Feldplatte vorgesehen sein, wobei die zweite Feldplatte wiederum äquidistant zur Source-Elektrode und zur Drain-Elektrode ausgebildet ist. Beabstandet zur ersten und zweiten Feldplatte können weitere, ebenfalls übereinander liegende Feldplatten angeordnet sein.
  • In der EP 2 485 262 A1 ist ein Hochspannungs-GaN-Transistor mit mehreren Feldplatten gezeigt. Erste und zweite Abstandshalter sind über einem aktiven Bereich zwischen einer Gate-Elektrode und einer Drain- bzw. Source-Elektrode gebildet. Eine erste Feldplatte ist auf der ersten Abstandsschicht gebildet und mit dem Gate verbunden. Eine zweite Feldplatte ist auf der zweiten Abstandshalterschicht vorgesehen und ebenfalls mit dem Gate verbunden. Eine dritte Abstandshalterschicht ist auf der ersten Abstandshalterschicht, der zweiten Abstandshalterschicht, der ersten Feldplatte, dem Gate und der zweiten Feldplatte angeordnet, wobei eine dritte Feldplatte auf der dritten Abstandshalterschicht gebildet ist und mit der Source-Elektrode verbunden ist.
  • In der US 2012/0175631 A1 ist ein GaN-Bauteil beschrieben, das einen Gate-Abstandshalter, eine Gate-Metallschicht und Gate-Bestandteile aufweist, die selbstjustierend ausgebildet sind. Hierbei wird ebenfalls eine über dem Gate liegende Feldplatte verwendet.
  • Eine weitere Möglichkeit, eine Feldplatte zu bilden, ist in dem Artikel „Field plate structural optimization for enhancing the power gain of GaN-based HEMTs", Chin. Phys. B Vol. 22, No. 9 (2013) 097303-1 - 097303-5 beschrieben. Hier ist eine Feldplatte gezeigt, bei der ein Teil mit einem Gate-Anschluss verbunden ist und ein zweiter Teil mit einem Source-Anschluss. Die beiden Anteile dieser Ausführung von Feldplatten sind auf einer als Silizium-Nitrid-Schicht ausgebildeten Isolationsschicht angeordnet.
  • Ausgehend von diesem Stand der Technik hat sich der Erfinder nun die Aufgabe gestellt, ein Verfahren zur Herstellung eines verbesserten GaN-basierenden Transistors anzugeben, indem die erreichbare Durchbruchspannung weiter erhöht wird bzw. durch die Homogenisierung der hohen Felder eine Langzeitstabilität gewährleistet wird.
  • Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind jeweils Gegenstand der Unteransprüche. Diese können in technologisch sinnvoller Weise miteinander kombiniert werden. Die Beschreibung, insbesondere im Zusammenhang mit der Zeichnung, charakterisiert und spezifiziert die Erfindung zusätzlich.
  • Gemäß der Erfindung wird ein Verfahren zur Herstellung eines Transistors, insbesondere eines auf hoher Elektronenmobilität beruhenden Gallium-Nitrid-Transistors, angeben, bei dem folgende Schritte ausgeführt werden: Bereitstellen eines Substrats, das auf einem Trägermaterial mehrere aktive Schichten aufweist, oberhalb derer Kontaktbereiche für einen Drain-Kontakt und einen Source-Kontakt ausgebildet sind, wobei der Bereich zwischen dem Source-Kontakt und dem Drain-Kontakt mit einer ersten Isolationsschicht bedeckt ist, Bilden einer strukturierten Metallschicht in einem ersten Gate-Bereich vorzugsweise mittels einer vorübergehend gebildeten strukturierten ersten Fotolackschicht, Abscheiden einer Zwischenschicht, Abscheiden einer zweiten Isolationsschicht, Strukturieren einer zweiten Fotolackschicht, um einen zweiten Gate-Bereich freizulegen, dessen laterale Ausdehnung kleiner als der des ersten Gate-Bereichs ist, Entfernen, der ersten Zwischenschicht, der zweiten Isolationsschicht und der Metallschicht im zweiten Gate-Bereich mittels der zweiten Fotolackschicht, so dass eine erste Feldplatte und eine zweite Feldplatte auf beiden Seiten des zweiten Gate-Bereichs gebildet werden, Entfernen der zweiten Fotolackschicht, Bilden von seitlichen, zur Substratoberfläche hin aufeinander zulaufenden Abstandshaltern im zweiten Gate-Bereich, und Bilden einer Gate-Elektrode nach teilweisem Entfernen der ersten Isolationsschicht mit einem Gate-Fuß zwischen den Abstandshaltern und einem die Metallschicht und die erste Isolationsschicht teilweise überdeckenden Gate-Kopf.
  • Demnach wird ein Verfahren zur Herstellung eines Transistors geschaffen, bei dem eine erste und eine zweite Feldplatte als vergrabene Feldplatten zwischen der ersten Isolationsschicht und der zweiten Isolationsschicht gebildet werden. Im Gegensatz zu den bisher bekannten Konfigurationen von Feldplatten, die oberhalb der Gate-Elektrode ausgebildet sind, ist eine derartige Anordnung weniger störanfällig, da keine komplizierten Topografien überdeckt werden müssen. Desweiteren wird die Feldplatte durch die erfindungsgemäße Anordnung im Vergleich zu bisher bekannten Konfigurationen näher an die Transistorbereiche geführt, deren elektrische Felder beeinflusst werden sollen. Außerdem ist die parasitäre Kapazität auf der Source-Seite deutlich geringer, da die Feldplatten den Source-Bereich nicht überdecken. Das erfindungsgemäße Verfahren ist so beschrieben, dass auf beiden Seiten der Gate-Elektrode Feldplatten ausgebildet werden, wobei die erste Feldplatte in Richtung des Drain-Kontakts weist und die zweite Feldplatte in Richtung des Source-Kontakts. Letztere kann dabei potentialfrei angeordnet sein, während die erste Feldplatte mit dem Source-Kontakt verbunden ist. Aufgrund dieser Vorgehensweise lassen sich Eigenschaften des so gebildeten Transistors gezielt beeinflussen, so dass z. B. eine Erhöhung der Durchbruchspannung erzielt wird, ohne dabei andere Parameter, wie z. B. die Eingangskapazität im Vergleich zu aus dem Stand der Technik bekannten Transistoren zu vergrößern. Die für die erste und die zweite Feldplatte vorgesehene Metallschicht wird dabei anhand einer ersten strukturierten Fotolackschicht definiert, wobei die strukturierte Metallschicht in einem Lift-Off-Verfahren gebildet wird. Somit ist es möglich, mit einer weiteren Fotomaske einen entsprechenden ersten Gate-Bereich zu definieren, der die Dimensionen der beiden Feldplatten festlegt.
  • Gemäß einer Ausführungsform der Erfindung erfolgt der Schritt des Bildens der aufeinander zulaufenden Abstandshalter durch Abscheiden einer weiteren Isolationsschicht, wobei die weitere Isolationsschicht unter Verwendung der Zwischenschicht zur Endpunkterkennung geätzt wird.
  • Das Bilden der zueinander zulaufenden Abstandshalter ermöglicht es, eine Gate-Elektrode bereit zu stellen, die eine Gate-Länge aufweist, die kleiner ist als die minimale Auflösung einer Anlage bei der fotolithografischen Strukturierung. Unter Verwendung der Zwischenschicht zur Endpunkterkennung kann demnach mittels optischer Emissionsspektroskopie eine Ausbildung der Abstandshalter prozesstechnisch gut überwacht werden. Dies ist insbesondere für die Reproduzierbarkeit bei der Herstellung verschiedener Halbleiterwafer oder Serien von Halbleiterwafern wichtig, um Bauteile mit gleichen oder nahezu gleichen Eigenschaften erhalten zu können.
  • Gemäß einer weiteren Ausführungsform der Erfindung erfolgt der Schritt des Bildens der aufeinander zulaufenden Abstandshalter vor Entfernen der ersten Isolationsschicht.
  • Diese Variante des erfindungsgemäßen Verfahrens erlaubt die Bildung von Abstandshaltern während die aktiven Schichten des Substrats noch durch die erste Isolationsschicht bedeckt sind. Demnach wird beim Entfernen der weiteren Isolationsschicht eine zusätzliche Ätzdauer verwendet, um den Bereich der Gate-Elektrode am unteren Ende des Gate-Fußes freizulegen. Dabei wird der Ätzprozess nach der Aufteilung der vergrabenen Feldplatte angehalten.
  • Diese Prozessführung verspricht ebenfalls eine hohe Reproduzierbarkeit, sofern auch für die zugehörigen Ätzschritte der zweiten obenliegenden Isolationsschicht und der geteilten Feldplatte die optische Emissionsspektroskopie eingesetzt wird. Um dabei ein ausreichend hohes reproduzierbar auswertbares Emissionssignal zu erreichen, muss das Maskenlayout jeweils so gewählt werden, dass die jeweils geätzten und freigelegten Flächen in einem günstigen Verhältnis stehen. Dies betrifft vor allem die Gebiete außerhalb des Transistorgebietes. Die Ausgestaltung hängt dabei davon ab, ob eine MMIC- oder eine Leistungstransistoranwendung vorliegt. Im ersten Fall sind die großen Flächen der passiven Bauelemente einzusetzen, während bei hochdichten Leistungstransistoren die Bereiche der Sägestraßen zur Vereinzelung genutzt werden können. Eine mögliche Unterscheidung der Ätzgeschwindigkeiten in kleinen und flächigen Öffnungen ist dabei zu berücksichtigen. Durch diese Ausführung wird die Grenzfläche zwischen der ersten Isolationsschicht und den Abstandshaltern auch im kritischen Gate-Bereich nicht mehr durch den Integrationsprozess beeinflusst, sondern liegt mit der ersten Abscheidung der Isolationsschicht vor. In der erstbeschriebenen Ausführungsform werden die für die elektrischen Eigenschaften wichtigen Grenzflächen im Gate-Fuß-Bereich durch die Abscheidung der Abstandshalterschicht festgelegt und das auf einer Oberfläche, die vorher durch die Ätzprozesse der Gate-Fuß beeinflusst wurde.
  • Gemäß einer weiteren Ausführungsform der Erfindung erfolgt der Schritt des Bildens der aufeinander zulaufenden Abstandshalter nach Entfernen der ersten Isolationsschicht im zweiten Gate-Bereich.
  • Eine andere Variante besteht darin, die erste Isolationsschicht mittels der strukturierten zweiten Fotolackschicht im zweiten Gate-Bereich zu entfernen und anschließend die Abstandshalter zu bilden. Sofern der dazu verwendete Ätzprozess hinreichend gut kontrolliert werden kann, ist es möglich, auch dieses Verfahren mit hoher Reproduzierbarkeit anzuwenden.
  • Gemäß einer weiteren Ausführungsform der Erfindung wird die Metallschicht als selektive Ätzstoppschicht bei der Strukturierung der Zwischenschicht und der zweiten Isolationsschicht im zweiten Gate-Bereich herangezogen.
  • Das Öffnen des zweiten Gate-Bereichs oberhalb der Metallschicht erfolgt auf einfache Weise durch Verwendung eines Ätzvorgangs, der selektiv zur Metallschicht ausgeführt werden kann.
  • Gemäß einer weiteren Ausführungsform der Erfindung wird die Metallschicht mittels der strukturierten zweiten Fotolackschicht oder mittels der strukturierten Zwischenschicht und zweiten Isolationsschicht im zweiten Gate-Bereich strukturiert.
  • Sollte zur Öffnung des zweiten Gate-Bereichs die zweite Fotolackschicht bereits entfernt sein, kann alternativ auch eine Ätzung der Metallschicht mittels der strukturierten Zwischenschicht und der strukturierten zweiten Isolationsschicht als Ätz-Maske erfolgen. Dabei ist darauf zu achten, dass die Zwischenschicht nur so weit ausgedünnt werden kann, dass sie bei der Definition der Abstandshalter noch eine ausreichende Dicke besitzt, so dass sie ein geeignetes Emissionssignal liefern kann. Alternativ kann eine neue Zwischenschicht ganzflächig auf der ersten und zweiten Isolationsschicht vor der Abstandshalterschicht aufgebracht werden und in selber geeigneter Form für die kontrollierte Überwachung der Ätzprozesse verwendet werden.
  • Gemäß einer weiteren Ausführungsform der Erfindung wird die Metallschicht im zweiten Gate-Bereich selektiv zur ersten Isolationsschicht geätzt.
  • Das Entfernen der Metallschicht selektiv zur ersten Isolationsschicht ermöglicht es, den Kanalbereich unterhalb der später gebildeten Gate-Elektrode noch von der ersten Isolationsschicht bedeckt zu halten, so dass nun der Abstandshalter auf der ersten Isolationsschicht erfolgen kann.
  • Gemäß einer weiteren Ausführungsform der Erfindung wird die Zwischenschicht aus Silizium-Oxid gebildet.
  • In der optischen Emissionsspektroskopie hinterlässt bei der anisotropen Ätzung das Freilegen der Oxidschicht eine Veränderung im Plasma, die mit hoher Genauigkeit detektiert werden kann. Dies führt zu einer zuverlässigen Endpunkterkennung beim Bilden der Abstandshalter. Dies gilt vor allem dann, wenn die erste Isolationsschicht, die zweite Isolationsschicht und die weitere Isolationsschicht zur Bildung der Abstandshalter aus Silizium-Nitrid gebildet.
  • Bei GaN-Transistoren verbleiben die Abstandshalter bzw. Isolationsschichten vorwiegend als Silizium-Nitrid-Schichten auch nach Bilden der Gate-Elektrode auf dem Transistor und sind somit auch für die Eigenschaften der Transistoren relevant. Die Herstellung insbesondere von Kurzkanal-GaN-Transistoren ist gemäß dieser Vorgehensweise skalierbar möglich, wobei die kleinste Strukturgröße von Belichtungsgeräten aufgrund der Bildung von Abstandshaltern im Bereich der Gate-Länge unterschritten werden kann.
  • Gemäß einer weiteren Ausführungsform der Erfindung sind der erste Gate-Bereich und der zweite Gate-Bereich so angeordnet, dass die in Richtung zum Drain-Kontakt weisende erste Feldplatte mit einer Abmessung von typischerweise etwa 300 nm bis 500 nm gebildet wird.
  • Die Dimensionierung der Feldplatten wird dabei so gewählt, dass sowohl Eingangskapazitäten als auch Kopplungen zur Gate-Elektrode berücksichtigt werden. Die gewählten Dimensionen bezüglich der lateralen Ausdehnung der Feldplatten werden dabei typischerweise mittels einer Simulation optimiert.
  • Gemäß einer weiteren Ausführungsform der Erfindung sind der erste Gate-Bereich und der zweite Gate-Bereich so angeordnet sind, dass die in Richtung zum Source-Kontakt weisende zweite Feldplatte mit einer minimalen Abmessung gebildet wird.
  • Experimente und Simulationen haben festgestellt, dass die minimale Abmessung der zweiten Feldplatte bei gleichzeitig fehlender elektrischer Kontaktierung für die gewünschten Verbesserungen des so hergestellten Transistors sorgt.
  • Gemäß einer weiteren Ausführungsform der Erfindung wird die erste Isolationsschicht mit einer Dicke von ungefähr 20 nm bis 50 nm gebildet.
  • Da die erste bzw. die zweite Feldplatte mit zunehmendem Abstand zum Substrat immer näher an eine Gate-Metallisierung der Gate-Elektrode ragen, wird die kapazitive Kopplung erhöht. Demnach würde mit steigender Höhe der Feldplatten über dem Substrat die Eingangskapazität zunehmen, wobei aufgrund der gewählten Dimensionen noch keine starke Erhöhung festgestellt wird.
  • Nachfolgend werden Ausführungsbeispiele anhand der Zeichnung näher erläutert. Es zeigen:
    • 1A - 1F in einer Querschnittansicht Schritte eines erfindungsgemäßen Verfahrens zur Herstellung eines Transistors in einer schematischen Darstellung,
    • 2A -2D in einer Querschnittansicht Schritte einer ersten Fortsetzung des erfindungsgemäßen Verfahrens zur Herstellung eines Transistors in einer schematischen Darstellung, und
    • 3A -3D in einer Querschnittansicht Schritte einer zweiten Fortsetzung des erfindungsgemäßen Verfahrens zur Herstellung eines Transistors in einer schematischen Darstellung.
  • In den Figuren sind gleiche oder funktional gleichwirkende Bauteile mit den gleichen Bezugszeichen versehen.
  • Unter Bezugnahme auf 1A bis 1F wird nachfolgend ein erster Teil eines erfindungsgemäßen Verfahrens detailliert vorgestellt. Ausgangspunkt des Verfahrens ist ein Substrat SU, das auf fachübliche Weise ausgebildet sein kann. Typischerweise umfasst das Substrat SU ausgehend von einem Saphir- oder Silizium-Karbid-Basismaterial eine Kanalschicht, die als Gallium-Nitrid-Schicht ausgebildet ist. Innerhalb dieser Gallium-Nitrid-Schicht bildet sich ein zweidimensionales Elektronengas, wobei über der Gallium-Nitrid-Schicht noch eine Schottky-Barriere-Schicht angeordnet ist, die typischerweise aus Aluminium-Gallium-Nitrid bestehen kann. Darüber liegend kann eine weitere Gallium-Nitrid-Schicht ausgebildet sein. Die auf der Oberseite des Substrats SU angeordneten Schichten werden zusammenfassend als aktive Schichten AS in 1A dargestellt. Da der Aufbau des Substrats bzw. die präzise Anordnung der aktiven Schichten AS nicht Gegenstand der vorliegenden Erfindung ist, wird auf eine detaillierte Beschreibung verzichtet.
  • Desweiteren ist oberhalb des Substrats SU bereits ein Source-Kontakt SK und davon beabstandet ein Drain-Kontakt DK angeordnet. Zwischen dem Source-Kontakt SK und dem Drain-Kontakt DK ist eine erste Isolationsschicht IS1 angeordnet, die zum Schutz der aktiven Schichten AS ausführungsabhängig schon vor der Bildung der Source-Kontakte SK und Drain-Kontakt DK abgeschieden wurde. Die in 1A beschriebene Ausführung stellt den Startpunkt für die weiteren Prozessschritte dar.
  • Wie in 1B gezeigt ist, wird nun eine erste Fotolackschicht FL1 aufgebracht, die anschließend in einem ersten Gate-Bereich GB1 mittels fotolithografischen Strukturierens freigelegt wird. Anschließend wird eine Metallschicht MS abgeschieden, die sowohl auf der Oberfläche der strukturierten ersten Fotolackschicht FL1 als auch im freigelegten ersten Gate-Bereich GB1 zu liegen kommt.
  • Anschließend erfolgt, wie in 1C gezeigt ist, ein Lift-Off-Verfahren, so dass die erste Fotolackschicht FL1 sowie die auf der ersten Fotolackschicht FL1 liegenden Bestandteile der Metallschicht MS entfernt werden. Anschließend wird eine zweite Isolationsschicht IS2 sowie eine dünne Zwischenschicht ZS abgeschieden.
  • Die erste Isolationsschicht IS1 sowie die zweite Isolationsschicht IS2 werden dabei als Silizium-Nitrid-Schichten gebildet. Die Zwischenschicht ZS wird als Silizium-Oxid-Schicht gebildet.
  • Anschließend erfolgt das Aufbringen einer zweiten Fotolackschicht FL2, die in einem zweiten Gate-Bereich GB2, der innerhalb des ersten Gate-Bereichs GB1 angeordnet ist, durch fotolithografisches Strukturieren geöffnet wird. Der frei gelegte zweite Gate-Bereich GB2 kann nun als Ätzmaske für die Zwischenschicht ZS und die zweite Isolationsschicht IS2 herangezogen werden. Das Ätzen erfolgt dabei selektiv zur Metallschicht MS.
  • Wie in 1E gezeigt ist, kann anschließend die Metallschicht MS im zweiten Gate-Bereich GB2 selektiv zur ersten Isolationsschicht IS1 mittels eines Ätzprozesses entfernt werden. Dabei kann wiederum die strukturierte zweite Fotolackschicht FL2 als Ätzmaske herangezogen werden oder, falls diese bereits entfernt ist, eine Ätzung unter Verwendung der strukturierten Zwischenschicht ZS und der strukturierten zweiten Isolationsschicht IS2 als Ätzmaske vorgenommen werden. Dabei darf die Zwischenschicht ZS nicht vollständig aufgebraucht werden. Nachdem die Metallschicht MS im zweiten Gate-Bereich GB2 entfernt wurde, zerfällt die Metallschicht in eine erste Feldplatte FP1, die in Richtung des Drain-Kontakts weist, und in eine zweite Feldplatte FP2, die in Richtung des Source-Kontakts SK weist. Demnach ist es möglich, durch Wahl die Lage von dem zweiten Gate-Bereich GB2 die erste Feldplatte FP1 und die zweite Feldplatte FP2 mit den gewünschten Dimensionen zu erzeugen. Folglich wurden nun zwei vergrabene Feldplatten geschaffen, die zwischen der ersten Isolationsschicht IS1 und der zweiten Isolationsschicht IS2 in gewünschter lateraler Ausdehnung gebildet sind.
  • Optional kann nun, wie in 1F gezeigt ist, die erste Isolationsschicht IS1 im zweiten Gate-Bereich GB2 entfernt werden.
  • Ausgehend von einer Prozessführung wie sie in 1F dargestellt ist, erfolgen nun die weiteren Prozessschritte unter Bezugnahme auf die 2A bis 2D.
  • Dazu wird, wie in 2A gezeigt ist, zunächst die zweite Fotolackschicht FL2 entfernt. Anschließend wird eine weitere Isolationsschicht, die nachfolgend als dritte Isolationsschicht IS3 bezeichnet wird, durch konformes Abscheiden auf der Oberfläche gebildet. Die weitere Isolationsschicht IS3 wird in einem anisotropen Plasmaätzprozess anschließend entfernt, wie in 2C gezeigt ist. Dabei dient die Zwischenschicht ZS als Endpunktkontrolle, indem durch optische Emissionsspektroskopie das Anätzen der Zwischenschicht detektiert wird. Bei anisotropen Ätzverfahren verbleiben dabei die in Richtung des Substrats aufeinander zu laufenden Abstandshalter AH, die auf den aktiven Schichten AS gebildet sind, und seitlich von der ersten Isolationsschicht IS1, der ersten bzw. zweiten Feldplatte FP1 und FP2 sowie der zweiten Isolationsschicht IS2 begrenzt werden.
  • Wie in 2D gezeigt ist, kann anschließend eine Gate-Elektrode GE gebildet werden, wobei der Gate-Fuß GF zwischen den Abstandshaltern AH zu liegen kommt und der Gate-Kopf GK den Bereich oberhalb der ersten Feldplatte FP1 bzw. der zweiten Feldplatte FP2 überdeckt.
  • Eine weitere Variante ist unter Bezugnahme auf die 3A bis 3D gezeigt. Hierbei schließt sich die Prozessführung nicht an die bereits geöffnete erste Isolationsschicht IS1 im zweiten Gate-Bereich GB2 an sondern beginnt zu einem Verfahrenszeitpunkt wie er in 1E dargestellt war. Im nächsten Schritt erfolgt wiederum das Entfernen der zweiten Fotolithografieschicht.
  • Unter Bezugnahme auf 3B erfolgt anschließend das Bilden der dritten Isolationsschicht IS3. Anschließend wird wiederum die dritte Isolationsschicht IS3 zur Bildung der Abstandshalter AH entfernt, wobei wiederum die Zwischenschicht ZS als Ätzstopperkennung dient. Hier wird jedoch eine gewisse Verzögerungszeit eingestellt werden, um die erste Isolationsschicht IS1 im Bereich außerhalb der Abstandshalter AH ebenfalls zu entfernen, wie in 3C gezeigt ist.
  • Anschließend erfolgt, wie in 3D gezeigt ist, das Bilden der Gate-Elektrode mit dem Gate-Fuß GF und dem Gate-Kopf GK.
  • Die vorstehend und die in den Ansprüchen angegebenen sowie die den Abbildungen entnehmbaren Merkmale sind sowohl einzeln als auch in verschiedener Kombination vorteilhaft realisierbar. Die Erfindung ist nicht auf die beschriebenen Ausführungsbeispiele beschränkt, sondern im Rahmen fachmännischen Könnens in mancherlei Weise abwandelbar.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Claims (12)

  1. Verfahren zur Herstellung eines Transistors, insbesondere eines auf hoher Elektronenmobilität beruhenden Gallium-Nitrid-Transistors, bei dem folgende Schritte ausgeführt werden: - Bereitstellen eines Substrats, das auf einem Trägermaterial mehrere aktive Schichten aufweist, oberhalb derer Kontaktbereiche für einen Drain-Kontakt und einen Source-Kontakt ausgebildet sind, wobei der Bereich zwischen dem Source-Kontakt und dem Drain-Kontakt mit einer ersten Isolationsschicht bedeckt ist, - Bilden einer strukturierten Metallschicht in einem ersten Gate-Bereich mittels einer vorübergehend gebildeten strukturierten ersten Fotolackschicht, - Abscheiden einer zweiten Isolationsschicht, - Abscheiden einer Zwischenschicht, - Strukturieren einer zweiten Fotolackschicht, um einen zweiten Gate-Bereich freizulegen, dessen laterale Ausdehnung kleiner als der des ersten Gate-Bereichs ist, - Entfernen, der ersten Zwischenschicht, der zweiten Isolationsschicht und der Metallschicht im zweiten Gate-Bereich mittels der zweiten Fotolackschicht, so dass eine erste Feldplatte und eine zweite Feldplatte auf beiden Seiten des zweiten Gate-Bereichs gebildet werden, - Entfernen der zweiten Fotolackschicht, - Bilden von seitlichen, zur Substratoberfläche hin aufeinander zulaufenden Abstandshaltern im zweiten Gate-Bereich, und - Bilden einer Gate-Elektrode nach teilweisem Entfernen der ersten Isolationsschicht mit einem Gate-Fuß zwischen den Abstandshaltern und einem die Metallschicht und die erste Isolationsschicht teilweise überdeckenden Gate-Kopf.
  2. Verfahren nach Anspruch 1, bei dem der Schritt des Bildens der aufeinander zulaufenden Abstandshalter durch Abscheiden einer weiteren Isolationsschicht erfolgt, wobei die weitere Isolationsschicht unter Verwendung der Zwischenschicht zur Endpunkterkennung geätzt wird.
  3. Verfahren nach Anspruch 1 oder 2, bei dem der Schritt des Bildens der aufeinander zulaufenden Abstandshalter vor Entfernen der ersten Isolationsschicht erfolgt.
  4. Verfahren nach Anspruch 1 oder 2, bei dem der Schritt des Bildens der aufeinander zulaufenden Abstandshalter nach Entfernen der ersten Isolationsschicht im zweiten Gate-Bereich erfolgt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Metallschicht als selektive Ätzstoppschicht beim Entfernen der Zwischenschicht und der zweiten Isolationsschicht im zweiten Gate-Bereich herangezogen wird.
  6. Verfahren nach Anspruch 5, bei dem die Metallschicht mittels der strukturierten zweiten Fotolackschicht oder mittels der strukturierten Zwischenschicht und zweiten Isolationsschicht im zweiten Gate-Bereich strukturiert wird.
  7. Verfahren nach Anspruch 5 oder 6, bei dem die Metallschicht im zweiten Gate-Bereich selektiv zur ersten Isolationsschicht geätzt wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem die Zwischenschicht aus Silizium-Oxid gebildet wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem die erste Isolationsschicht, die zweite Isolationsschicht und die weitere Isolationsschicht aus Silizium-Nitrid gebildet werden.
  10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem der erste Gate-Bereich und der zweite Gate-Bereich so angeordnet sind, dass die in Richtung zum Drain-Kontakt weisende erste Feldplatte mit einer Abmessung von typischerweise etwa 300 nm bis 500 nm gebildet wird.
  11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem der erste Gate-Bereich und der zweite Gate-Bereich so angeordnet sind, dass die in Richtung zum Source-Kontakt weisende zweite Feldplatte mit einer minimalen Abmessung gebildet wird.
  12. Verfahren nach einem der Ansprüche 1 bis 11, bei dem die erste Isolationsschicht mit einer Dicke von ungefähr 20 nm bis 50 nm gebildet wird.
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