AT504289A2 - Trench-gate-feldeffekttransistoren und verfahren zum bilden derselben - Google Patents

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Description

···· ·· · ···· · • · · · · · • · · ··· · · • · · ····· · · • · · · · ·«· · • · ·· · · · · Μ ··· 1
TRENCH-GATE-FELDEFFEKTTRANSISTOREN UND VERFAHREN ZUM BILDEN DERSELBEN
QUERVERWEIS AUF VERWANDTE ANMELDUNGEN 5
Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 60/685,727, die am 26. Mai 2005 eingereicht wurde und deren Offenbarungsgehalt hierin durch Bezugnahme zu allen Zwecken mit eingeschlossen ist. 10
Der Offenbarungsgehalt der gemeinschaftlich übertragenen US-Anmel-dung Nr. 11/026,276, die am 29. Dezember 2004 eingereicht wurde, ist hierin durch Bezugnahme zu allen Zwecken mit eingeschlossen.
15 HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft Halbleiterleistungsvorrichtungen, und im Besonderen verbesserte Trench-Gate-Leistungsvorrich-tungen und Verfahren zum Herstellen derselben. 20
Fig. 1 ist eine Querschnittsansicht eines herkömmlichen Trench-Gate-MOSFET 100, der bekannte physikalische und Verhaltenseigenschaften und -beschränkungen, wie etwa Zellenteilung, Durchbruchspannungstauglichkeit, Ein-Widerstand (Rdson) und Transistorrobust-25 heit, aufweist. Ein Trench-Gate 105 erstreckt sich durch eine P-Wanne 106 und endet in einem N-Epi-Bereich 104. Das Graben- oder Trench-Gate 105 umfasst ein Gate-Dielektrikum 114, das die Trench-oder Grabenseitenwände und den Trench- oder Grabenboden auskleidet, und eine vertiefte Gate-Elektrode 112. Dielektrikumschichten 116 30 und 118 isolieren die Gate-Elektrode 112 gegenüber einer darüber liegenden Source-Verbindung (die nicht gezeigt ist).
Fig. 2 ist eine Querschnittsansicht eines herkömmlichen Doppelgate-Trench-MOSFET 200 (der auch als Trench-MOSFET mit abgeschirmten Gate bezeichnet wird), der bestimmte Eigenschaften des Trench-MOSFET 100 mit Graben- oder Trench-Gate in Fig. 1 verbessert. Der Trench oder Graben 205 umfasst eine Abschirmelektrode 220, die 35 ·· · ····· ···· * • · ·♦ · · · ·· ··· · · · · · • # ♦ ····· · · • · ··· ··· t ♦ · φ ·· · ·· ··· 2 gegenüber dem Driftbereich 204 durch eine Abschirmdielektrikumschicht 222 isoliert ist. Der Graben 205 umfasst auch eine Gate-Elektrode 212 über der Abschirmelektrode 220, die durch eine Inter-Poly-Dielektrikumschicht 224 gegenüber dieser isoliert ist. Die 5 Abschirmelektrode 220 verringert die Gate-Drain-Kapazität (Cgd) und verbessert die Durchbruchspannung. Ein Nachteil sowohl des Einzelgate-Transistors 100 als auch des Doppelgate-Transistors 200 ist jedoch, dass der Driftbereich bis zu etwa 40 % des Gesamt-Rdson beiträgt, was die Verbesserungen in Rdson signifikant begrenzt. Für 10 die Doppelgate-Grabenstruktur verschärfen tiefere Gräben dieses Problem, indem ein noch dickerer Driftbereich erforderlich ist. Ein anderer Nachteil von Trench-Gate-Transistoren 100 und 200 ist, dass das starke elektrische Feld am Boden des Grabens aufgrund der Krümmung des Grabenbodens die Verbesserung einiger Verhaltensparameter, 15 wie etwa Durchbruchspannung und Transistorrobustheit, begrenzt. Manche Anwendungen erfordern eine Integration einer Schottky-Diode mit einem Leistungs-MOSFET. Jedoch erfordert eine derartige Integration typischerweise eine komplexe Prozesstechnologie mit vielen Prozess- und Maskierungsschritten. 20
Somit besteht ein Bedarf für kostengünstige Strukturen und Verfahren zum Bilden von Trench-Gate-FET, monolithisch integrierten Dioden- und MOSFET-Strukturen und Terminierungsstrukturen, die die Nachteile, die zu Techniken aus dem Stand der Technik gehören, 25 minimieren, wodurch wesentliche Verbesserungen der physikalischen und Verhaltenseigenschaften von Trench-Gate-FET ermöglicht werden.
KURZBESCHREIBUNG DER ERFINDUNG 30 Ein Feldeffekttransistor umfasst einen Body-Bereich von einem ersten Leitfähigkeitstyp über einem Halbleiterbereich von einem zweiten Leitfähigkeitstyp. Ein Gate-Graben erstreckt sich durch den Body-Bereich und endet in dem Halbleiterbereich. Zumindest eine leitfähige Abschirmelektrode ist in dem Gate-Graben angeordnet. Eine Gate-Elektrode ist in dem Gate-Graben über der zumindest einen leitfähigen Abschirmelektrode angeordnet aber gegenüber dieser isoliert. Eine Abschirmdielektrikumschicht isoliert die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich. Eine Gate-Dielektrikumschicht isoliert die Gate-Elektrode gegenüber 35 • 9 •999 9 9999 9 9 9 99 9 9 9 99 9 9 9 9 9 9 9 9 99 9 99999 9 · 9 9 9 9 9 9 · 9 9 99 999 99 9 99 999 3 dem Body-Bereich. Die Abschirmdielektrikumschicht ist derart gebildet, dass sie sich aufweitet und sich direkt unter den Body-Bereich erstreckt. .........q 5 In einer Ausführungsform umfasst der Halbleiterbereich einen Substratbereich und einen Driftbereich über dem Substratbereich. Der Body-Bereich erstreckt sich über dem Driftbereich und weist eine niedrigere Dotierungskonzentration als der Substrat bereich auf. Der Gate-Graben erstreckt sich durch den Driftbereich und endet in dem 10 Substratbereich.
Gemäß einer anderen Aus führungs form der Erfindung wird ein Feldeffekttransistor wie folgt gebildet. Es wird ein oberer Grabenabschnitt, der sich bis zu einer ersten Tiefe in einen Halbleiterbe-15 reich erstreckt, gebildet. Die Seitenwände des oberen Grabenab schnitts werden mit einer Schutzschicht aus einem Material ausgekleidet, so dass der Halbleiterbereich entlang zumindest einem Abschnitt der Bodenwand des oberen Grabenabschnitts freigelegt bleibt. Es wird ein unterer Grabenabschnitt gebildet, der sich 20 durch die freigelegte Bodenwand des oberen Grabenabschnitts er streckt, während die Seitenwände des oberen Grabenabschnitts mit der Schutzschicht aus Material geschützt sind. Der obere Grabenabschnitt weist eine größere Breite als die Breite des unteren Grabenabschnitts auf. 25
In einer Ausführungsform wird eine Abschirmdielektrikumschicht entlang den Seitenwänden und der Bodenwand des unteren Grabenabschnitts gebildet. Die Schutzschicht aus Material wird entfernt. Eine zweite Isolierschicht wird entlang den Seitenwänden des oberen 30 Grabenabschnitts gebildet, wobei die erste Isolierschicht eine größere Dicke als die zweite Isolierschicht aufweist.
In einer anderen Ausführungsform wird die erste Isolierschicht durch lokale Oxidation von Silizium (LOCOS) gebildet. 35
In einer anderen Ausführungsform wird eine leitfähige Abschirmelektrode in dem unteren Grabenabschnitt gebildet. Ein Inter-Poly-Dielektrikum wird über der leitfähigen Abschirmelektrode gebildet, und eine Gate-Elektrode wird über dem Inter-Poly-Dielektrikum ge- • ·♦·· ♦ ···♦ • ·· ♦ • · · • • · • • · ··#· · • • · · • · · ··· ♦♦ ♦ ♦♦ ♦ 4 bildet.
Gemäß einer anderen Ausführungsform der Erfindung umfasst ein Feldeffekttransistor einen Body-Bereich von einem ersten Leitfähig-keitstyp in einem Halbleiterbereich von einem zweiten Leitfähigkeitstyp. Ein Gate-Graben erstreckt sich durch den Body-Bereich und endet in dem Halbleiterbereich. Ein Source-Bereich von dem zweiten Leitfähigkeitstyp befindet sich in dem Body-Bereich benachbart zu dem Gate-Graben, so dass der Source-Bereich und eine Grenzfläche zwischen dem Body-Bereich und dem Halbleiterbereich einen Kanalbereich definieren, der sich entlang der Gate-Grabenseitenwand erstreckt. Ein Kanalanreicherungsbereich von dem zweiten Leitfähigkeitstyp befindet sich benachbart zu dem Gate-Graben. Der Kanalanreicherungsbereich erstreckt sich teilweise in einen unteren Abschnitt des Kanalbereichs hinein, um dadurch einen Widerstand des Kanalbereichs zu verringern.
In einer Ausführungsform ist eine Gate-Elektrode in dem Gate-Graben angeordnet, und der Kanalanreicherungsbereich überlappt die Gate-Elektrode entlang der Graben-Gate-Seitenwand.
In einer anderen Ausführungsform ist zumindest eine leitfähige Abschirmelektrode in dem Gate-Graben angeordnet. Eine Gate-Elektrode ist in dem Gate-Graben über der zumindest einen leitfähigen Abschirmelektrode angeordnet aber gegenüber dieser isoliert. Eine Abschirmdielektrikumschicht isoliert die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich. Eine Gate-Dielektrikumschicht isoliert die Gate-Elektrode gegenüber dem Body-Bereich.
Gemäß einer anderen Ausführungsform der Erfindung wird ein Feldeffekttransistor wie folgt gebildet. Es wird ein Graben in einem Halbleiterbereich gebildet. Eine Abschirmelektrode wird in dem Graben gebildet. Eine schräge Seitenwandinplantation von Fremdstoffen von dem ersten Leitfähigkeitstyp wird durchgeführt, um einen Kanalanreicherungsbereich benachbart zu dem Graben zu bilden. Ein Body-Bereich von einem zweiten Leitfähigkeitstyp wird in dem Halbleiterbereich gebildet. Ein Source-Bereich von dem ersten Leitfähigkeitstyp wird in dem Body-Bereich gebildet, so dass der Source- ·· · ΦΦΦΦ · ···· · # · ·· φ Φ φ ΦΦ φ φ Φ φ φ · φ φ Φ Φ Φ Φ φφφφ Φ · φ Φ φ φ φ φ φ φ Φ ΦΦ ΦΦΦ ΦΦ φ φφ Φ·· 5
Bereich und eine Grenzfläche zwischen dem Body-Bereich und dem Halbleiterbereich einen Kanalbereich definieren, der sich entlang der Gate-Grabenseitenwand erstreckt. Der Kanalanreicherungsbereich erstreckt sich teilweise in einen unteren Abschnitt des Kanalbereichs hinein, um dadurch einen Widerstand des Kanalbereichs zu verringern.
In einer Ausführungsform wird eine Gate-Elektrode über der Abschirmelektrode gebildet, ist aber gegenüber dieser isoliert.
In einer anderen Aus führungs form wird der Kanalanreicherungsbereich mit der Abschirmelektrode selbstjustiert.
Gemäß einer anderen Ausführungsform der Erfindung umfasst ein Feldeffekttransistor einen Gate-Graben, der sich in einen Halbleiterbereich hinein erstreckt. Der Gate-Graben weist eine darin angeordnete vertiefte Gate-Elektrode auf. Ein Source-Bereich in dem Halbleiterbereich flankiert jede Seite des Gate-Grabens. Ein leitfähiges Material füllt einen oberen Abschnitt des Gate-Grabens, um einen elektrischen Kontakt mit den Source-Bereichen entlang zumindest einer Seitenwand von jedem der Source-Bereiche herzustellen, wobei das leitfähige Material gegenüber der vertieften Gate-Elektrode isoliert ist.
Gemäß einer anderen Aus führungs form der Erfindung wird ein Feldeffekttransistor wie folgt gebildet. Ein Gate-Graben wird in einem Halbleiterbereich gebildet. Eine vertiefte Gate-Elektrode wird in dem Graben gebildet. Eine schräge Implantation von Fremdstoffen mit zwei Durchgängen wird durchgeführt, um Source-Bereiche auf jeder Seite des Grabens zu bilden. Eine Dielektrikumschicht wird über der vertieften Gate-Elektrode gebildet. Der Graben wird mit einem leitfähigen Material gefüllt, so dass das leitfähige Material mit den Source-Bereichen in elektrischem Kontakt steht.
In einer Ausführungsform umfasst das leitfähige Material dotiertes Polysilizium.
Ein besseres Verständnis der Natur und der Vorteile der vorliegenden Erfindung kann anhand der folgenden ausführlichen Beschreibung
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der begleitenden Zeichnungen erlangt werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN 5 Fig. 1 ist eine Querschnittsansicht eines herkömmlichen Einzelgate-Trench-MOSFET; Fig. 2 ist eine Querschnittsansicht eines herkömmlichen Doppelgate-Trench-MOSFET; Fig. 3 ist eine Querschnittsansicht eines Doppelgate-Trench-MOSFET, wobei sich eine Gate-Trench-Abschirmelektrode in das Substrat erstreckt, gemäß einer Ausfüh-10 rungsform der Erfindung; Fig. 4 ist eine Querschnittsansicht eines Doppelgate-Trench-MOSFET, wobei das Abschirmdielektrikum unter Verwendung eines LOCOS-Prozesses gebildet ist, gemäß einer anderen Ausführungsform der Erfindung; Fig. 5 ist eine Querschnittsansicht eines Doppelgate-Trench-MOSFET mit Seitenwand-Kanalanreicherungsbe-15 reichen gemäß einer anderen Ausführungsform der Erfindung; Fig. 6 ist eine Querschnittsansicht eines Doppelgate-Trench-MOSFET mit einem Source-Stopfenbereich gemäß einer anderen Ausführungsform der Erfindung; Fig. 7 ist eine Querschnittsansicht eines zusammengesetzten Doppelgate-Trench mit einem Seitenwand-Kanalanrei-20 cherungsbereich, einem Source-Stopfenbereich und einem LOCOS-Abschirmdielektrikum gemäß einer anderen Ausführungsform der Erfindung; Fig. 8 ist eine Querschnittsansicht eines Doppelgate-Trench-MOSFET, der monolithisch mit einer Schottky-Diode integriert ist, gemäß einer anderen Ausführungsform der Erfindung; Fig. 9 zeigt 25 eine kompakte Randterminierungsstruktur, die mit einem Doppelgate-Trench-MOSFET integriert ist, gemäß einer anderen Ausführungsform der Erfindung; Fig. 10A - 10E sind Querschnittsansichten von verschiedenen Prozessschritten eines Prozessmoduls, das beim Bilden des MOSFET 400 in Fig. 4 verwendet wird, gemäß einer anderen Aus-30 führungsform der Erfindung; Fig. 11 ist eine Querschnittsansicht, die einem Prozessmodul entspricht, das beim Bilden des MOSFET 500 in Fig. 5 verwendet wird, gemäß einer anderen Ausführungsform der Erfindung; Fig. 12A - 12D sind Querschnittsansichten bei verschiedenen Prozessschritten eines Prozessmoduls, das beim Bilden des 35 MOSFET 600 in Fig. 6 verwendet wird, gemäß einer anderen Ausführungsform der Erfindung; und Fig. 13A - 13L sind Querschnittsansichten bei verschiedenen Schritten eines beispielhaften Herstellungsprozesses zum Bilden eines Doppelgate-Trench-MOSFET gemäß einer Ausführungsform der Erfindung. ·· • ···· • ···· • · ·· • • ♦ ·· • · • • • · · • · • • ♦ ♦·· · ·· ··· • «· ·· 7
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Die Prozessfolge, die durch die Querschnittsansichten, in den Fig. 5 13A - 13L dargestellt ist, ist ein beispielhafter Prozess zum Bilden eines Doppelgate-Trench-MOSFET gemäß einer Ausführungsform der Erfindung. Diese Prozessfolge wird als der Grundprozess verwendet, der derart abgewandelt wird, dass er verschiedene Prozessmodule zum Bilden der unterschiedlichen nachstehend beschriebenen Zellenstruk-10 turen umfasst. Es ist anzumerken, dass die hierin beschriebenen Prozessmodule auch in andere grundlegende Prozessen integriert werden können und als solche nicht auf den durch die Fig. 13A - 13L gezeigten Prozess beschränkt sind. Als Nächstes wird die Prozessfolge der Fig. 13A - 13L beschrieben. 15
In Fig. 13A wird eine n-leitende Epitaxieschicht 1302 über einem hoch dotierten n-leitenden Substrat (das nicht gezeigt ist) gebildet. Dotiermittel vom p-Leitfähigkeitstyp werden implantiert, um einen Body-Bereich 1304 in der Epitaxieschicht 1302 zu bilden. Eine 20 Hartmaske 1306, die z.B. eine Oxid-Nitrid-Oxid (ONO)-Verbundschicht umfasst, wird verwendet, um Gräben 1308 zu definieren und zu ätzen, die sich durch den Body-Bereich 1304 und in die Epitaxieschicht 1302 hinein erstrecken. 25 In Fig. 13B wird eine Abschirmdielektrikumschicht 1310 (die z.B. Oxid umfasst) gebildet, die die Grabenseitenwände und den Grabenboden auskleidet und sich über die Hartmaske 1306 erstreckt, wobei herkömmliche Techniken verwendet werden. In Fig. 13C wird eine Abschirmelektrode 1312 gebildet, indem eine Polysiliziumschicht 30 abgeschieden wird, um den Graben 1308 zu füllen, und dann das Polysilizium zurückgeätzt wird, um das Polysilizium tief in den Graben 13 08 hinein zu vertiefen. Das Abschirmdielektrikum 1310 wird anschließend vertieft, wobei eine dünne Schicht aus Dielektrikum 1313 auf den Grabenseitenwänden zurückgelassen wird. Die Abschirmelekt-35 rode 1312 wird weiter vertieft, um ihre obere Oberfläche an die des vertieften Abschirmdielektrikums anzugleichen.
In Fig. 13D wird eine Nitridschicht abgeschieden und dann anisotrop geätzt, so dass nur Abschnitte 1314 der Nitridschicht, die sich 8 • · ♦ ·· entlang den Grabenseitenwänden erstrecken, verbleiben. In Fig. 13E wird ein Inter-Poly-Dielektrikum (IPD) 1316 gebildet, indem eine thermische Oxidation ausgeführt wird. Eine Oxidschicht bildet sich nur über der Abschirmelektrode 1312, da alle anderen Siliziumober-5 flächen entweder durch Nitrid oder durch Oxid bedeckt sind. In einer alternativen Ausführungsform wird die Prozessfolge abgewandelt, um das Bilden der IPD-Schicht unter Verwendung von zwei Oxidschichten zu ermöglichen. Zunächst wird eine Schicht aus thermischem Oxid über der Abschirmelektrode gebildet, und anschließend 10 wird eine Anpassungsschicht aus Oxid unter Verwendung von SACVD abgeschieden, um eine gleichmäßige IPD-Schicht zu erhalten.
In Fig. 13F wird ein Oxidätzen ausgeführt, um die obere Oxidschicht der ONO-Verbundschicht 1306 zusammen mit jeglichem Oxid, das über 15 der Nitridschicht entlang den Grabenseitenwänden gebildet ist, zu entfernen. Die nun freigelegte Nitridschicht der ONO-Verbundschicht und die Nitridschicht 1314 entlang den Grabenseitenwänden werden dann abgezogen. Ein weiteres Oxidätzen wird ausgeführt, um die Dielektrikumschicht 1313 von entlang den Grabenseitenwänden sowie 20 die Bodenoxidschicht der ONO-Verbundschicht 1306 zu entfernen, so dass Silizium entlang den Grabenseitenwänden und den Mesa-Bereichen benachbart zu dem Graben freigelegt wird, wie es in Fig. 13F gezeigt ist. In Fig. 13G wird eine Gate-Dielektrikumschicht 1318, die sich entlang den Grabenseitenwänden, über die Inter-Poly-25 Dielektrikumschicht und über die Mesa-Bereiche benachbart zu dem Graben erstreckt, unter Verwendung bekannter Techniken gebildet. In Fig. 13H wird eine Polysiliziumschicht abgeschieden, die den Graben füllt, und dann zurückgeätzt, um die vertiefte Gate-Elektrode 1320 in dem Graben zu bilden. 30
In Fig. 131 wird das Gate-Dielektrikum über dem Mesa bis zu einer Dicke zurückgeätzt, die für eine Source-Inplantation geeignet ist. Eine Deckschicht Source-Implantätion (blanket source inplant) in dem aktiven Bereich wird ausgeführt, um n-leitende Bereiche 1322s 35 zu bilden, die sich zwischen benachbarten Gräben in den Mesa-Bereichen erstrecken. In Fig. 13J wird eine Schicht aus BPSG 1324A über dem Graben und dem Mesa unter Verwendung herkömmlicher Verfahren gebildet. In Fig. 13K wird unter Verwendung einer Maskierungsschicht (die nicht gezeigt ist) die BPSG-Schicht 1324A mit Ausnahme ·· • ···· • • · ·· • • • ·· # · • • • • « · • · • • ·#·· ♦ · « «· ♦· 9 eines Abschnitts 1324B über dem Graben und den n-leitenden Bereichen 1322a entfernt. Somit werden Siliziummesa-Oberflachen benachbart zu dem BPSG-Abschnitt 1324 freigelegt. Anschließend wird ein Siliziumätzen ausgeführt, um die freigelegten Siliziumoberflächen 5 bis zu einer Tiefe unter die n-leitenden Bereiche 1322a zu vertiefen, wodurch KontaktÖffnungen 1326 gebildet werden. Das Siliziumvertiefen entfernt einen Abschnitt jedes n-leitenden Bereiches 1322a, wobei selbstjustierte Source-Bereiche 1322b zurückgelassen werden. In Fig. 13L wird eine Heavy-Body-Implantation (heavy body 10 implant) ausgeführt, um selbstjustierte Heavy-Body-Bereiche 1329 mit einer p-Leitfähigkeit in dem Body-Bereich 1304 zu bilden. Ein BPSG-Reflow wird ausgeführt, um ein besseres Querschnittsverhältnis für die Kontakt Öffnungen und eine bessere Stufenabdeckung für eine als Nächstes gebildete Source-Verbindungsschicht 1330 zu erhalten. 15 Die Source-Verbindung 1330 kontaktiert die Heavy-Body-Bereiche 1329 und die Source-Bereiche 1322 elektrisch.
Verschiedene Zellenstrukturen, ihre entsprechenden Prozessmodule und die Art und Weise, auf die diese Prozessmodule in den durch die 20 Fig. 13A - 13L gezeigten Prozessfluss integriert werden können, werden als Nächstes beschrieben. Fig. 3 zeigt eine Querschnittsan-sicht eines Doppelgate-Trench-MOSFETT 300, der strukturell ähnlich ist wie der Doppelgate-MOSFET in Fig. 13L, mit der Ausnahme,-dass der Graben 305 und die Abschirmelektrode 320 in das SübsCt'#C~ 3 02 25 hinein ausgedehnt sind. Dies ermöglicht vorteilhafterweise, dass die Dicke des Driftbereichs beträchtlich verringert werden kann, wodurch der Rdson verbessert wird. Zusätzlich bewegt die hohe Dotierungskonzentration des Substrats den Potentialabfall in das Abschirmoxid und beseitigt somit die Durchbruchprobleme wegen der 30 Begrenzung durch die Krümmung, die zu herkömmlichen Gra benstrukturen gehören. Dies verbessert auch die Robustheit der Vorrichtung, da der Lawinendurchbruchpunkt (d.h. die maximale Aufprall ionisierungsrate) zur Mitte des Transistormesas und weg von den parasitären bipolaren Elementen bewegt wird, die zum Auslösen 35 von Robustheitsausfällen gehören. Die einzige Abwandlung an der
Prozessfolge in den Fig. 13A - 13L, die benötigt wird, ist, dass in
Fig. 13A eine dünnere Epitaxieschicht über dem Substrat gebildet werden muss, so dass die Gräben in das Substrat hinein reichen.
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Fig. 4 zeigt eine Querschnittsansicht eines Doppelgate-Trench-MOSFET 400, wobei das Abschirmdielektrikum 422 unter Verwendung eines LOCOS-Prozesses gebildet ist, gemäß einer Ausführungsform der Erfindung. Die gestrichelte Linie zeigt die Konturen des Grabens 5 605. Beim Bilden des Abschirmdielektrikums 422 führt der LOCOS-
Prozess zum Verbrauch des Siliziums benachbart zu dem Graben 605, was hervorruft, dass sich das Abschirmdielektrikum 433 aufweitet und sich direkt unter die Body-Bereiche 406 erstreckt. Der LOCOS-Prozess ist vorteilhafterweise ein kostengünstiges Verfahren zum 10 Bilden des Abschirmdielektrikums 422 und ergibt auch einen gleichmäßigen Film. Der obere Abschnitt des MOSFET 400 ist ähnlich wie der obere Abschnitt von MOSFET 300 in Fig. 3. Obgleich der Graben 605 und die Abschirmelektrode 420 derart gezeigt sind, dass sie sich in das Substrat 402 hinein erstrecken, können sie alternativ 15 in dem N--Bereich 404 ähnlich wie bei dem in Fig. 2 gezeigten MOSFET 200 enden. In einer Ausführungsform wird der MOSFET 400 gebildet, indem das durch die Querschnittsansichten in den Fig. 10A-10E gezeigte Prozessmodul mit dem Prozessfluss der Fig. 13A-13L wie folgt integriert wird. 20
Die Prozessschritte, die den Fig. 13A-13D entsprechen, werden durch die Prozessschritte, die den Fig. 10A-10E entsprechen, ersetzt. Die Prozessschritte, die Fig. 10A entsprechen, sind die gleichen, wie jene, die Fig. 13A entsprechen, mit der Ausnahme, dass in Fig. 10A 25 ein flacherer Graben 1008, der sich knapp an dem Body-Bereich 1004 vorbei erstreckt, gebildet wird. In Fig. 10B werden Nitridspacer 1010 entlang den Grabenseitenwänden gebildet. In Fig. 10C wird ein Siliziumätzen (das mit Nitridspacern 1010 selbst justiert ist) ausgeführt, um dadurch den Graben 1008 tiefer in den Siliziumbereich 30 1002 hinein auszudehnen. Der Gate-Graben weist somit einen breite ren oberen Abschnitt 1008 und einen schmaleren unteren Abschnitt 1012 auf. In Fig. 10D wird ein LOCOS-Prozess ausgeführt, wodurch eine selbstjustierte Schicht eines Abschirmdielektrikums 1014 entlang freigelegten Siliziumoberflächen, d.h. in dem unteren Graben-35 abschnitt 1012 gebildet wird. Der LOCOS-Prozess verbraucht Abschnitte des Siliziumbereichs 1002, wie es gezeigt ist (die gestrichelte Linie zeigt die Konturen des unteren Grabenabschnitts 1012). In Fig. 10E wird eine Abschirmelektrode 1016 in dem Graben durch Abscheiden einer Polysiliziumschicht und anschließendes Zurückätzen ·· ··
• · · ♦ · · • ·♦ · ·♦ ··· 11 des Polysiliziums, um das Polysilizium tief in den Graben zu vertiefen, gebildet. Die Prozessschritte, die den Fig. 13E-13L entsprechen, werden als Nächstes ausgeführt, um die Zellenstruktur fertig zu stellen. Die Dicken und Größen der unterschiedlichen 5 Schichten und Bereiche in den Figuren müssen nicht maßstäblich sein. Beispielsweise wären die Nitridspacer 101 in Fig. 10D in der Praxis dünner als sie erscheinen, so dass sich die Abschnitte des LOCOS-Abschirmdielektrikums 1014, die sich aufweiten, direkt unter die Body-Bereiche 1004 erstrecken. 10
Fig. 5 zeigt eine Querschnittsansicht eines Doppelgate-Trench-MOSFET 500, der ähnlich ist wie der MOSFET 300 in Fig. 3 mit der Ausnahme, dass Seitenwand-Kanalanreicherungsbereiche 526 in den MOSFET 500 eingearbeitet sind, gemäß einer anderen Ausführungsform 15 der Erfindung. Ein Kanal anreicherungsbereich 526 wird entlang einem unteren Abschnitt jedes Kanalbereichs des MOSFET 500 gebildet, um den Schweif des Dotierungskonzentrationsprofils in dem Kanal zu kompensieren. Die Kanallänge und der Kanalwiderstand werden somit vorteilhaft verringert. Da die Spitze der Dotierungskonzentration 20 in dem Kanalbereich knapp unterhalb der Source-Bereiche 510 auf-tritt (d.h. von dem Boden des Kanalbereichs weg liegt) , beeinflusst das Hinzufügen der Kanalanreicherungsbereiche 526 die Transistor-schwel lenspannung nicht nachteilig. Es sei angenommen, dass der MOSFET 500 ein n-Kanal-MOSFET ist, während die Kanalanreicherungs-25 bereiche 526 n-leitend sind. Wie bei den vorhergehenden Ausführungsformen kann der MOSFET 500 derart abgewandelt werden, dass der Graben 505 in dem Driftbereich 504 statt in dem Substrat 502 endet. In einer Aus führungs form wird der MOSFET 500 gebildet, indem das durch die Querschnittsansicht in Fig. 11 gezeigte Prozessmodul mit 30 dem Prozessfluss der Fig. 13A-13L wie folgt integriert wird.
Das Prozessmodul, das Fig. 11 entspricht, muss nach Fig. 13F aber vor Fig. 13G ausgeführt werden. Das heißt nach dem Ausführen der Schritte, die den Fig. 13A-13F entsprechen, wird ein Screenoxid 35 1112 entlang den Grabenseitenwänden gebildet, wie es in Fig. 11 gezeigt ist. Das Screenoxid 1112 muss eine Dicke aufweisen, die zum Implantieren von Dotiermitteln durch diese hindurch geeignet ist. In Fig. 11 wird eine Kanalanreicherungsimplantation 1113 von n-leitenden Dotiermitteln unter einem vorbestimmten Winkel ausge- ·· · ·#*· · ··*· · « · ·· · * · ·· • · · · · * · · « · · · ···_ · · ·· ··· ··· · ·· ··· Μ · ·· ··· 12 führt, um einen Kanalanreicherungsbereich entlang einer Grabenseitenwand zu bilden, und eine zweite Kanalanreicherungsimplantation wird unter einem entgegengesetzten Winkel zu dem in Fig. 11 gezeigten ausgeführt, um einen Kanalanreicherungsbereich entlang der gegenüberliegenden Grabenwand zu bilden. Die Kanalanreicherungsbereiche wären mit dem IPD 1124, das bei dem vorhergehenden Schritt gebildet wird, selbstjustiert. Die Prozessschritte, die den Fig. 13G-13L entsprechen, werden ausgeführt, um die Zellenstruktur fertig zu stellen. In einer Ausführungsform wird der Body-Bereich vor der Kanalanreicherungsimplantation 1113 erzeugt, und in einer alternativen Ausführungsform wird der Body-Bereich nach der Kanalanreicherungsimplantation 1113 gebildet.
Fig. 6 zeigt eine Querschnittsansicht eines Doppelgate-Trench-MOSFET 600 mit einem Source-Stopfenbereich 630 gemäß einer anderen Ausführungsform der Erfindung. Statt eine dielektrische Kuppel über der Gate-Elektrode 614 zu bilden, wie es in Fig. 3 vorgenommen wird, wird eine dünne Dielektrikumschicht 628 über der Gate-Elektrode 614 gebildet, und der verbleibende Abschnitt des Grabens 605 über der Dielektrikumschicht 628 wird mit einem Source-Stopfen 630 (der z.B. Polysilizium umfasst) gefüllt. Der Source-Stopfen 630 verbindet die Source-Bereiche 610, die den Gate-Graben 605 flankieren, elektrisch. Der MOSFET 600 hat den Vorteil, dass er eine planare Oberfläche zum Bilden des oberseitigen Metalls bereitstellt. Darüber hinaus ermöglicht der Source-Stopfen das Bilden sehr schmaler Source-Bereiche an den Seiten des Grabens, wodurch die Zellenteilung verringert wird, ohne den Source-Widerstand nachteilig zu beeinflussen. Die schmalen Source-Bereiche 610 werden gebildet, indem eine schräge Implantation mit zwei Durchgängen ausgeführt wird, bevor der Source-Stopfen 630 gebildet wird. Der MOSFET 600 kann derart abgewandelt werden, dass der Graben 605 in dem Driftbereich 604 statt in dem Substrat 602 endet. Der Source-Stopfen 630 kann in herkömmlichen Trench-Gate-FET, wie dem in Fig. 1 gezeigten, auf eine ähnliche Weise eingearbeitet werden. In einer Ausführungs-form wird der MOSFET 600 gebildet, indem das durch die Quer-schnittsansichten in den Fig. 12A-12D gezeigte Prozessmodul mit dem Prozessfluss der Fig. 13A-13L wie folgt integriert wird. • · · · · · · • · ·· · 13
Die Prozessschritte, die den Fig. 13H-13L entsprechen, werden durch die Prozessschritte, die den Fig. 12A-12D entsprechen, ersetzt. Das heißt, nach dem Ausführen der Schritte, die den Fig. 13A-13G entsprechen, wird die Gate-Elektrode auf eine ähnliche Weise wie in 5 Fig. 13H gebildet, mit der Ausnahme, dass das abgeschiedene Gate-Polysilizium tiefer in den Graben hinein vertieft wird, wie es in Fig. 12A gezeigt ist. In Fig. 12A wird eine schräge Implantation mit zwei Durchgängen von n-leitenden Dotiermitteln ausgeführt, um Source-Bereiche 1210 entlang den freigelegten oberen Seitenwänden 10 des Grabens 1205 zu bilden. Als Nächstes wird, wie es in Fig. 12B gezeigt ist, eine Dielektrikumschicht 1216a, (die z.B. Oxid umfasst) mit einer unterschiedlichen Füllung abgeschieden, so dass ein dickeres Oxid über der Gate-Elektrode 1212 in dem Graben als über dem benachbarten Mesa gebildet wird. In Fig. 12C wird die 15 Dielektrikumschicht 1216a gleichmäßig geätzt, wodurch eine dünne Dielektrikumschicht aus 1216b in dem Graben über der Gate-Elektrode 1212 verbleibt. In Fig. 12C wird der Graben 1205 mit dotiertem "PolysiliziUml217 gefüllt. Es werden herkömmliche Techniken verwendet, um den Heavy-Body-Bereich (der nicht gezeigt ist), die Source-20 Verbindung (die nicht gezeigt ist) und die anderen Bereiche und Schichten zu bilden, um die Zellenstruktur fertig zu stellen. Der Source-Stopfen 1217 kann in den Trench-Gate-FET 100 in Fig. 1 eingearbeitet werden, indem das durch die Fig. 12A-12D dargestellte Prozessmodul auf eine ähnliche Weise in herkömmliche Prozessfolgen 25 zum Bilden des Trench-Gate-FET 100 integriert wird.
Fig. 7 zeigt eine Querschnittsansicht eines Verbund-Doppelgate-Trench-MOSFET 700, wobei die vorteilhaften Merkmale der Strukturen in den Fig. 4-6 kombiniert worden sind. Wie es gezeigt ist, sind n-30 leitende Kanalanreicherungsbereiche 726, ein Source-Stopfen 730 und ein LOCOS-Abschirmdielektrikum 722 in den MOSFET 700 eingearbeitet. Es ist anzumerken, dass abhängig von den gewünschten Zielen und Verhaltensanforderungen beliebige zwei der drei Merkmale statt alle drei kombiniert werden können. Die oben besprochenen alternativen 35 Ausführungsformen von jedem der MOSFET 400, 500, 600 gelten auch für den MOSFET 700. Die Abwandlungen, die an dem Prozessfluss der Fig. 13A-13L vorgenommen werden müssen, um den MOSFET 700 zu bilden, werden dem Fachmann in Anbetracht dieser Offenbarung deutlich.
Fig. 8 zeigt eine Querschnittsansicht eines Doppelgate-Trench-MOSFET, der monolithisch mit einer Schottky-Diode integriert ist, um eine integrierte MOSFET-Schottky-Diodenstruktur 800 zu erhalten. Wie es zu sehen ist, ist die MOSFET-Struktur ähnlich wie die in Fig. 3, obwohl ein jeder der MOSFET in den Fig. 4-7 stattdessen verwendet werden könnte. In Fig. 8 umfasst die Source-Verbindung (die nicht gezeigt ist) ein Schottky-Barrierenmetall, das nicht nur mit den Source-Bereichen 810 und Heavy-Body-Bereichen 808 in Kontakt steht, sondern sich auch über den Schottky-Diodenbereich erstreckt und einen elektrischen Kontakt mit N- -Bereichen 804b herstellt. Das Schottky-Barrierenmetall in Kontakt mit dem schwach dotierten Bereich 804 bildet eine Schottky-Diode. Die Struktur der Gräben in dem Schottky-Dioden-Bereich ist identisch wie jene in den MOSFET-Bereichen. Die Schottky-Diodenstrukturen sind in den aktiven Bereich eingearbeitet, wie es häufig notwendig ist, um das gewünschte Flächenverhältnis von MOSFET zu Schottky zu erreichen.
Fig. 9 zeigt eine kompakte Randterminierungsstruktur, die mit dem Doppelgate-Trench-MOSFET integriert ist. Wie es zu sehen ist, ist der aktive Bereich in einem Terminierungsgraben 905b terminiert, der ein Abschirmdielektrikum, das die Grabenseitenwände und den Grabenboden auskleidet, und eine Abschirmelektrode 920 umfasst, die den Graben füllt. Wie es zu sehen ist, ist die MOSFET - Struktur in dem aktiven Bereich ähnlich wie die in Fig. 3, obwohl ein jeder der MOSFET in den Fig. 4-7 stattdessen verwendet werden kann.
Die verschiedenen hierin beschriebenen Ausführungsformen der Erfindung können mit einer oder mehreren der Ausführungsformen (insbesondere den Strukturen und Prozessen mit dem abgeschirmten Gate-Graben) , die in der oben genannten, gemeinschaftlich übertragenen U.S. Patentanmeldung Nr. 11/026,276 beschrieben wurden, kombiniert werden, um Leistungsvorrichtungen mit überlegenen Eigenschaften zu erhalten. Während das Obige eine ausführliche Beschreibung von verschiedenen Ausführungsformen der Erfindung liefert, sind viele Alternativen, Abwandlungen und Äquivalente möglich. Beispielsweise sind die obigen Prozessfolgen und Prozessmodule im Zusammenhang mit einer Doppelgate-Struktur (Trench-Struktur mit abgeschirmtem Gate) beschrie- ···· · ···· • · · #·· · · • · · · ···# · ♦ ·· · · · · · · · ·· ··« ·· · ·· *·· 15 ben worden, obwohl die vorteilhaften Merkmale der verschiedenen hierin offenbarten Ausführungsformen auch im Zusammenhang mit den traditionellen Trench-Gate-FET, wie etwa dem in Fig. 1 gezeigten, eingesetzt werden können. Darüber hinaus ist zu verstehen, dass 5 alle hierin angegebenen Materialtypen allein zu Darstellungszwecken dienen. Darüber hinaus kann eine oder können mehrere der verschiedenen Dielektrikumschichten in den hierin beschriebenen Ausführungsformen dielektrisches Material mit niedriger k oder hoher k umfassen. Beispielsweise kann eine oder können mehrere der Die-10 lektrikumschichten, die vor der ersten Polysiliziumabscheidung gebildet wird/werden, dielektrisches Material mit hohe k umfassen, während eine oder mehrere der Dielektrikumschichten, die nach der letzten Polysiliziumabscheidung gebildet wird/werden, dielektrisches Material mit niedriger k umfassen können. Aus diesem und aus 15 anderen Gründen sollte daher die obige Beschreibung nicht als den durch die beigefügten Ansprüche definierten Schutzumfang der Erfindung einschränkend betrachtet werden. 20 25 30 35

Claims (14)

  1. Μ·· • ν t ···· · ···· · · · ·· ··· ··· · * 9 9 9 99999 9 · 9 9 9 9 9 9 9 9 9 9 9 99 9 .·· · Μ · · · 16 Patent ansprüche 1. Feldeffekttransistor, umfassend: einen Body-Bereich von einem ersten Leitfähigkeitstyp über einem 5 Halbleiterbereich von einem zweiten Leitfähigkeitstyp; einen Gate-Graben, der sich durch den Body-Bereich erstreckt und in dem Halbleiterbereich endet; zumindest eine leitfähige Abschirmelektrode, die in dem Gate-Graben angeordnet ist; 10 eine Gate-Elektrode, die in dem Gate-Graben angeordnet ist, a- ber gegenüber der zumindest einen leitfähigen Abschirmelektrode isoliert ist; eine Abschirmdielektrikumschicht, die die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich isoliert; 15 und eine Gate-Dielektrikumschicht, die die Gate-Elektrode gegenüber dem Body-Bereich isoliert, wobei sich die Abschirmdielektrikumschicht aufweitet und sich direkt unter den Body-Bereich erstreckt.
  2. 2. Feldeffekttransistor nach Anspruch 1, wobei der Halblei terbereich umfasst: einen Substratbereich; und einen Driftbereich über dem Substratbereich, wobei sich der Body-Bereich über dem Driftbereich erstreckt, wobei der Driftbereich 25 eine niedrigere Dotierungskonzentration als der Substratbereich aufweist, und wobei sich der Gate-Graben durch den Driftbereich erstreckt und in dem Substratbereich endet.
  3. 3. Verfahren zum Bilden eines Feldeffekttransistors, das um-30 fasst, dass: ein oberer Grabenabschnitt gebildet wird, der sich bis zu einer ersten Tiefe in einen Halbleiterbereich erstreckt; die Seitenwände des oberen Grabenabschnitts mit einer Schutzschicht aus Material ausgekleidet werden, so dass der Halbleiterbe-35 reich entlang zumindest einem Abschnitt der Bodenwand des oberen Grabenabschnitts freigelegt bleibt; und ein unterer Grabenabschnitt durch die freigelegte Bodenwand des oberen Grabenabschnitts gebildet wird, wobei die Schutzschicht aus ·« · ««··t ···· » • · ·· · · · ·· ♦ ·· · · · · · • · t »···· · · ·· «·« ·· · ·· ··· 17 Material die Seitenwände des oberen Grabenabschnitts schützt, wodurch der obere Grabenabschnitt eine größere Breite als eine Breite des unteren Grabenabschnitts aufweist.
  4. 4 . Verfahren nach Anspruch 3, das ferner umfasst, dass: eine Abschirmdielektrikumschicht entlang den Seitenwänden und der Bodenwand des unteren Grabenabschnitts gebildet wird; die Schutzschicht aus Material entfernt wird; und eine zweite Isolierschicht entlang den Seitenwänden des oberen 10 Grabenabschnitts gebildet wird, wobei die erste Isolierschicht eine größere Dicke als die zweite Isolierschicht aufweist. 5 . 15 Verfahren nach Anspruch 4, wobei die erste Isolierschicht durch lokale Oxidation von Silizium (LOCOS) gebildet wird. G . Verfahren nach Anspruch 3, das ferner umfasst, dass: eine leitfähige Abschirmelektrode in dem unteren Grabenabschnitt gebildet wird; 20 ein Inter-Poly-Dielektrikum über der leitfähigen Abschirmelekt rode gebildet wird; eine Gate-Elektrode über dem Inter-Poly-Dielektrikum gebildet wird.
  5. 7. Feldeffekttransistor, umfassend: einen Body-Bereich von einem ersten Leitfähigkeitstyp in einem Halbleiterbereich von einem zweiten Leitfähigkeitstyp; einen Gate-Graben, der sich durch den Body-Bereich erstreckt und in dem Halbleiterbereich endet; 30 einen Source-Bereich von dem zweiten Leitfähigkeit in dem Body- Bereich benachbart zu dem Gate-Graben, wobei der Source-Bereich und die Grenzfläche zwischen dem Body-Bereich und dem Halbleiterbereich einen Kanalbereich dazwischen definieren, wobei sich der Kanalbereich entlang der Gate-Grabenseitenwand erstreckt; und einen Kanalanreicherungsbereich von dem zweiten Leitfähigkeitstyp benachbart zu dem Gate-Graben, wobei sich der Kanalanreicherungsbereich teilweise in einen unteren Abschnitt des Kanalbereichs erstreckt, um dadurch einen Widerstand des Kanalbereichs zu verringern . 35 ···· ·· t ···· · • · ·· · · · ·· • · t ··· · · • 99 · 9999 9 · • · ··· ·· + · ·· ··« ·· · ·· ··· 18
  6. 8. Feldeffekttransistor nach Anspruch 7, der ferner eine Gate-Elektrode umfasst, die in dem Gate-Graben angeordnet ist, wobei der Kanalanreicherungsbereich die Gate-Elektrode entlang der Grabenseitenwand überlappt.
  7. 9. Feldeffekttransistor nach Anspruch 7, der ferner umfasst: zumindest eine leitfähige Abschirmelektrode, die in dem Gate- Graben angeordnet ist; eine Gate-Elektrode, die in dem Gate-Graben angeordnet ist, a-ber gegenüber der zumindest einen leitfähigen Abschirmelektrode isoliert ist; eine Abschirmdielektrikumschicht, die die zumindest eine leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich isoliert; und eine Gate-Dielektrikumschicht, die die Gate-Elektrode gegenüber dem Body-Bereich isoliert.
  8. 10. Verfahren zum Bilden eines Feldeffekttransistors, das umfasst, dass: ein Graben in einem Halbleiterbereich gebildet wird; eine Abschirmelektrode in dem Graben gebildet wird; eine schräge Seitenwandimplantation von Fremdstoffen von dem ersten Leitfähigkeitstyp durchgeführt wird, um einen Kanalanreicherungsbereich benachbart zu dem Graben zu bilden; ein Body-Bereich von einem zweiten Leitfähigkeitstyp in dem Halbleiterbereich gebildet wird; und ein Source-Bereich von dem ersten Leitfähigkeitstyp in dem Body-Bereich gebildet wird, wobei der Source-Bereich und eine Grenzfläche zwischen dem Body-Bereich und dem Halbleiterbereich einen Kanalbereich dazwischen definieren, wobei sich der Kanalbereich entlang der Gate-Grabenseitenwand erstreckt, wobei sich der Kanalanreicherungsbereich teilweise in einen unteren Abschnitt des Kanalbereichs hinein erstreckt, um dadurch einen Widerstand des Kanalbereichs zu verringern.
  9. 11. Verfahren nach Anspruch 10, das ferner umfasst, dass eine Gate-Elektrode über der Abschirmelektrode gebildet wird, die aber gegenüber dieser isoliert ist. 19 ····
  10. 12. Verfahren nach Anspruch 10, wobei der Kanalanreicherungs-bereich mit der Abschirmelektrode selbstjustiert wird.
  11. 13. Feldeffekttransistor, umfassend: einen Gate-Graben, der sich in einen Halbleiterbereich hinein erstreckt, wobei der Gate-Graben eine darin angeordnete vertiefte Gate-Elektrode aufweist; einen Source-Bereich in dem Halbleiterbereich, der jede Seite des Gate-Grabens flankiert; ein leitfähiges Material, das einen oberen Abschnitt des Gate-Grabens füllt, um einen elektrischen Kontakt mit den Source-Bereichen entlang zumindest einer Seitenwand von jedem der Source-Bereiche herzustellen, wobei das leitfähige Material gegenüber der vertieften Gate-Elektrode isoliert ist.
  12. 14. Feldeffekttransistor nach Anspruch 13, ferner umfassend: einen Body-Bereich in dem Halbleiterbereich; zumindest eine leitfähige Abschirmelektrode, die in dem Gate-Graben unterhalb der vertieften Gate-Elektrode angeordnet ist, wobei die vertiefte Gate-Elektrode gegenüber der zumindest einen leitfähigen Abschirmelektrode isoliert ist; eine Abschirmdielektrikumschicht, die die zumindest eine leit-fähige Abschirmelektrode gegenüber dem Halbleiterbereich isoliert; und eine Gate-Dielektrikumschicht, die die Gate-Elektrode gegenüber dem Body-Bereich isoliert.
  13. 15. Verfahren zum Bilden eines Feldeffekttransistors, das umfasst, dass: ein Graben in einem Halbleiterbereich gebildet wird; eine vertiefte Gate-Elektrode in dem Graben gebildet wird; eine schräge Implantation von Fremdstoffen mit zwei Durchgängen durchgeführt wird, um Source-Bereiche auf jeder Seite des Grabens zu bilden; eine Dielektrikumschicht über der vertieften Gate-Elektrode gebildet wird; der Graben mit einem leitfähigen Material gefüllt wird, so dass das leitfähige Material in elektrischem Kontakt mit den Source-Be- ··«· t · ···· ♦ • · · · ·· ♦
    20 reichen steht. 5
  14. 16. Verfahren nach Anspruch 15, das ferner umfasst, dass: bevor das vertiefte Gate gebildet wird, eine Abschirmdielektrikumschicht entlang unteren Grabenseiten wänden und einem Grabenboden gebildet wird; eine leitfähige Abschirmelektrode in dem Graben gebildet wird, wobei die leitfähige Abschirmelektrode gegenüber dem Halbleiterbereich durch die Abschirmdielektrikumschicht isoliert ist; 10 ein Inter-Poly-Dielektrikum über der leitfähigen Abschirm- elektrode gebildet wird, um die vertiefte Gate-Elektrode und die leitfähige Abschirmelektrode gegeneinander zu isolieren; und eine Gate-Dielektrikumschicht entlang oberen Seitenwänden des Grabens gebildet wird, wobei die Gate-Dielektrikumschicht die ver-15 tiefte Gate-Elektrode gegenüber dem Halbleiterbereich isoliert. 17 . Verfahren nach Anspruch 15, wobei das leitfähige Material dotiertes Polysilizium umfasst. 20 25 30 35
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