JP2009016368A - メモリーデバイス - Google Patents
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Abstract
【解決手段】メモリーデバイス100Aは、基板101上に、ゲート電極102が絶縁層103で覆われている凸部が形成されており、凸部の頂部に、導電層104bが形成されており、基板101上の凸部に対して一方の側に、ソース電極104aが形成されており、基板101上の凸部に対してソース電極104aが形成されていない側に、ドレイン電極104cが形成されており、導電層104bとソース電極104a及び導電層104bとドレイン電極104cの間に存在する絶縁層103上に半導体層105が形成されているトランジスタを有する。
【選択図】図7
Description
ワード線11aに電圧を印加し、セレクトトランジスタ11bをONにすると、常誘電体キャパシタ11cに電荷が蓄積され、メモリーセル11に"1"が書き込まれる。一方、ワード線11aに電圧を印加せず、セレクトトランジスタ11bをOFFにすると、常誘電体キャパシタ11cに電荷が蓄積されず、メモリーセル11に"0"が書き込まれる。このとき、常誘電体キャパシタ11cに蓄積された電荷は、時間と共に減少し、0となるため、リフレッシュする必要がある。
リフレッシュは、"1"が書き込まれたメモリーセル11に対して、所定の時間間隔で書き込みを行う動作である。なお、ダミーセル12には、容量が常誘電体キャパシタ11cの半分であるダミーキャパシタ12cが接続されており、通常は、電荷が蓄積されていない。
メモリーセル11に"1"が書き込まれた場合、僅かな時間が経過しても、半分以上の電荷が保持されている。したがって、ワード線11a及び12aに電圧を印加し、セレクトトランジスタ11b及びダミートランジスタ12bをONにすると、常誘電体キャパシタ11c及びダミーキャパシタ12cに電荷が蓄積されるが、ダミーキャパシタ12cにより多くの電荷が移動する。ビット線11d及び12dを介して接続されたセンスアンプ13がこれを検知し、メモリーセル11に"1"が書き込まれていたと判断し、"1"として読み出される。このとき、ダミーキャパシタ12cに蓄積された電荷を速やかに0にする。
ビット線21a、ワード線21b及びプレート線21cに、表1に示す順序(t1<t2<t3)で電圧を印加すると、セル21に"0"が書き込まれる。すなわち、t2における強誘電体キャパシタ21dの、プレート線21c側に対してトランジスタ21e側の電圧が低い状態が"0"である。その後、電源を切っても(t3)、強誘電キャパシタ21dには電荷が蓄積されるため、データが保持されるため、不揮発性メモリーとなる。
まず、ビット線21aに0Vを印加し、ワード線21bをONとし、プレート線21cにVccを印加する。セル21に"0"が書き込まれていた場合、図3(a)に示すように、電荷の移動I0により、ビット線21aがV0にチャージアップされる。また、セル21に"1"が書き込まれていた場合、図3(b)に示すように、I0より大きい電荷の移動I1により、ビット線21aがV1にチャージアップされる。ここで、ビット線21aにV0とV1の中間の電位Vrefを持つセンスアンプ22を接続し、Vrefより大きい電位はVccまで増幅して、"1"として読み出され、Vrefより小さい電位は0Vとし、"0"として読み出される。
fc∝gm/Cg
で表される。Cgは、ゲート電極52と、ソース電極54a・ドレイン電極54bの間で形成されるゲートオーバーラップDと、チャネル長Lに比例する。また、gmは、概ねμ/Lに比例するため、fcを向上させるためには、そのデバイス構造として、L及びDの低減を実現することが求められる。しかしながら、Lを数μm以下にして、ソース電極54a・ドレイン電極54bをパターニングするためには、一般に煩雑な工程や高額の製造装置が必要であり、製造コストが増加するという問題がある。また、ゲート電極52と、ソース電極54a・ドレイン電極54bが殆ど重ならないようにアライメントすることは、特に、基板51が樹脂フィルムのように収縮しやすい場合、面積が大きくなればなる程、困難になる。シリコンTFTの場合は、一般に、フォトリソグラフィーを用いて微細にパターニングされたゲート電極52をマスクとし、イオン注入プロセスを用いてセルフアライメントすることによりゲートオーバーラップDを極力小さくしているが、製造コストが増加する。したがって、高速のTFTを低コストで作製することが困難であり、高速で動作することが可能なメモリーデバイスを低コストで作製することが困難である。
VLSIテクノロジー入門 平凡社販売東京企画室 柴田直著 P37 富士通半導体デバイス・MEMORY MANUAL FRAM ガイドブック P20〜P21
トランジスタ111、可変抵抗器112及びオシロスコープ113を有する擬似メモリーセル(図24参照)を作製し、電気特性の評価を行った。
トランジスタ111の代わりに、トランジスタ50を用いた以外は、実施例1と同様にして電気特性を評価した。
101 基板
102 ゲート電極
103 絶縁層
104a ソース電極
104b 導電層
104c ドレイン電極
105 半導体層
106a 上部電極
106b 下部電極
107 誘電体
108a ビット線
108b ワード線
108c プレート線
109 半導体基板
110 電圧の印加によって電気抵抗が変化する材料
Claims (10)
- 基板上に、ゲート電極が絶縁層で覆われている凸部が形成されており、
該凸部の頂部に、導電層が形成されており、
該基板上の凸部に対して一方の側に、ソース電極が形成されており、
該基板上の凸部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、
該導電層と該ソース電極及び該導電層と該ドレイン電極の間に存在する該絶縁層上に半導体層が形成されているトランジスタを有することを特徴とするメモリーデバイス。 - 基板上に、絶縁層及び半導体層を順次積層することによりゲート電極が覆われている凸部が形成されており、
該凸部の頂部に、導電層が形成されており、
該基板上の凸部に対して一方の側に、ソース電極が形成されており、
該基板上の凸部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されているトランジスタを有することを特徴とするメモリーデバイス。 - 基板上に、凹部が形成されており、
該基板上の該凹部に対して一方の側に、ソース電極が形成されており、
該基板上の該凹部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、
該凹部の底部に、導電層が形成されており、
半導体層、絶縁層及びゲート電極を順次積層することにより、該導電層が形成されている凹部が覆われているトランジスタを有することを特徴とするメモリーデバイス。 - 基板上に、凹部が形成されており、
該基板上の該凹部に対して一方の側に、ソース電極が形成されており、
該基板上の該凹部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、
該凹部が半導体層で覆われており、
該半導体層の底部に、導電層が形成されており、
絶縁層及びゲート電極を順次積層することにより、該導電層が形成されている半導体層が覆われているトランジスタを有することを特徴とするメモリーデバイス。 - 半導体基板上に、凹部が形成されており、
該半導体基板上の該凹部に対して一方の側に、ソース電極が形成されており、
該半導体基板上の該凹部に対して該ソース電極が形成されていない側に、ドレイン電極が形成されており、
該凹部の底部に、導電層が形成されており、
絶縁層及びゲート電極を順次積層することにより、該導電層が形成されている凹部が覆われているトランジスタを有することを特徴とするメモリーデバイス。 - コンデンサをさらに有することを特徴とする請求項1乃至5のいずれか一項に記載のメモリーデバイス。
- 前記誘電体は、強誘電体であることを特徴とする請求項6に記載のメモリーデバイス。
- 前記誘電体は、常誘電体であることを特徴とする請求項6に記載のメモリーデバイス。
- 電圧を印加することによって電気抵抗が変化する素子をさらに有することを特徴とする請求項1乃至5のいずれか一項に記載のメモリーデバイス。
- 前記電圧を印加することによって電気抵抗が変化する素子は、相変化材料を有することを特徴とする請求項9に記載のメモリーデバイス。
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