JP2022075841A - トランジスタ - Google Patents
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- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
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- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
- H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
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- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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Abstract
Description
導体集積回路を構成する要素としてシリコン半導体の他に化合物半導体によって構成され
る素子が含まれ、その一例としてワイドギャップ半導体を適用したものが開示される。
においても各種電子機器の中で使われている。DRAMの中核部を構成するメモリセルは
書き込み及び読み出し用のトランジスタとキャパシタによって構成されている。
が進められてきたが、デザインルールを100nm以下にすることは難しいと考えられて
いた時期もあった。その理由の一つとして、トランジスタのチャネル長が100nm以下
となると、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがス
イッチング素子として機能しなくなることが問題視されていた。もっとも、パンチスルー
電流を防ぐにはシリコン基板に高濃度の不純物をドーピングすれば良いが、そうするとソ
ースと基板間又はドレインと基板間に接合リーク電流が流れやすくなり、結局はメモリの
保持特性を低下させてしまう原因となってしまい、この問題の解決策としては適切ではな
かった。
メモリセルが占める面積を縮小しつつ、トランジスタの実効的なチャネル長を短チャネル
効果が生じない程度に維持する方法が考えられてきた。例えば、トランジスタのチャネル
部が形成される領域にU字状の縦長溝を形成し、その溝の壁面に沿ってゲート絶縁膜を形
成し、さらにその溝にゲート電極を埋め込んだ構造である(非特許文献1参照)。
流れる電流が溝部分を回り込む形で流れるため実効的なチャネル長が長くなっている。こ
のため、メモリセルに占めるトランジスタの占有面積を縮小しつつ、短チャネル効果を抑
制できるといったメリットが得られていた。
ュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン
状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、
メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
を提供することを目的の一とする。また、半導体記憶装置におけるデータ保持特性の改善
を図りつつ、消費電力の低減を図ることのできる技術を提供することを目的の一とする。
ギャップ半導体を有する絶縁ゲート型トランジスタを用いて、回路、具体的には半導体記
憶装置を構成する。
も長い間隔でリフレッシュを行うことができ、消費電力の低減を実現できる。また、単位
時間あたりのトランジスタのオン状態とオフ状態の切り換え回数が低減されるため、従来
のDRAMよりもトランジスタの寿命を長くすることができる。
が進むと、短チャネル効果が発現する恐れがある。そこで、ワイドギャップ半導体層を用
いた新規のトランジスタ構造を提案する。
、第1のトレンチの底面及び内壁面に接するワイドギャップ半導体層と、ワイドギャップ
半導体層上にゲート絶縁層と、ゲート絶縁層上にゲート電極と、第2のトレンチ内を充填
する絶縁層と、を有し、ゲート絶縁層は、第2のトレンチの底面及び内壁面上にあり、ゲ
ート電極は、第1のトレンチ内を充填することを特徴とする半導体装置である。第1のト
レンチは、ゲート電極用のトレンチであり、第2のトレンチは素子分離用のトレンチであ
る。なお、第1のトレンチの上面形状は、ストライプ形状または棒状であり、第2のトレ
ンチの上面形状は格子形状またはストライプ形状または棒状である。
極を有することを特徴としている。
を持つ酸化物半導体(例えばIn-Ga-Zn-O系酸化物半導体は3.15eV、イン
ジウム錫亜鉛酸化物半導体は、2.6eV~2.8eV以上、酸化インジウムは約3.0
eV、インジウム錫酸化物は約3.0eV、インジウムガリウム酸化物は約3.3eV、
インジウム亜鉛酸化物は約2.7eV、酸化錫は約3.3eV、酸化亜鉛は約3.37e
Vなど)や、GaN(約3.4eV)などが挙げられる。
面形状に沿って湾曲した形状、即ちU字形状となっており、第1のトレンチの深さが深く
なればなるほどトランジスタのチャネル長が長くなる構造である。
の距離を狭くしても第1のトレンチの深さを適宜設定することで、短チャネル効果の発現
を抑制することができる。
けるデータ保持特性の改善を図りつつ、消費電力の低減を実現できる。
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
本実施の形態では、本発明の一態様であるトランジスタの構造および作製方法について、
図1を用いて説明する。図1(A)はトランジスタ162のチャネル長方向の断面図の一
例を示している。また、図1(B)はトランジスタ162とトランジスタ163の素子分
離領域165の断面図の一例を示している。また、図1(C)はトランジスタ162とト
ランジスタ163の上面図の一例を示している。なお、図1(B)はトランジスタ162
のチャネル幅方向の断面図の一部であり、図1(C)中の鎖線D1-D2で切断した断面
に相当する。また、図1(A)は、図1(C)中の鎖線A1-A2で切断した断面に相当
する。
数のトレンチ(溝とも呼ぶ)を形成する。そしてトレンチを覆うようにワイドギャップ半
導体層144を形成する。トレンチの形成方法は公知の技術を用いればよく、本実施の形
態では約0.4μmの深さのトレンチを形成する。また、本実施の形態では、ゲート電極
用のトレンチを一回のエッチングまたは複数回のエッチングによって形成する。
成された半導体基板、容量が形成された半導体基板などを用いる。
膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて
形成することができる。
グ法、MBE(Molecular Beam Epitaxy)法、CVD法、パルス
レーザ堆積法、ALD(Atomic Layer Deposition)法、塗布法
、印刷法等を適宜用いることができる。また、ワイドギャップ半導体層144は、スパッ
タリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を
行うスパッタ装置、所謂CPスパッタ装置(Columnar Plasma Sput
tering system)を用いて成膜してもよい。
幅を持つ酸化物半導体や、窒化ガリウム、酸化窒化ガリウム、酸化窒化ガリウム亜鉛を用
いる。シリコンよりも大きい禁制帯幅を持つ酸化物半導体としては、少なくともインジウ
ム(In)あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好
ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため
のスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。ま
た、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザー
としてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミ
ニウム(Al)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系
酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の
酸化物であるIn-Ga-Zn系酸化物(IGZOとも表記する)、In-Al-Zn系
酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸
化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化
物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物
、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、
In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、I
n-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In
-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、I
n-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-
Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用
いることができる。
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn-Ga-Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
ーゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1
:1、または20:45:35などとなる酸化物ターゲットを用いる。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a―A)2+(b―B)2+
(c―C)2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸
化物でも同様である。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
たは六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原
子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中
心に回転した)結晶(CAAC:C Axis Aligned Crystalともい
う。)を含む酸化物について説明する。
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACを支持する基板面、C
AACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個々
の結晶部分のab面の法線は一定の方向(例えば、CAACを支持する基板面、CAAC
の表面などに垂直な方向)を向いていてもよい。
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められる
結晶を挙げることもできる。
なお、特に断りがない限り、図13乃至図15は上方向をc軸方向とし、c軸方向と直交
する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の
上半分、下半分をいう。また、図13において、丸で囲まれたOは4配位のOを示し、二
重丸で囲まれたOは3配位のOを示す。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図13(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図13(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図13(A)に示す小グループは電荷が0である。
配位のO)と、近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれ
もab面に存在する。図13(B)の上半分および下半分にはそれぞれ1個ずつ4配位の
Oがある。また、Inも5配位をとるため、図13(B)に示す構造をとりうる。図13
(B)に示す小グループは電荷が0である。
造を示す。図13(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図13(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図13(C)に示す小グループは電荷が0である。
造を示す。図13(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図13(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図13(E)に示す小グループ
は電荷が-1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3
個のOは上方向にそれぞれ3個の近接Inを有する。図13(B)に示す5配位のGaの
上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の
近接Gaを有する。図13(C)に示す4配位のZnの上半分の1個のOは下方向に1個
の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この
様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は
等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原
子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近
接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別
の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の
小グループ同士は結合することができる。その理由を以下に示す。例えば、6配位の金属
原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個
であるため、5配位の金属原子(GaまたはIn)、または4配位の金属原子(Zn)の
いずれかと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
す。図14(B)に、3つの中グループで構成される大グループを示す。なお、図14(
C)は、図14(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図14(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図14
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
67、-0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図1
3(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
-O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn-Sn
-Zn-O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。
元系金属の酸化物であるIn-Ga-Zn系酸化物(IGZOとも表記する。)、In-
Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-A
l-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-C
e-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm
-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-
Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Z
n系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn
系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al
-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、I
n-Ga系酸化物、などを用いた場合も同様である。
ル図を示す。
ら順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分
にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個
ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介
して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。
この中グループが複数結合して大グループを構成する。
、図15(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループも取りうる。
機能する電極142a、142bを形成する。電極142a、電極142bは、モリブデ
ン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジ
ウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。
イン電極として機能する電極142a、142bの材料は、チタンなどを用い、電極14
2a、142bとワイドギャップ半導体層144の間には、二次元電子ガスを形成するた
めのバッファ層として窒化アルミニウムガリウム(AlGaN)を用いる。
次いで、CMP(化学的機械的研磨)などを用いて平坦化処理を行う。この平坦化処理の
際、絶縁層143a、143bは、電極142a、142bを削らないためのバッファ層
として機能する。
ンチを形成する。これらの素子分離用のトレンチは、繋がった上面パターン形状としても
よいし、独立した上面パターン形状としてもよい。本実施の形態では、トレンチの形成に
よってワイドギャップ半導体層の分離を行うため、図1(C)において、これらのトレン
チのパターンは、繋がった上面パターン形状(格子状)としている。チャネル幅方向の素
子分離用のトレンチの形成の際に、電極142aと電極142bの分離も行うことができ
る。なお、素子分離用のトレンチの形成のタイミングは、特に限定されない。また、素子
分離用のトレンチの深さは、素子分離が十分行えるのであれば、ゲート電極用のトレンチ
と同じ底面の水平位置となる深さに限定されない。ゲート電極用トレンチよりも素子分離
用のトレンチの底面の水平位置を深くすることで確実に素子分離を行うことができる。
能する電極142a、142b、及び絶縁層143a、143bを覆うゲート絶縁層14
6を形成する。また、チャネル長方向の素子分離用のトレンチの内壁及び底面と、チャネ
ル幅方向のトレンチの内壁及び底面にもゲート絶縁層146を成膜する。
E法、CVD法、パルスレーザ堆積法、ALD法、塗布法、印刷法等を適宜用いることが
できる。また、ゲート絶縁層146は、スパッタリングターゲット表面に対し、概略垂直
に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂CPスパッタ装置
を用いて成膜してもよい。
ム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化
シリコン膜を用いて形成することができる。さらに、ゲート絶縁層146は、作製するト
ランジスタのサイズやゲート絶縁層146の段差被覆性を考慮して形成することが好まし
い。本実施の形態では、ゲート絶縁層146として、SiO2+α(ただし、α>0)で
ある酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層146として用いるこ
とで、In-Ga-Zn-O系酸化物半導体に酸素を供給することができ、特性を良好に
することができる。
シリケート(HfSixOyx>0、y>0))、窒素が添加されたハフニウムシリケー
ト(HfSixOyNz(x>0、y>0、z>0))、ハフニウムアルミネート(Hf
AlxOy(x>0、y>0))、などのhigh-k材料を用いることでゲートリーク
電流を低減できる。さらに、ゲート絶縁層146は、単層構造としても良いし、積層構造
としても良い。
縁層146上に形成する。ゲート電極148aの材料は、モリブデン、チタン、タンタル
、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料また
はこれらを主成分とする合金材料を用いて形成することができる。ゲート電極148aは
、単層構造としてもよいし、積層構造としてもよい。
具体的には、窒素を含むIn-Ga-Zn-O膜や、窒素を含むIn-Sn-O膜や、窒
素を含むIn-Ga-O膜や、窒素を含むIn-Zn-O膜や、窒素を含むSn-O膜や
、窒素を含むIn-O膜や、金属窒化膜(InN、SnNなど)を用いる。これらの膜は
5電子ボルト、好ましくは5.5電子ボルト以上の仕事関数を有し、ゲート電極として用
いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフ
のスイッチング素子を実現できる。
ンジスタ162が形成される。
段差被覆性のよい絶縁膜を用いることが好ましい。絶縁層149の材料としては、酸化シ
リコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜
、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。
本実施の形態では、絶縁層149の材料として酸化アルミニウム膜を用いる。図1(A)
及び図1(B)においては、ワイドギャップ半導体層144の側面に接してゲート絶縁層
146が形成され、さらに絶縁層149が形成される。従って、本実施の形態では、Si
O2+α(ただし、α>0)である酸化シリコン膜でワイドギャップ半導体層144の側
面を覆い、酸化アルミニウム膜が酸化シリコン膜を覆うことによって酸化シリコン膜中の
酸素が拡散し、酸素が絶縁層149を通過しないようにブロックしている。
D法などにより形成する。素子分離用のトレンチに絶縁層150を充填することによって
素子分離領域161、165が形成される。なお、絶縁層150の形成前に、素子分離用
のトレンチにはゲート絶縁層146、絶縁層149を積層させておくことで、絶縁層15
0を充填する領域を小さくし、絶縁層150の充填をスムーズに行うことができる。その
後、CMPなどを用いて平坦化処理を行い、図1(A)及び図1(B)に示す構造を得る
ことができる。
トランジスタ163のゲート電極148bとの間にも絶縁層150が充填され、ゲート電
極同士の短絡防止が図られている。また、図1(A)に示すように、トランジスタ162
のソース電極またはドレイン電極として機能する電極と、チャネル長方向に隣り合うトラ
ンジスタのソース電極またはドレイン電極として機能する電極との間にも絶縁層150が
充填され、ソース電極またはドレイン電極の短絡防止も図られている。
形成するため、チャネル長は約0.8μm以上となる。ワイドギャップ半導体層144と
して、In-Ga-Zn-O系酸化物半導体を用いた場合、0.8μm以上のチャネル長
とすることで、ノーマリーオフのトランジスタとすることができ、ショートチャネル効果
も生じないようにすることができる。また、トレンチ構造を採用することで、トランジス
タの平面面積を縮小できるため、高集積化が可能である。
図1に示すトランジスタ162を使用し、電力が供給されない状況でも記憶内容の保持が
可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を図2に示す。
憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くする
ことが可能となるため、消費電力を十分に低減することができる。
有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。トラン
ジスタ162は、実施の形態1と同一であるため、図2(A)、(B)において図1(A
)と同じ箇所は、同じ符号を用いて説明する。
望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)
とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するためにワイドギャップ半導体をトランジスタ
162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半
導体装置の具体的な構成をここで示すものに限定する必要はない。
基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むよう
に設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、
チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に
設けられたゲート電極110と、を有する。
ここで、電極126は、トランジスタ160のソース電極やドレイン電極として機能する
。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層が設けられて
おり、トランジスタ160を覆うように絶縁層130が設けられている。なお、高集積化
を実現するためには、図2(A)に示すようにトランジスタ160がサイドウォール絶縁
層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する
場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる
領域を含む不純物領域120を設けても良い。
トレンチ構造のトランジスタである。
高純度化されたワイドギャップ半導体を用いることで、極めて優れた電気特性のトランジ
スタ162を得ることができる。
抑制するために、素子分離領域161を設けている。さらに素子分離領域161に囲まれ
た領域よりも小さく島状に加工されたワイドギャップ半導体層144を用いているが、実
施の形態1に示したように、素子分離用のトレンチを形成するまで島状に加工されていな
い構成を採用しても良い。ワイドギャップ半導体層を島状に加工しない場合には、加工の
際のエッチングによるワイドギャップ半導体層144の汚染を防止できる。勿論、ワイド
ギャップ半導体層を島状に加工しない場合には、工程数の削減も図ることができる。また
、素子分離領域161に囲まれた領域よりも小さく島状に加工されたワイドギャップ半導
体層を用いる場合、素子分離用のトレンチの形成によってワイドギャップ半導体層を分断
する必要がないため、素子分離用のトレンチの底面の水平位置はゲート電極用のトレンチ
よりも浅くできる、或いは素子分離用のトレンチ形成のトータル面積を減らすことができ
る。
電極148aと電気的に接続する電極153が設けられている。そして、電極153上に
は絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層150、絶縁層
151、絶縁層152などに形成された開口には、電極154が設けられ、絶縁層152
上には電極154と接続する配線156が形成される。なお、図2(A)では電極126
および電極154を用いて、金属化合物領域124、電極142b、および配線156を
接続しているが、開示する発明はこれに限定されない。例えば、電極142bを直接、金
属化合物領域124に接触させても良い。または、配線156を直接、電極142bに接
触させても良い。
極とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のド
レイン電極とは、電気的に接続されている。また、第3の配線(3rd Line)とト
ランジスタ162のソース電極またはドレイン電極の一方とは、電気的に接続され、第4
の配線(4th Line)と、トランジスタ162のゲート電極とは、電気的に接続さ
れている。そして、トランジスタ160のゲート電極と、トランジスタ162のソース電
極またはドレイン電極の他方は、キャパシタ164の電極の一方と電気的に接続され、第
5の配線(5th Line)と、キャパシタ164の電極の他方は電気的に接続されて
いる。
程で一対の電極と、その間に挟まれる誘電体となる絶縁層で形成することができる。なお
、トランジスタ160やトランジスタ162の作製プロセスと同じ工程で形成することに
限定されず、キャパシタ164の層を別途、トランジスタ162の上方に設けてもよい。
例えば、トレンチ型のキャパシタやスタック型のキャパシタを別途、トランジスタの16
2の上方、或いは、トランジスタ160の下方に形成し、3次元的に積み重ねることで高
集積化を図ってもよい。
いう特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより
、第3の配線の電位が、トランジスタ160のゲート電極、およびキャパシタ164に与
えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる(
書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、
Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の
電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状
態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される(
保持)。
てトランジスタ162のノーマリーオフ化を確実なものとすることが好ましい。
本実施の形態においては、図1に示すトランジスタ162を使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置につい
て、実施の形態2に示した構成と異なる構成について図3を用いて説明を行う。
上部に第2の半導体材料を用いたトランジスタ162を有するものである。また、上部、
及び下部の半導体材料には、複数のトランジスタが形成されているが、代表的にトランジ
スタ350、及びトランジスタ162について、説明を行う。なお、線B1-B2で切断
された図3は、トランジスタのチャネル長方向に垂直な断面図に相当する。
望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)
とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
び実施の形態2に記載したトランジスタ162と同一であるため、図3において図1(A
)と同じ箇所は、同じ符号を用いており、詳細な説明は省略する。
う。
層318、保護絶縁層320、サイドウォール絶縁層322、不純物領域324、及び絶
縁層326により構成されている。なお、半導体層316、及び導電層318はゲート電
極として機能し、不純物領域324は、ソース領域またはドレイン領域として機能する。
olation)領域312を有している。
成し、エッチングを行うことでトレンチ(溝ともいう)が形成される。トレンチを形成し
た後、絶縁誘電体膜をトレンチに埋め込むことでSTI領域312を形成することができ
る。絶縁誘電体膜としては、酸化シリコン膜、窒化シリコン膜などを用いることができる
。
4としては、STI領域312が形成された半導体基板310に、絶縁膜を形成した後、
所望の位置にパターニング、エッチングを行い、半導体基板310にSTI領域312と
は異なる深さのトレンチを形成する。その後、酸素雰囲気内にて加熱処理を行うことで、
トレンチ内の半導体基板310が酸化され、ゲート絶縁層314を形成することができる
。
、該シリコン膜にn+、p+のドーピング処理、または加熱処理等を行い、所謂ポリシリ
コンとして導電性の高い半導体層を形成する。その後、該半導体層の上にスパッタリング
法などにより、金属膜を成膜する。金属膜としては、タングステン、チタン、コバルト、
ニッケル、または、タングステン、チタン、コバルト、ニッケルを含む合金膜、金属窒化
膜、シリサイド膜などを適宜用いることができる。該金属膜上の所望の領域にパターニン
グを行い、エッチングすることで、導電層318が形成される。また、導電層318をマ
スクとして半導体層をエッチングすることで、半導体層316を形成することができる。
なお、導電層318と半導体層316はトランジスタ350のゲート電極として機能する
。
プラズマCVD法などを用い、酸化シリコン膜、窒化シリコン膜などを成膜し、所望の領
域にパターニング、エッチング処理を行うことで形成することができる。
より、窒化シリコン膜を成膜し、エッチバックを行うことで、サイドウォール絶縁層32
2を形成することができる。
処理を行うことで、不純物領域324を形成する。なお、ドーパントとしては、ボロンや
リンなどを用いればよく、不純物領域324として用いるドーパントによりn+領域、p
+領域など適宜形成することができる。なお、不純物領域324は、トランジスタ350
のソース領域またはドレイン領域として機能する。
うに絶縁層326を形成する。絶縁層326としては、プラズマCVD法などにより酸化
シリコン膜などを用いて形成することができる。
接続電極325、及び接続電極331を形成する。なお、接続電極325、及び接続電極
331形成後に、絶縁層326、接続電極325、および接続電極331の表面を平坦化
させるCMP処理などを行ってもよい。
どを用いて導電膜を成膜し、所望の領域にパターニングを行い、エッチングすることで、
電極328、及び電極332を形成する。電極328、及び電極332に使用できる材料
としては、タングステン、銅、チタンなど適宜用いることができる。
329としては、絶縁層326と同様の材料、及び手法により形成することができる。
板310を形成することができる。
料を用いたトランジスタ162の接続関係について以下説明を行う。
極330とにより、トランジスタ162と電気的に接続されている。また、他方では、不
純物領域324と、接続電極331と、電極332と、接続電極334と、電極336と
、接続電極338により、配線156と電気的に接続されている。
)は、トランジスタ162のソース電極と電気的に接続している。ただし、図3において
は、トランジスタ350のゲート電極と、トランジスタ162のソース電極の接続は示さ
れておらず、3次元方向で接続を行っている。
る酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトラ
ンジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保
持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能
となるため、消費電力を十分に低減することができる。また、一方で周辺回路では、酸化
物半導体以外の半導体材料が用いられている。酸化物半導体以外の半導体材料としては、
例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウ
ムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。このような半導体
材料を用いたトランジスタは、十分な高速動作が可能である。したがって、酸化物半導体
以外の材料を用いたトランジスタにより、高速動作が要求される各種回路(論理回路、駆
動回路など)を好適に実現することが可能である。
作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(よ
り広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備える
ことで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回
路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
である。
本実施の形態においては、図1に示すトランジスタ162を使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置につい
て、実施の形態2、及び実施の形態3に示した構成と異なる構成について、図4、及び図
5を用いて説明を行う。
す概念図である。まず、図4(A)に示す半導体装置について説明を行い、続けて図4(
B)に示す半導体装置について、以下説明を行う。
又はドレイン電極とは電気的に接続され、ワード線WLとトランジスタ162のゲート電
極とは電気的に接続され、トランジスタ162のソース電極又はドレイン電極とキャパシ
タ254の第1の端子とは電気的に接続されている。
極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とする
ことで、キャパシタ254の第1の端子の電位(あるいは、キャパシタ254に蓄積され
た電荷)を極めて長時間にわたって保持することが可能である。また、ワイドギャップ半
導体層として酸化物半導体を用いたトランジスタ162では、短チャネル効果が現れにく
いというメリットもある。
場合について説明する。
ジスタ162をオン状態とする。これにより、ビット線BLの電位が、キャパシタ254
の第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ
162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、
キャパシタ254の第1の端子の電位が保持される(保持)。
位(あるいはキャパシタに蓄積された電荷)は長時間にわたって保持することができる。
状態であるビット線BLとキャパシタ254とが導通し、ビット線BLとキャパシタ25
4の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BL
の電位の変化量は、キャパシタ254の第1の端子の電位(あるいはキャパシタ254に
蓄積された電荷)によって、異なる値をとる。
ト線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される
前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位
は、(CB*VB0+C*V)/(CB+C)となる。従って、メモリセル250の状態
として、キャパシタ254の第1の端子の電位がV1とV0(V1>V0)の2状態をと
るとすると、電位V1を保持している場合のビット線BLの電位(=CB*VB0+C*
V1)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=CB
*VB0+C*V0)/(CB+C))よりも高くなることがわかる。
る。
さいという特徴から、キャパシタ254に蓄積された電荷は長時間にわたって保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能で
ある。
50を複数有するメモリセルアレイ251、及び図4(A)に示したメモリセル250を
複数有するメモリセルアレイ252を有し、下部に、メモリセルアレイ251、及びメモ
リセルアレイ252を動作させるために必要な周辺回路253を有する。なお、本実施の
形態においてメモリセルアレイ252は、メモリセルアレイ251と周辺回路253の中
部に位置しているが、周辺回路253に対しては、上部に位置しているため、メモリセル
アレイ251、メモリセルアレイ252は、上部に位置しているとする。
及びメモリセルアレイ252の直下に設けることができるため、且つ、メモリセルアレイ
251とメモリセルアレイ252も積層構造とすることにより、半導体装置の小型化を図
ることができる。
a、及びメモリセル452b)を有し、下部に周辺回路400を有する。下部の周辺回路
400は、第1の半導体材料を用いたトランジスタ450を有し、上部に多層に形成され
た複数のメモリセル(メモリセル452a、及びメモリセル452b)は、第2の半導体
材料を用いたトランジスタ162を有するものである。なお、線C1-C2で切断された
図5は、トランジスタのチャネル長方向に垂直な断面図に相当する。
望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)
とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
施の形態3に記載したトランジスタ162と同一であるため、図5において図1(A)と
同じ箇所は、同じ符号を用いており、詳細な説明は省略する。ここでは、下部の第1の半
導体材料を用いたトランジスタ450について、以下説明を行う。
02に設けられたチャネル形成領域404と、チャネル形成領域404を挟むように設け
られた不純物領域406および高濃度不純物領域408(これらをあわせて単に不純物領
域とも呼ぶ)と、高濃度不純物領域408に接する金属化合物領域410と、チャネル形
成領域404の上に設けられたゲート絶縁層411と、ゲート絶縁層411に接して設け
られたゲート電極層412と、不純物領域と電気的に接続するソース電極またはドレイン
電極418a、およびソース電極またはドレイン電極418bを有する。
また、基板402上にはトランジスタ450を囲むように素子分離絶縁層403が設けら
れており、トランジスタ450を覆うように、層間絶縁層420および層間絶縁層422
が設けられている。ソース電極またはドレイン電極418a、およびソース電極またはド
レイン電極418bは、層間絶縁層420および層間絶縁層422に形成された開口を通
じて、金属化合物領域410と電気的に接続されている。つまり、ソース電極またはドレ
イン電極418a、およびソース電極またはドレイン電極418bは、金属化合物領域4
10を介して高濃度不純物領域408および不純物領域406と電気的に接続されている
。なお、トランジスタ450の集積化などのため、サイドウォール絶縁層414が形成さ
れない場合もある。また、層間絶縁層422の上に、トランジスタ450のソース電極ま
たはドレイン電極418a、およびソース電極またはドレイン電極418bと、電気的に
接続する電極424a、電極424b、及び電極424cを有し、層間絶縁層422、電
極424a、電極424b、及び電極424cを覆う、絶縁層425により平坦化されて
いる。
、電極428は、トランジスタ162のソース電極層及びドレイン電極層と同じ層にて形
成されている。
接続電極434によって、トランジスタ162のソース電極層及びドレイン電極層と同じ
層で形成された電極436と電気的に接続されている。また、電極436は、接続電極4
38によって、配線440と電気的に接続されている。
辺回路400とメモリセルとの電気的接続等を行うことができる。
セル452b)が積層された構成を例示したが、積層するメモリセルの数はこれに限定さ
れない。3つ以上のメモリセルを積層する構成としても良い。
辺回路400との接続には、電極424c、電極428、配線432、電極436、及び
配線440によって、接続する構成について例示したがこれに限定されない。メモリセル
452a、メモリセル452b、及び周辺回路400との間には、二つ以上の配線層、及
び電極が設けられる構成としてもよい。
して酸化物半導体を用いたトランジスタにより形成されている。ワイドギャップ半導体層
として酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いること
により長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の
頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、一方で周辺回路では、酸化物半導体以外の半導体材料が用いられている。酸化物半
導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウ
ム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるこ
とが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用い
たトランジスタは、十分な高速動作が可能である。したがって、酸化物半導体以外の材料
を用いたトランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など
)を好適に実現することが可能である。
作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(よ
り広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備える
ことで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回
路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
である。
本実施の形態では、先の実施の形態で説明した半導体装置を携帯電話、スマートフォン、
電子書籍などの携帯機器に応用した場合の例を図9乃至図12を用いて説明する。
などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMは使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合以下の特徴がある
。
06の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー
808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ80
4とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つ
のメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点があ
る。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100
~150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高
い。
持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆
動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。D
RAMのメモリセル面積は通常10F2以下である。ただし、DRAMは常にリフレッシ
ュが必要であり、書き換えをおこなわない場合でも電力を消費する。
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力が低減することができる。
アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904
、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディ
スプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ9
19、音声回路917、キーボード918などより構成されている。ディスプレイ913
は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている
。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス
909(IF909)を有している。一般にメモリ回路912はSRAMまたはDRAM
で構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによ
って、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電
力が十分に低減することができる。
を使用した例である。図11に示すメモリ回路950は、メモリ952、メモリ953、
スイッチ954、スイッチ955およびメモリコントローラ951により構成されている
。また、メモリ回路950は、信号線から入力された画像データ(入力画像データ)、メ
モリ952、及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び
制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの
信号により表示するディスプレイ957が接続されている。
る(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に
記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイ
ッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ
、表示される。
期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956により
読み出される。
に変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データ
B)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される
。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出
されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、
ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ95
5、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像デー
タBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ952に記憶されるまで継続される。
タの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ
952、及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割し
て使用してもよい。先の実施の形態で説明した半導体装置をメモリ952、及びメモリ9
53に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保
持が可能で、且つ消費電力が十分に低減することができる。
002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、
キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ100
9、ディスプレイコントローラ1010によって構成される。
ることができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ
。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが
電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキ
ング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが
指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合には
フラッシュメモリ1004にコピーしても良い。このような場合においても、先の実施の
形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
合わせて用いることができる。
するかを確認するため、計算を行った。
Deviceを使用した。
、ワイドギャップ半導体層の膜厚を5nmとし、ゲート電極用のトレンチの深さを0.4
μmと設定する。図6(A)は、トレンチの底部の長さ(チャネル長方向の長さ)が90
nm、ソース電極とドレイン電極の間隔(チャネル長方向の長さ)が110nmであるト
レンチ構造のトランジスタである。ワイドギャップ半導体層の材料は、In-Ga-Zn
-O系酸化物半導体(バンドギャップ3.15eV、電子親和力4.6eV、電子移動度
10cm2/Vs)を用い、ワイドギャップ半導体層に接する電極(ソース電極とドレイ
ン電極)の仕事関数を4.6eV、ゲート電極の仕事関数を5.5eVとする。このトレ
ンチ構造のトランジスタのVg-Id特性(Vds=1V、温度27℃)を計算した結果
が図6(B)である。
ス電極とドレイン電極の間隔(チャネル長方向の長さ)が80nmであるトレンチ構造の
トランジスタである。トレンチの底部の長さとソース電極とドレイン電極の間隔以外は図
6(B)と同じ条件で計算した結果が図7(B)である。
ス電極とドレイン電極の間隔(チャネル長方向の長さ)が50nmであるトレンチ構造の
トランジスタである。トレンチの底部の長さとソース電極とドレイン電極の間隔以外は図
6(B)と同じ条件で計算した結果が図8(B)である。
ほぼ同等であった。それぞれのトランジスタのしきい値(Vth)は、0.8V、S値は
60mV/decと良好な値を示した。
0nmに狭めても、しきい値のマイナスシフトやS値の増大といった短チャネル効果は発
現せず、良好なトランジスタ特性を示している。
算を行ったところ、ソース電極とドレイン電極の間隔(チャネル長方向の長さ)を狭める
と、チャネル長も狭くなり、しきい値のマイナスシフトやS値の増大といった短チャネル
効果が発現し、さらにはゲートに負のバイアスを印加したときのリーク電流(オフ電流)
の増大も確認された。
は、良好であり、実施の形態1に示すトランジスタ構造とすることでソース電極とドレイ
ン電極の間隔(チャネル長方向の長さ)を狭めても実効的なチャネル長の変化は少ないた
め、短チャネル効果は発現せず、オフ電流を低く抑えることができる。その結果、保持特
性が良好なメモリセルを作ることが可能になる。
108 ゲート絶縁層
110 ゲート電極
116 チャネル形成領域
120 不純物領域
124 金属化合物領域
126 電極
130 絶縁層
142a、142b 電極
143a、143b 絶縁層
144 ワイドギャップ半導体層
146 ゲート絶縁層
148a、148b ゲート電極
149 絶縁層
150 絶縁層
151 絶縁層
152 絶縁層
153 電極
154 電極
156 配線
160 トランジスタ
161 素子分離領域
162 トランジスタ
163 トランジスタ
164 キャパシタ
165 素子分離領域
250 メモリセル
251 メモリセルアレイ
253 周辺回路
254 キャパシタ
310 半導体基板
312 STI領域
314 ゲート絶縁層
316 半導体層
318 導電層
320 保護絶縁層
322 サイドウォール絶縁層
324 不純物領域
325 接続電極
326 絶縁層
328 電極
329 絶縁層
330 接続電極
331 接続電極
332 電極
334 接続電極
336 電極
338 接続電極
350 トランジスタ
400 周辺回路
402 基板
403 素子分離絶縁層
404 チャネル形成領域
406 不純物領域
408 高濃度不純物領域
410 金属化合物領域
411 ゲート絶縁層
412 ゲート電極
414 サイドウォール絶縁層
418a ソース電極またはドレイン電極
418b ソース電極またはドレイン電極
420 層間絶縁層
422 層間絶縁層
424a 電極
424b 電極
424c 電極
425 絶縁層
426 接続電極
428 電極
430 接続電極
432 配線
434 接続電極
436 電極
438 接続電極
440 配線
450 トランジスタ
452a メモリセル
452b メモリセル
801 トランジスタ
803 トランジスタ
804 トランジスタ
805 トランジスタ
806 トランジスタ
807 Xデコーダー
808 Yデコーダー
811 トランジスタ
812 保持容量
813 Xデコーダー
814 Yデコーダー
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
909 インターフェイス
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
950 メモリ回路
951 メモリコントローラ
952 メモリ
953 メモリ
954 スイッチ
955 スイッチ
956 ディスプレイコントローラ
957 ディスプレイ
1001 バッテリー
1002 電源回路
1003 マイクロプロセッサ
1004 フラッシュメモリ
1005 音声回路
1006 キーボード
1007 メモリ回路
1008 タッチパネル
1009 ディスプレイ
1010 ディスプレイコントローラ
Claims (1)
- チャネル形成領域を酸化物半導体層に有するトランジスタであって、
前記酸化物半導体層は、断面視において、U字状の領域を有し、
前記U字状の領域の内側にゲート絶縁膜を有し、
前記ゲート絶縁膜の内側にゲート電極を有するトランジスタ。
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---|---|---|---|
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JP2011112673 | 2011-05-19 | ||
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