JP2004349292A - 電界効果型トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】高精度、且つ、容易に短いゲート長を得ることができ、しかも、ゲート電極とソース／ドレイン電極とが自己整合的に形成されたＦＥＴを提供する。
【解決手段】ＦＥＴは、断面形状が四辺形のゲート電極１２、ゲート電極１２の頂面及び両側面に形成された絶縁膜１３、ゲート電極の頂面１２の上方に形成された第１のソース／ドレイン電極１４、ゲート電極の側面に面する基体の部分の上に形成された第２及び第３のソース／ドレイン電極１５，１６、並びに、半導体材料層１７を具備し、ゲート電極１２、第１のソース／ドレイン電極１４、第１のチャネル形成領域１８、第２のソース／ドレイン電極１９によって第１のＦＥＴが構成され、ゲート電極１２、第１のソース／ドレイン電極１４、第２のチャネル形成領域１９、第３のソース／ドレイン電極１６によって第２のＦＥＴが構成されている。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、電界効果型トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
現在、多くの電子機器に用いられている薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）を含む電界効果型トランジスタ（ＦＥＴ）は、例えば、シリコン半導体基板あるいはシリコン半導体層に形成されたチャネル形成領域及びソース／ドレイン領域、シリコン半導体基板表面あるいはシリコン半導体層表面に形成されたＳｉＯ_２から成るゲート絶縁膜、並びに、ゲート絶縁膜を介してチャネル形成領域に対向して設けられたゲート電極から構成されている。あるいは又、基体上に形成されたゲート電極、ゲート電極上を含む基体上に形成されたゲート絶縁膜、並びに、ゲート絶縁膜上に形成されたチャネル形成領域及びソース／ドレイン領域から構成されている。そして、これらの構造を有する電界効果型トランジスタの作製には、非常に高価な半導体製造装置が使用されており、製造コストの低減が強く要望されている。
【０００３】
そこで、近年、真空技術を用いない、スピンコート法、印刷法、スプレー法に例示される方法に基づき製造が可能な有機半導体材料を用いたＦＥＴの研究、開発に注目が集まっている。
【０００４】
このような有機半導体材料を用いたＦＥＴ（有機ＦＥＴ）の製造方法の一例（ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇｅｓｔ （１９９９）， Ｄ．Ｊ．Ｇｕｎｄｌａｃｈ， ｅｔ ａｌ．，”Ｈｉｇｈ ｍｏｂｉｌｉｔｙ， ｌｏｗ ｖｏｌｔａｇｅ ｏｒｇａｎｉｃ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ” 参照）を、以下、図１４の（Ａ）〜（Ｄ）及び図１５の（Ａ）〜（Ｃ）を参照して説明する。
【０００５】
［工程−１０］
先ず、例えばＰＥＴやポリイミド等のプラスチックから成る基板１１０上に、例えば、リフトオフ法に基づき、Ｔｉ／Ａｕ積層膜から成るゲート電極１１２を形成する（図１４の（Ａ）参照）。尚、Ｔｉ／Ａｕ積層膜においては、Ｔｉ膜が下層、Ａｕ膜が上層であり、Ｔｉ膜は一種の密着層として機能する。以下の説明においても同様である。また、全ての図面において、Ｔｉ／Ａｕ積層膜を１層で表している。
【０００６】
［工程−２０］
次に、ゲート電極１１２上を含む基板１１０の全面に、例えばスパッタリング法に基づき、ＳｉＯ_２から成る絶縁膜１１３を成膜する。その後、絶縁膜１１３の上に、ゲート電極１１２と同様にリフトオフ法に基づき、ソース／ドレイン電極１１４を形成する。尚、ソース／ドレイン電極１１４も、例えば、Ｔｉ／Ａｕ積層膜から成る。具体的には、フォトリソグラフィ技術に基づき、ソース／ドレイン電極１１４を形成すべき部分が開口したレジスト層１２０を形成した後（図１４の（Ｂ）参照）、全面にＴｉ／Ａｕ積層膜を成膜する。その後、レジスト層１２０を除去することで、図１４の（Ｃ）に示す構造を得ることができる。
【０００７】
［工程−３０］
次いで、ソース／ドレイン電極１１４及び絶縁膜１１３上を含む基板１１０の全面に、チャネル構成層１１７を成膜する（図１４の（Ｄ）参照）。チャネル構成層１１７は、例えば、抵抗加熱蒸着法に基づき成膜されたペンタセン分子薄膜あるいはポリチオフェンを主成分とする有機半導体薄膜から成る。ソース／ドレイン電極１１４とソース／ドレイン電極１１４との間の絶縁膜１１３上に形成されたチャネル構成層１１７の部分がチャネル形成領域１１８に相当する。
【０００８】
［工程−４０］
その後、チャネル形成領域１１８を含むチャネル構成層１１７の一部分の上に、フォトリソグラフィ技術及びエッチング技術に基づき、例えばポリビニルアルコール（ＰＶＡ）から成るレジスト層１２１を形成する（図１５の（Ａ）参照）。
【０００９】
［工程−５０］
次いで、レジスト層１２１をマスクとして、例えば、Ｏ_２プラズマエッチング法にてチャネル構成層１１７をエッチングして、素子間分離を行う（図１５の（Ｂ）参照）。その後、レジスト層１２１を除去することで、図１５の（Ｃ）に示すＦＥＴを得ることができる。
【００１０】
【非特許文献１】ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇｅｓｔ （１９９９）， Ｄ．Ｊ．Ｇｕｎｄｌａｃｈ， ｅｔ ａｌ．，”Ｈｉｇｈ ｍｏｂｉｌｉｔｙ， ｌｏｗ ｖｏｌｔａｇｅ ｏｒｇａｎｉｃ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ”
【非特許文献２】Ｍ． Ｄ． Ｍｕｓｉｃｋ ｅｔ ａｌ．， Ｃｈｅｍ． Ｍａｔｅｒ． （１９９７）， ９， １４９９；Ｃｈｅｍ． Ｍａｔｅｒ． （２０００）， １２， ２８６９
【００１１】
【発明が解決しようとする課題】
ところで、ＦＥＴの特性指標として、一般に、伝達利得やドレイン最大電流を挙げることができ、これらの特性は、概ねゲート長が短いほど良好となる。従って、図１５の（Ｃ）に示すゲート長が短いことが好ましい。
【００１２】
ここで、ゲート長は、［工程−２０］において実行するリフトオフ法におけるリソグラフィー技術での解像度に依存する。即ち、図１４の（Ｂ）に示したレジスト層１２０の形成時の解像度に依存する。それ故、ＦＥＴに高い性能を要求する場合、高解像度で高価な露光装置が必要となる。即ち、ＦＥＴの性能とＦＥＴの製造コストとはトレードオフの関係を有する。
【００１３】
また、［工程−２０］において実行するリフトオフ法におけるリソグラフィー技術においては、ゲート電極１１２に対するソース／ドレイン電極１１４の位置合わせが必要となる。即ち、図１４の（Ｂ）に示したレジスト層１２０の形成時のマスク位置合わせが必要となる。露光装置の精度や基板の反り・伸縮によって或る程度の位置ずれは想定しなければならないから、ソース／ドレイン電極１１４の一部がゲート電極１１２に重なるように設計しなければならない。然るに、これらの重なりは、ソース／ドレイン電極１１４とゲート電極１１２との間の寄生容量の増加を引き起こす。寄生容量は、有機ＦＥＴをスイッチング素子として用いた場合のスイッチング時間の増加を招き、また、有機ＦＥＴを増幅器として用いた場合の交流信号に対する伝達利得を低下させる。従って、ソース／ドレイン電極１１４とゲート電極１１２との重なりを出来る限り小さくすることが好ましい。しかしながら、ゲート長と同様に、ソース／ドレイン電極１１４とゲート電極１１２との重なりの低減は、製造コストとのトレードオフの関係にある。
【００１４】
従って、本発明の目的は、高精度、且つ、容易に短いゲート長を得ることができ、しかも、ゲート電極とソース／ドレイン電極とを自己整合的に形成することができ、更には、出来る限りフォトリソグラフィ工程を減じることを可能とする電界効果型トランジスタ及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係る電界効果型トランジスタは、
（Ａ）基体上に形成され、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極、
（Ｂ）ゲート電極の頂面、第１の側面、及び、第２の側面に形成された絶縁膜、
（Ｃ）ゲート電極の頂面上に位置する絶縁膜の部分の上に形成された第１のソース／ドレイン電極、
（Ｄ）ゲート電極の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極、
（Ｅ）ゲート電極の第２の側面に面する基体の部分の上に形成された第３のソース／ドレイン電極、並びに、
（Ｆ）第２のソース／ドレイン電極から第１のソース／ドレイン電極を経て第３のソース／ドレイン電極に亙り形成された半導体材料層、
を具備し、
ゲート電極と、第１のソース／ドレイン電極と、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第１のチャネル形成領域と、第２のソース／ドレイン電極とによって第１の電界効果型トランジスタが構成され、
ゲート電極と、第１のソース／ドレイン電極と、ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第２のチャネル形成領域と、第３のソース／ドレイン電極とによって第２の電界効果型トランジスタが構成されていることを特徴とする。
【００１６】
上記の目的を達成するための本発明の第２の態様に係る電界効果型トランジスタは、
（Ａ）基体上に形成され、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極、
（Ｂ）ゲート電極の頂面、及び、少なくとも第１の側面に形成された絶縁膜、
（Ｃ）ゲート電極の頂面上に位置する絶縁膜の部分の上に形成された第１のソース／ドレイン電極、
（Ｄ）ゲート電極の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極、並びに、
（Ｅ）第１のソース／ドレイン電極から第２のソース／ドレイン電極に亙り形成された半導体材料層、
を具備し、
ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分がチャネル形成領域に該当することを特徴とする。
【００１７】
上記の目的を達成するための本発明の第３の態様に係る電界効果型トランジスタは、
（Ａ）基体上に形成され、第１の側面及び第２の側面を有し、断面形状が三角形のゲート電極、
（Ｂ）ゲート電極の第１の側面、及び、第２の側面に形成された絶縁膜、
（Ｃ）ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成された第１のソース／ドレイン電極、
（Ｄ）ゲート電極の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極、並びに、
（Ｅ）第１のソース／ドレイン電極から第２のソース／ドレイン電極に亙り形成された半導体材料層、
を具備し、
ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分がチャネル形成領域に該当することを特徴とする。
【００１８】
上記の目的を達成するための本発明の第１の態様に係る電界効果型トランジスタの製造方法は、所謂ボトム・コンタクト型の本発明の第１の態様に係る電界効果型トランジスタを製造する方法であり、
ゲート電極と、第１のソース／ドレイン電極と、第１のチャネル形成領域と、第２のソース／ドレイン電極とによって第１の電界効果型トランジスタが構成され、
ゲート電極と、第１のソース／ドレイン電極と、第２のチャネル形成領域と、第３のソース／ドレイン電極とによって第２の電界効果型トランジスタが構成された電界効果型トランジスタの製造方法であって、
（ａ）頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極を基体上に形成する工程と、
（ｂ）ゲート電極の頂面、第１の側面、及び、第２の側面に絶縁膜を形成する工程と、
（ｃ）ゲート電極の頂面上に位置する絶縁膜の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成し、併せて、ゲート電極の第２の側面に面する基体の部分の上に第３のソース／ドレイン電極を形成する工程と、
（ｄ）第２のソース／ドレイン電極から第１のソース／ドレイン電極を経て第３のソース／ドレイン電極に亙り半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第１のチャネル形成領域を得、且つ、ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第２のチャネル形成領域を得る工程、
を具備することを特徴とする。
【００１９】
上記の目的を達成するための本発明の第２の態様に係る電界効果型トランジスタの製造方法は、所謂トップ・コンタクト型の本発明の第１の態様に係る電界効果型トランジスタを製造する方法であり、
ゲート電極と、第１のソース／ドレイン電極と、第１のチャネル形成領域と、第２のソース／ドレイン電極とによって第１の電界効果型トランジスタが構成され、
ゲート電極と、第１のソース／ドレイン電極と、第２のチャネル形成領域と、第３のソース／ドレイン電極とによって第２の電界効果型トランジスタが構成された電界効果型トランジスタの製造方法であって、
（ａ）頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極を基体上に形成する工程と、
（ｂ）ゲート電極の頂面、第１の側面、及び、第２の側面に絶縁膜を形成する工程と、
（ｃ）少なくともゲート電極の頂面、第１の側面及び第２の側面上に位置する絶縁膜の上に半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第１のチャネル形成領域を得、ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第２のチャネル形成領域を得る工程と、
（ｄ）ゲート電極の頂面上に位置する半導体材料層の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成し、併せて、ゲート電極の第２の側面に面する基体の部分の上に第３のソース／ドレイン電極を形成する工程、
を具備することを特徴とする。
【００２０】
上記の目的を達成するための本発明の第３の態様に係る電界効果型トランジスタの製造方法は、所謂ボトム・コンタクト型の本発明の第２の態様に係る電界効果型トランジスタを製造する方法であり、
（ａ）頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極を基体上に形成する工程と、
（ｂ）ゲート電極の頂面、及び、少なくとも第１の側面に絶縁膜を形成する工程と、
（ｃ）ゲート電極の頂面上に位置する絶縁膜の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成する工程と、
（ｄ）第１のソース／ドレイン電極から第２のソース／ドレイン電極に亙り半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成るチャネル形成領域を得る工程、
を具備することを特徴とする。
【００２１】
上記の目的を達成するための本発明の第４の態様に係る電界効果型トランジスタの製造方法は、所謂トップ・コンタクト型の本発明の第２の態様に係る電界効果型トランジスタを製造する方法であり、
（ａ）頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極を基体上に形成する工程と、
（ｂ）ゲート電極の頂面、及び、少なくとも第１の側面に絶縁膜を形成する工程と、
（ｃ）少なくともゲート電極の頂面及び第１の側面上に位置する絶縁膜の上に半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成るチャネル形成領域を得る工程と、
（ｄ）ゲート電極の頂面上に位置する半導体材料層の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成する工程、
を具備することを特徴とする。
【００２２】
上記の目的を達成するための本発明の第５の態様に係る電界効果型トランジスタの製造方法は、所謂ボトム・コンタクト型の本発明の第３の態様に係る電界効果型トランジスタを製造する方法であり、
（ａ）第１の側面及び第２の側面を有し、断面形状が三角形のゲート電極を基体上に形成する工程と、
（ｂ）ゲート電極の第１の側面、及び、第２の側面に絶縁膜を形成する工程と、
（ｃ）ゲート電極の第２の側面上に位置する絶縁膜の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成する工程と、
（ｄ）第１のソース／ドレイン電極から第２のソース／ドレイン電極に亙り半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成るチャネル形成領域を得る工程、
を具備することを特徴とする。
【００２３】
上記の目的を達成するための本発明の第６の態様に係る電界効果型トランジスタの製造方法は、所謂トップ・コンタクト型の本発明の第３の態様に係る電界効果型トランジスタを製造する方法であり、
（ａ）第１の側面及び第２の側面を有し、断面形状が三角形のゲート電極を基体上に形成する工程と、
（ｂ）ゲート電極の第１の側面、及び、第２の側面に絶縁膜を形成する工程と、
（ｃ）少なくともゲート電極の頂面及び第１の側面上に位置する絶縁膜の上に半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成るチャネル形成領域を得る工程と、
（ｄ）ゲート電極の第２の側面上に位置する絶縁膜の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成する工程、
を具備することを特徴とする。
【００２４】
本発明の第１の態様〜第３の態様に係る電界効果型トランジスタ、あるいは、本発明の第１の態様〜第６の態様に係る電界効果型トランジスタの製造方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）にあっては、半導体材料層は、有機材料から成る構成とすることができ、あるいは又、有機材料及び無機材料から成る構成とすることができ、あるいは又、無機材料（具体的には、例えばＳｉ、Ｇｅ、Ｓｅ）から成る構成とすることができる。
【００２５】
より具体的には、半導体材料層を構成する有機材料として、２，３，６，７−ジベンゾアントラセン（ペンタセンとも呼ばれる）、Ｃ_９Ｓ_９（ベンゾ［１，２−ｃ；３，４−ｃ’；５，６−ｃ”］トリス［１，２］ジチオール−１，４，７−トリチオン）、Ｃ_２４Ｈ_１４Ｓ_６（アルファ−セキシチオフェン）、銅フタロシアニンで代表されるフタロシアニン、フラーレン（Ｃ_６０）、テトラチオテトラセン（Ｃ_１８Ｈ_８Ｓ_４）、テトラセレノテトラセン（Ｃ_１８Ｈ_８Ｓｅ_４）、テトラテルルテトラセン（Ｃ_１８Ｈ_８Ｔｅ_４）、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸（ＰＥＤＯＴ／ＰＳＳ）を挙げることができる。尚、ポリ（３，４−エチレンジオキシチオフェン）の構造式（１）、ポリスチレンスルホン酸の構造式（２）を図１１に示す。
【００２６】
あるいは又、半導体材料層を構成する有機材料として、例えば、以下に例示する複素環式共役系導電性高分子及び含ヘテロ原子共役系導電性高分子を用いることができる。尚、構造式中、「Ｒ」，「Ｒ’」はアルキル基（Ｃ_ｎＨ_２ｎ＋１）を意味する。
【００２７】
［複素環式共役系導電性高分子］
ポリピロール［図１１の構造式（３）参照］
ポリフラン［図１１の構造式（４）参照］
ポリチオフェン［図１１の構造式（５）参照］
ポリセレノフェン［図１１の構造式（６）参照］
ポリテルロフェン［図１１の構造式（７）参照］
ポリ（３−アルキルチオフェン）［図１１の構造式（８）参照］
ポリ（３−チオフェン−β−エタンスルホン酸）［図１１の構造式（９）参照］
ポリ（Ｎ−アルキルピロール）［図１２の構造式（１０）参照］
ポリ（３−アルキルピロール）［図１２の構造式（１１）参照］
ポリ（３，４−ジアルキルピロール）［図１２の構造式（１２）参照］
ポリ（２，２’−チエニルピロール）［図１２の構造式（１３）参照］
【００２８】
［含ヘテロ原子共役系導電性高分子］
ポリアニリン［図１２の構造式（１４）参照］
ポリ（ジベンゾチオフェンスルフィド）［図１２の構造式（１５）参照］
【００２９】
また、半導体材料層を有機材料及び無機材料から構成する場合、無機材料を導体又は半導体から成る微粒子から構成し、有機材料を有機半導体分子から構成することが好ましい。そして、この場合、微粒子、及び、微粒子と結合した有機半導体分子によって導電路が形成され、この導電路の導電性（キャリア移動）がゲート電極に印加される電圧によって形成される電界に基づき制御されるように構成することが好ましい。
【００３０】
このように、微粒子が有機半導体分子によって結びつけられて導電路を形成することで、微粒子内の導電路と有機半導体分子内の分子骨格に沿った導電路とが連結したネットワーク型の導電路を形成することができ、導電路内の電荷移動が、有機半導体分子の主鎖に沿った分子の軸方向で支配的に起こる構造となる。導電路には、分子間の電子移動が含まれないため、従来の有機半導体の低い移動度の原因であった分子間の電子移動によって移動度が制限されることがない。そのため、有機半導体分子内の軸方向の移動度を最大限に利用することができる。例えば、主鎖に沿って形成された共役系を有する分子を有機半導体分子として用いる場合、非局在化したｐ電子による高い分子内移動度を利用することができる。
【００３１】
尚、有機半導体分子が末端に有する官能基は、微粒子と化学的に結合していることが望ましい。更には、有機半導体分子が両端に有する官能基によって、有機半導体分子と微粒子とが交互に結合して、ネットワーク型の導電路を形成していることが望ましく、あるいは又、官能基によって有機半導体分子と微粒子とが２次元的あるいは３次元的に連結されていることが望ましい。これにより、導電路内の電荷移動が、有機半導体分子の主鎖に沿った分子の軸方向で支配的に起こる構造となり、分子の軸方向の移動度、例えば非局在化したｐ電子による高い分子内移動度を最大限に利用することができる。
【００３２】
また、微粒子と有機半導体分子との結合体は、単一層又は複数層を成して導電路を形成していることが好ましい。具体的には、微粒子の層を形成した後に有機半導体分子を接触させる工程を１回行うことによって結合体の単一層を形成することができるし、この工程を２回以上繰り返すことで結合体の複数層を形成することができる。尚、この場合、最初の微粒子の層は、微粒子と接着性の良い下地層の上に形成することが望ましい。
【００３３】
導体から成る微粒子として、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）を例示することができ、半導体から成る微粒子として、硫化カドミウム（ＣｄＳ）、セレン化カドミウム（ＣｄＳｅ）、シリコン（Ｓｉ）を挙げることができる。また、微粒子の粒子径は、１０ｎｍ以下であることが好ましい。
【００３４】
下地層（微粒子を１層分だけ固定するための一種の接着材として働く分子はんだ層）における微粒子の固定の役割（一種のはんだとしての役割）を担う分子として、シラン系の化合物であって、微粒子に対しても、例えば基体あるいは基体の上に形成された各種電極に対しても化学的に結合できる官能基を有する分子を用いることが好ましい。具体的には、金（Ａｕ）に対して親和性のあるアミノ基や、チオール基を有する（３−アミノプロピル）トリメトキシシラン（ＡＰＴＭＳ）、メルカプトシランを挙げることができる。
【００３５】
有機半導体分子は、共役結合を有する有機半導体分子であって、分子の両端にチオール基（ＳＨ）、アミノ基（−ＮＨ_２）、イソシアノ基（−ＮＣ）、チオアセトキシル基（−ＳＣＯＣＨ_３）又はカルボキシル基（−ＣＯＯＨ）を有することが望ましく、より具体的には、有機半導体分子として、以下の材料を例示することができる。尚、チオール基（−ＳＨ）、アミノ基（−ＮＨ_２）、イソシアノ基（−ＮＣ）及びチオアセトキシル基（−ＳＣＯＣＨ_３）は、金（Ａｕ）等の導体微粒子に結合する官能基であり、カシボキシル基（−ＣＯＯＨ）は、半導体微粒子に結合する官能基である。
【００３６】
４，４’−ビフェニルジチオール［図１３の構造式（１６）参照］
４，４’−ジイソシアノビフェニル［図１３の構造式（１７）参照］
４，４’−ジイソシアノ−ｐ−テルフェニル［図１３の構造式（１８）参照］
２，５−ビス（５’−チオアセトキシル−２’−チオフェニル）チオフェン［図１３の構造式（１９）参照］
【００３７】
半導体材料層の形成方法として、半導体材料層を構成する材料にも依るが、真空蒸着法やスパッタリング法に例示される物理的気相成長法（ＰＶＤ法）；各種の化学的気相成長法（ＣＶＤ法）；スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法、浸漬法といった各種コーティング法；及び、スプレー法の内のいずれかを挙げることができる。
【００３８】
本発明にあっては、基体として、各種ガラス基板や、表面に絶縁層が形成された各種ガラス基板、石英基板、表面に絶縁層が形成された石英基板、表面に絶縁層が形成されたシリコン基板を挙げることができる。更には、基体として、ポリエーテルスルホン（ＰＥＳ）やポリイミド、ポリカーボネート、ポリエチレンテレフタレート（ＰＥＴ）に例示される高分子材料から構成されたプラスチック・フィルムやプラスチック・シート、プラスチック基板を挙げることができ、このような可撓性を有する高分子材料から構成された基体を使用すれば、例えば曲面形状を有するディスプレイ装置や電子機器への電界効果型トランジスタの組込みあるいは一体化が可能となる。
【００３９】
本発明にあっては、ゲート電極を構成する材料として、金（Ａｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）等の金属、これらの金属元素を含む合金、これらの金属から成る導電性粒子、あるいは、これらの金属を含む合金の導電性粒子を挙げることができる。更には、上述した各種の導電性高分子を挙げることもできる。そして、ゲート電極は、ゲート電極を構成する材料にも依るが、真空蒸着法やスパッタリング法に例示されるＰＶＤ法とエッチング技術との組合せ；各種のＣＶＤ法とエッチング技術との組合せ；スピンコート法とエッチング技術との組合せ；導電性ペーストや上述した各種の導電性高分子の溶液を用いたスクリーン印刷法やインクジェット印刷法といった印刷法；リフトオフ法；シャドウマスク法；上述した各種コーティング法とエッチング技術との組合せ；及び、スプレー法とエッチング技術との組合せを挙げることができる。
【００４０】
本発明にあっては、ゲート電極の断面形状を特定しているが、この断面形状は、ゲート電極の頂面や側面が延在する方向と直角な仮想平面でゲート電極を切断したときの形状である。そして、本発明の第１の態様〜第２の態様に係る電界効果型トランジスタあるいは本発明の第１の態様〜第４の態様に係る電界効果型トランジスタの製造方法においては、ゲート電極の断面形状を、正方形、長方形、台形、二等辺台形を含む任意の形状を有する略四角形とすることができる。尚、ゲート電極の断面形状を略四角形とする場合、頂面が上に凸状となっている形状も略四角形という形状に包含される。また、本発明の第３の態様に係る電界効果型トランジスタあるいは本発明の第５の態様〜第６の態様に係る電界効果型トランジスタの製造方法においては、ゲート電極の断面形状を、正三角形、二等辺三角形を含む任意の形状を有する三辺形とすることができる。ゲート電極の稜線の部分は丸みを帯びていてもよい。
【００４１】
絶縁膜は、ゲート電極の表面を酸化あるいは窒化することによって形成することができるし、ゲート電極の表面に酸化膜や窒化膜を成膜することで得ることもできる。ゲート電極の表面を酸化する方法として、ゲート電極を構成する材料にも依るが、Ｏ_２プラズマを用いた酸化法、陽極酸化法を例示することができる。また、ゲート電極の表面を窒化する方法として、ゲート電極を構成する材料にも依るが、Ｎ_２プラズマを用いた窒化法を例示することができる。更には、ゲート電極の表面に成膜すべき酸化膜や窒化膜として、ＳｉＯ_２やＳｉＮ、ＳｉＯＮ、スピン・オン・グラス（ＳＯＧ）、金属酸化物高誘電絶縁膜にて例示される無機系絶縁材料だけでなく、ポリメチルメタクリレート（ＰＭＭＡ）やポリビニルフェノール（ＰＶＰ）、ポリビニルアルコール（ＰＶＡ）にて例示される有機系絶縁材料を挙げることができるし、これらの組み合わせを用いることもできる。絶縁膜の成膜方法として、真空蒸着法やスパッタリング法に例示されるＰＶＤ法；各種のＣＶＤ法；スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；上述した各種コーティング法；浸漬法；キャスティング法；及び、スプレー法の内のいずれかを挙げることができる。あるいは又、例えば、Ａｕ電極に対しては、一端をメルカプト基で修飾された直鎖状炭化水素のように、ゲート電極と化学的に結合を形成し得る官能基を有する絶縁性分子によって、浸漬法等の方法で自己組織的にゲート電極表面を被覆することで、ゲート電極の表面に絶縁膜を形成することもできる。
【００４２】
本発明において、第１のソース／ドレイン電極、第２のソース／ドレイン電極、第３のソース／ドレイン電極を構成する材料として、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、インジウム（Ｉｎ）、錫（Ｓｎ）等の金属、これらの金属元素を含む合金、これらの金属から成る導電性粒子、あるいは、これらの金属を含む合金の導電性粒子を挙げることができる。更には、上述した各種の導電性高分子を挙げることもできる。そして、第１のソース／ドレイン電極、第２のソース／ドレイン電極、第３のソース／ドレイン電極は、これらの電極の形成形態にも依るが、真空蒸着法やスパッタリング法に例示されるＰＶＤ法とエッチング技術との組合せ；リフトオフ法；シャドウマスク法等に基づき形成することができる。
【００４３】
本発明の第１の態様あるいは第２の態様に係る電界効果型トランジスタにあっては、第１のソース／ドレイン電極は、ゲート電極の頂面上に位置する絶縁膜の部分の上に形成されており、本発明の第３の態様に係る電界効果型トランジスタにあっては、第１のソース／ドレイン電極は、ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成されているが、より具体的には、第１のソース／ドレイン電極は、絶縁膜の部分の上に直接形成されており（所謂ボトム・コンタクト型）、あるいは又、半導体材料層を介して絶縁膜の部分の上に形成されている（所謂トップ・コンタクト型）。
【００４４】
本発明の第１の態様〜第３の態様に係る電界効果型トランジスタにあっては、第２のソース／ドレイン電極は、ゲート電極の第１の側面に面する基体の部分の上に形成されているが、より具体的には、第２のソース／ドレイン電極は、基体の上に直接形成されており（所謂ボトム・コンタクト型）、あるいは又、半導体材料層を介して基体の上に形成されている（所謂トップ・コンタクト型）。本発明の第１の態様に係る電界効果型トランジスタにあっては、第３のソース／ドレイン電極は、ゲート電極の第２の側面に面する基体の部分の上に形成されているが、より具体的には、第３のソース／ドレイン電極は、基体の上に直接形成されており（所謂ボトム・コンタクト型）、あるいは又、半導体材料層を介して基体の上に形成されている（所謂トップ・コンタクト型）。
【００４５】
本発明の第１の態様〜第３の態様に係る電界効果型トランジスタにあっては、第１のチャネル形成領域あるいはチャネル形成領域の延在部は、第１のソース／ドレイン電極上、及び、第２のソース／ドレイン電極上に形成されており、あるいは又、第１のソース／ドレイン電極の下、及び、第２のソース／ドレイン電極の下に形成されている。また、本発明の第１の態様に係る電界効果型トランジスタにあっては、第２のチャネル形成領域の延在部は、第１のソース／ドレイン電極上、及び、第３のソース／ドレイン電極上に形成されており、あるいは又、第１のソース／ドレイン電極の下、及び、第３のソース／ドレイン電極の下に形成されている。
【００４６】
本発明の第１の態様に係る電界効果型トランジスタにあっては、あるいは又、本発明の第１の態様、第２の態様に係る電界効果型トランジスタの製造方法によって得られる電界効果型トランジスタにあっては、第１の電界効果型トランジスタと第２の電界効果型トランジスタとを、同時制御にて動作（駆動）させる構成とすることもできるし、異なる制御にて動作（駆動）させる構成とすることもできる。
【００４７】
本発明においては、ゲート長が、実質的にゲート電極の膜厚で決定され、且つ、ソース／ドレイン電極とゲート電極とを自己整合的に形成することができるので、高精度、且つ、容易に短いゲート長を得ることができ、しかも、ゲート電極とソース／ドレイン電極との間の寄生容量の増加を引き起こすことがなく、更には、フォトリソグラフィ工程を減じることが可能となる。
【００４８】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００４９】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る電界効果型トランジスタ、及び、本発明の第１の態様に係る電界効果型トランジスタの製造方法に関する。実施の形態１の電界効果型トランジスタの模式的な一部断面図を図３に示し、模式的な平面図を図４に示す。尚、図４においては、第１のソース／ドレイン電極、第２のソース／ドレイン電極、第３のソース／ドレイン電極、ゲート電極の延在部を明示するために、これらに斜線を付した。また、電界効果型トランジスタの模式的な一部断面図においては、便宜上、１組の電界効果型トランジスタのみを図示しており、図４に示した模式的な平面図との間には相違がある。
【００５０】
実施の形態１の電界効果型トランジスタは、
（Ａ）基体上に形成され、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形（より具体的には、長方形、あるいは、上辺が底辺よりも長い台形）のゲート電極１２、
（Ｂ）ゲート電極１２の頂面、第１の側面、及び、第２の側面に形成された絶縁膜１３、
（Ｃ）ゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に形成された第１のソース／ドレイン電極１４、
（Ｄ）ゲート電極１２の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極１５、
（Ｅ）ゲート電極１２の第２の側面に面する基体の部分の上に形成された第３のソース／ドレイン電極１６、並びに、
（Ｆ）第２のソース／ドレイン電極１５から第１のソース／ドレイン電極１４を経て第３のソース／ドレイン電極１６に亙り形成された半導体材料層１７、
を具備している。
【００５１】
そして、ゲート電極１２と、第１のソース／ドレイン電極１４と、ゲート電極１２の第１の側面上に位置する絶縁膜１３の部分の上に形成された半導体材料層１７の部分から成る第１のチャネル形成領域１８と、第２のソース／ドレイン電極１５とによって第１の電界効果型トランジスタＦＥＴ_１が構成されており、ゲート電極１２と、第１のソース／ドレイン電極１４と、ゲート電極１２の第２の側面上に位置する絶縁膜１３の部分の上に形成された半導体材料層１７の部分から成る第２のチャネル形成領域１９と、第３のソース／ドレイン電極１６とによって第２の電界効果型トランジスタＦＥＴ_２が構成されている。
【００５２】
実施の形態１の電界効果型トランジスタにおけるゲート長は、概ねゲート電極１２及び絶縁膜１３の厚さによって規定されている。
【００５３】
実施の形態１の電界効果型トランジスタにおいて、基体は、ガラスから成る基板１０、及び、基板１０の表面に形成されたＳｉＯ_２から成る絶縁層１１から構成されている。また、ゲート電極１２はアルミニウム（Ａｌ）から成り、絶縁膜１３は酸化アルミニウム（Ａｌ_２Ｏ_３）から成る。更には、第１のソース／ドレイン電極１４、第２のソース／ドレイン電極１５及び第３のソース／ドレイン電極１６はＴｉ／Ａｕ積層膜から成る。また、半導体材料層１７（第１のチャネル形成領域１８及び第２のチャネル形成領域１９）は、ポリチオフェン［図１１の構造式（５）参照］、あるいは、例えば、トリメチルシリルエチニルといった側鎖を導入することで可溶化したペンタセンから成る。
【００５４】
図４に示すように、実施の形態１の電界効果型トランジスタは、８本のゲート電極、８つの第１のソース／ドレイン電極１４、８つの第２のソース／ドレイン電極１５、及び、８つのソース／ドレイン電極１６から構成されており、第１のソース／ドレイン電極１４と第１のソース／ドレイン電極１４との間に位置するソース／ドレイン電極は、第２のソース／ドレイン電極１５及び第３のソース／ドレイン電極１６に相当する。言い換えれば、両端に位置する電界効果型トランジスタを除き、第１の電界効果型トランジスタを構成する第３のソース／ドレイン電極１６と、第２の電界効果型トランジスタを構成する第２のソース／ドレイン電極１６とは、同じソース／ドレイン電極である。そして、第１のソース／ドレイン電極接続部１４Ａ、第２のソース／ドレイン電極接続部１５Ａ、ゲート電極延在部１２Ｂに適切な電圧を印加することで、８つの第１の電界効果型トランジスタＦＷＴ_１と８つの第２の電界効果型トランジスタＦＥＴ_２とを、同時制御にて動作（駆動）させることができる。図４に示す構造とすることによって、少ない面積で、非常に長いゲート幅を得ることができ、短いゲート長と相まって、高い伝達利得を得ることができる。尚、図３に示した１つの第１の電界効果型トランジスタＦＷＴ_１と１つの第２の電界効果型トランジスタＦＥＴ_２とを、異なる制御にて動作（駆動）させる構成とすることもできる。
【００５５】
実施の形態１の電界効果型トランジスタにあっては、第１のソース／ドレイン電極１４は、ゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に直接形成されている。また、第２のソース／ドレイン電極１５及び第３のソース／ドレイン電極１６は、基体の上（より具体的には、絶縁層１１上）に直接形成されている。即ち、各電極１４，１５，１６は、所謂ボトム・コンタクト型である。
【００５６】
以下、基板等の模式的な一部断面図である図１の（Ａ）〜（Ｃ）、図２の（Ａ）〜（Ｃ）及び図３を参照して、実施の形態１の電界効果型トランジスタの製造方法を説明する。
【００５７】
［工程−１００］
例えばスパッタリング法にて成膜された厚さ１００ｎｍのＳｉＯ_２から成る絶縁層１１が表面に形成された例えばガラスから成る基板１０を準備する。そして、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極１２を基体上（より具体的には絶縁層１１上）に形成する。
【００５８】
具体的には、アルミニウム（Ａｌ）から成り、厚さ０．７μｍのゲート電極形成層１２Ａを真空蒸着法にて絶縁層１１上に成膜した後、ゲート電極を形成すべきゲート電極形成層１２Ａの部分の上にフォトリソグラフィ技術に基づきレジスト層２０を形成する（図１の（Ａ）参照）。その後、レジスト層２０で被覆されていないゲート電極形成層１２Ａの部分を塩素系ガスを用いた反応性イオンエッチング法に基づきエッチングし、更に、このゲート電極形成層１２Ａの部分をオーバーエッチングすることで、ゲート電極１２を得ることができる（図１の（Ｂ）参照）。尚、ゲート電極１２のエッチングプロファイルが垂直あるいは僅かに逆テーパーとなるように［即ち、ゲート電極１２の断面形状が略四角形（より具体的には、長方形、あるいは、上辺が底辺よりも長い台形）となるように］、レジスト層２０の形成条件及びゲート電極形成層１２Ａのエッチング条件を選択することが好ましい。
【００５９】
［工程−１１０］
その後、ゲート電極１２の頂面、第１の側面、及び、第２の側面に絶縁膜１３を形成する（図１の（Ｃ）参照）。具体的には、アルミニウムから成るゲート電極１２を陽極酸化することで、あるいは又、アルミニウムから成るゲート電極１２を酸素プラズマへ暴露させることで、Ａｌ_２Ｏ_３から成る絶縁膜１３を得ることができる。
【００６０】
［工程−１２０］
次に、リフトオフ法にて、ゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に第１のソース／ドレイン電極１４を形成し、ゲート電極１２の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極１５を形成し、併せて、ゲート電極１２の第２の側面に面する基体の部分の上に第３のソース／ドレイン電極１６を形成する。
【００６１】
具体的には、全面にレジスト層２１を形成した後、フォトリソグラフィ技術に基づき、レジスト層２１に開口部２２を設ける。尚、開口部２２の側壁が逆テーパーとなるようにレジスト層２１の形成条件を選択することが好ましい。また、レジスト層２１における開口部２２の位置合わせは、左程厳密でなくともよい。次いで、開口部２２内を含む全面に、例えば抵抗加熱蒸着法に基づきＴｉ／Ａｕ積層膜を成膜する（図２の（Ａ）参照）。尚、Ｔｉ膜の厚さを１０ｎｍ、Ａｕ膜の厚さを１００ｎｍとした。ここで、Ｔｉ／Ａｕ積層膜の成膜条件は、Ｔｉ／Ａｕ積層膜がゲート電極１２の側面で段切れて、第１のソース／ドレイン電極１４と第２のソース／ドレイン電極１５とが完全に絶縁され、第１のソース／ドレイン電極１４と第３のソース／ドレイン電極１６とが完全に絶縁されるように選択する。
【００６２】
その後、レジスト層２１をアセトン等の有機溶媒を用いて除去することで、レジスト層２１上のＴｉ／Ａｕ積層膜を除去する。こうして、ゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に直接、第１のソース／ドレイン電極１４を形成し、ゲート電極１２の第１の側面に面する基体（より具体的には絶縁層１１）の部分の上に第２のソース／ドレイン電極１５を形成し、併せて、ゲート電極の第２の側面に面する基体（より具体的には絶縁層１１）の部分の上に第３のソース／ドレイン電極１６を形成することができる（図２の（Ｂ）参照）。
【００６３】
［工程−１３０］
次に、第２のソース／ドレイン電極１５から第１のソース／ドレイン電極１４を経て第３のソース／ドレイン電極１６に亙り半導体材料層１７を形成する。具体的には、全面に、溶媒に溶かした有機半導体材料を例えばスピンコート法に基づき塗布した後、乾燥／熱処理を施すことで、全面に半導体材料層１７を形成する（図２の（Ｃ）参照）。こうして、ゲート電極１２の第１の側面上に位置する絶縁膜１３の部分の上に形成された半導体材料層１７の部分から成る第１のチャネル形成領域１８を得ることができ、且つ、ゲート電極１２の第２の側面上に位置する絶縁膜１３の部分の上に形成された半導体材料層１７の部分から成る第２のチャネル形成領域１９を得ることができる。
【００６４】
その後、必須ではないが、半導体材料層１７上にレジスト層をフォトリソグラフィ技術に基づき形成し、レジスト層で被覆されていない半導体材料層１７の部分を例えばＯ_２プラズマへの暴露によってエッチングすることで、一種の素子分離を行うことが好ましい。こうして、図３に示す構造を有する電界効果型トランジスタを得ることができる。
【００６５】
（実施の形態２）
実施の形態２は、実施の形態１の電界効果型トランジスタの製造方法の変形に関する。以下、実施の形態２の電界効果型トランジスタの製造方法を、ゲート電極１２の頂面及び第１の側面近傍を拡大した模式的な一部断面図である図５の（Ａ）〜（Ｃ）を参照して説明する。
【００６６】
［工程−２００］
先ず、実施の形態１の［工程−１００］〜［工程−１２０］と同様にして、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極１２を基体上（より具体的には絶縁層１１上）に形成し、次いで、ゲート電極１２の頂面、第１の側面、及び、第２の側面に絶縁膜１３を形成した後、ゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に第１のソース／ドレイン電極１４を形成し、ゲート電極１２の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極１５を形成し、併せて、ゲート電極１２の第２の側面に面する基体の部分の上に第３のソース／ドレイン電極１６を形成する。
【００６７】
［工程−２１０］
次に、第２のソース／ドレイン電極１５から第１のソース／ドレイン電極１４を経て第３のソース／ドレイン電極１６に亙り、有機材料及び無機材料から成る半導体材料層を形成する。即ち、３次元的なネットワーク構造で互いに結ばれた微粒子（Ａｕから成る）と有機半導体とから構成された半導体材料層を形成する。
【００６８】
［工程−２１０Ａ］
具体的には、先ず、全体を、（３−アミノプロピル）トリメトキシシラン（ＡＰＴＭＳ）をメタノールに溶解した濃度数％の溶液に浸漬し、その後、メタノールで洗浄して溶液を置換してから溶媒を蒸発させて、Ａｕ微粒子２８を１層分だけ固定するための分子はんだ層（下地層）２６を形成する（図５の（Ａ）参照）。ＡＰＴＭＳの代わりにメルカプトシランを用いてもよい。
【００６９】
［工程−２１０Ｂ］
次に、無機材料に相当するＡｕ微粒子２８をトルエンやクロロフォルム等の溶媒に分散させた分散液（濃度数ミリモル）に、分子はんだ層２６を形成した基板１０を数分乃至数十分浸漬し、その後、溶媒を蒸発させる。これにより、分子はんだ層２６の表面にＡｕ微粒子２８が固定され、Ａｕ微粒子２８から成る第１層目のＡｕ微粒子層２８Ａが分子はんだ層２６の上に形成される（図５の（Ｂ）参照）。分子はんだ層２６は、Ａｕ微粒子２８と化学的に結合可能なアミノ基等の官能基を有しており、この官能基と結合する１層分のＡｕ微粒子２８だけが、分子はんだ層２６上に固定される。分子はんだ層２６に固定されていない余剰のＡｕ微粒子２８を洗浄して洗い流す。
【００７０】
［工程−２１０Ｃ］
続いて、有機材料に相当する４，４’−ビフェニルジチオール分子をエタノールに溶解した濃度数ミリモル以下の溶液に基板１０を浸漬した後、エタノールで洗浄して溶液を置換し、その後、溶媒を蒸発させる。このとき、４，４’−ビフェニルジチオール分子２９は、分子の末端にある−ＳＨ基を介してＡｕ微粒子２８の表面に結合する。１個のＡｕ微粒子２８の表面には、多数の４，４’−ビフェニルジチオール分子２９がＡｕ微粒子２８を包み込むように結合する。それらのうちの一部が、もう一方の分子末端にある−ＳＨ基を用いて他のＡｕ微粒子２８とも結合するため、４，４’−ビフェニルジチオール分子２９によってＡｕ微粒子２８が２次元ネットワーク状に連結された第１層目の結合体層２７Ａが形成される（図５の（Ｃ）参照）。この結合体層２７Ａの表面には、４，４’−ビフェニルジチオール分子２９の未反応の−ＳＨ基が多数残っているので、結合体層２７Ａの表面はＡｕ微粒子２８に対して強い結合力を有している。
【００７１】
［工程−２１０Ｄ］
次に、［工程−２１０Ｂ］と同様にして、基板１０を、Ａｕ微粒子２８をトルエンやクロロフォルム等の溶媒に分散させた分散液に数分乃至数十分浸漬した後、溶媒を蒸発させる。これにより、第１層目の結合体層２７Ａの表面にＡｕ微粒子が結合して固定され、第２層目のＡｕ微粒子層が形成される。ここでは第２層目のＡｕ微粒子は、４，４’−ビフェニルジチオール分子によって第１層目のＡｕ微粒子層２８Ａと連結されると共に、同じ第２層目のＡｕ微粒子とも連結される結果、Ａｕ微粒子の連結は３次元的なものとなる。
【００７２】
［工程−２１０Ｅ］
続いて、［工程−２１０Ｃ］と同様にして、４，４’−ビフェニルジチオール分子をエタノールに溶解した濃度数ミリモル以下の溶液に基板１０を浸漬した後、エタノールで洗浄して溶液を置換し、その後、溶媒を蒸発させる。これによって、Ａｕ微粒子を包み込むように多数の４，４’−ビフェニルジチオール分子が結合し、４，４’−ビフェニルジチオール分子によってＡｕ微粒子が連結された第２層目の結合体層が形成される。
【００７３】
その後、［工程−２１０Ｄ］、［工程−２１０Ｅ］を繰り返すことで、３次元的なネットワーク型の導電路が形成された半導体材料層２７を得ることができる。この繰り返しの回数を適切に選ぶことで、所望の厚さの半導体材料層２７を形成することができる（Ｍ． Ｄ． Ｍｕｓｉｃｋ ｅｔ ａｌ．， Ｃｈｅｍ． Ｍａｔｅｒ． （１９９７）， ９， １４９９；Ｃｈｅｍ． Ｍａｔｅｒ． （２０００）， １２， ２８６９ 参照）。
【００７４】
その後、必須ではないが、半導体材料層２７上にレジスト層をフォトリソグラフィ技術に基づき形成し、レジスト層で被覆されていない半導体材料層２７の部分を例えばＯ_２プラズマへの暴露によってエッチングすることで、一種の素子分離を行うことが好ましい。
【００７５】
尚、各結合体層を同一材料で形成しているが、各結合体層毎又は複数の結合体層毎に、微粒子を構成する材料や微粒子の粒子径、有機半導体分子を変えて、半導体材料層２７の特性を制御してもよい。また、ソース／ドレイン電極の上にも半導体材料層２７を形成しているが、第１のソース／ドレイン電極１４と第２のソース／ドレイン電極１５とによって挟まれたゲート電極１２の第１の側面上の絶縁膜１３の部分の上にのみ、及び、第１のソース／ドレイン電極１４と第３のソース／ドレイン電極１６とによって挟まれたゲート電極１２の第２の側面上の絶縁膜１３の部分の上にのみ、半導体材料層２７を形成してもよい。
【００７６】
（実施の形態３）
実施の形態３は、本発明の第１の態様に係る電界効果型トランジスタ、及び、本発明の第２の態様に係る電界効果型トランジスタの製造方法に関する。実施の形態３の電界効果型トランジスタの模式的な一部断面図を図６の（Ｃ）に示す。
【００７７】
実施の形態３の電界効果型トランジスタにあっては、第１のソース／ドレイン電極１４は、半導体材料層３７を介してゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に形成されている。また、第２のソース／ドレイン電極１５は、半導体材料層３７を介して基体の上（より具体的には、絶縁層１１の上）に形成されており、第３のソース／ドレイン電極１６は、半導体材料層３７を介して基体の上（より具体的には、絶縁層１１の上）に形成されている。即ち、各電極１４，１５，１６は、所謂トップ・コンタクト型である。
【００７８】
これらの点を除き、実施の形態３の電界効果型トランジスタの構造は、実質的に、実施の形態１の電界効果型トランジスタの構造と同じとすることができるので、詳細な説明は省略する。
【００７９】
以下、基板等の模式的な一部断面図である図６の（Ａ）〜（Ｃ）を参照して、実施の形態３の電界効果型トランジスタの製造方法を説明する。
【００８０】
［工程−３００］
先ず、実施の形態１の［工程−１００］と同様にして、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極１２を基体上（より具体的には、絶縁層１１上）に形成する。次いで、実施の形態１の［工程−１１０］と同様にして、ゲート電極１２の頂面、第１の側面、及び、第２の側面に絶縁膜１３を形成する。
【００８１】
［工程−３１０］
次に、少なくともゲート電極１２の頂面、第１の側面及び第２の側面上に位置する絶縁膜１３の上に半導体材料層３７を形成する。具体的には、半導体材料層３７を形成すべき絶縁層１１及び絶縁膜１３が露出したレジスト層（図示せず）をフォトリソグラフィ技術に基づき形成し、基板１０を回転させながら斜め蒸着法にてペンタセンを蒸着した後、レジスト層を除去する。こうして、図６の（Ａ）に示すように、ゲート電極１２の第１の側面上に位置する絶縁膜１３の部分の上に形成された半導体材料層３７の部分から成る第１のチャネル形成領域１８を得ることができ、且つ、ゲート電極１２の第２の側面上に位置する絶縁膜１３の部分の上に形成された半導体材料層３７の部分から成る第２のチャネル形成領域１９を得ることができる。ペンタセン薄膜の形成条件を以下の表１に例示する。半導体材料層３７は、第１のチャネル形成領域１８から絶縁層１１上を延び、また、第２のチャネル形成領域１９から絶縁層１１上を延びている。
【００８２】
［表１］
［成膜可能な条件］
基体温度：０〜２００゜Ｃ
成膜速度：０．０１ｎｍ／秒〜１ｎｍ／秒
圧力 ：１０^−５Ｐａ〜１０^−３Ｐａ
［典型的な成膜条件］
基体温度：６０゜Ｃ
成膜速度：０．０５ｎｍ／秒
圧力 ：１×１０^−４Ｐａ
【００８３】
［工程−３２０］
その後、リフトオフ法にて、ゲート電極１２の頂面上に位置する半導体材料層１７の部分の上に第１のソース／ドレイン電極１４を形成し、ゲート電極１２の第１の側面に面する基体（より具体的には、絶縁層１１）の部分の上に第２のソース／ドレイン電極１５を形成し、併せて、ゲート電極１２の第２の側面に面する基体（より具体的には、絶縁層１１）の部分の上に第３のソース／ドレイン電極１６を形成する。
【００８４】
具体的には、全面にレジスト層３１を形成した後、フォトリソグラフィ技術に基づき、レジスト層３１に開口部３２を設ける。尚、開口部３２の側壁が逆テーパーとなるようにレジスト層３１の形成条件を選択することが好ましい。また、レジスト層３１における開口部３２の位置合わせは、左程厳密でなくともよい。次いで、開口部３２内を含む全面に、実施の形態１の［工程−１２０］と同様にして、例えば抵抗加熱蒸着法に基づきＴｉ／Ａｕ積層膜を成膜する（図６の（Ｂ）参照）。ここで、Ｔｉ／Ａｕ積層膜の成膜条件は、Ｔｉ／Ａｕ積層膜がゲート電極１２の両側面で段切れて、第１のソース／ドレイン電極１４と第２のソース／ドレイン電極１５とが完全に絶縁され、第１のソース／ドレイン電極１４と第３のソース／ドレイン電極１６とが完全に絶縁されるように選択する。
【００８５】
その後、実施の形態１の［工程−１２０］と同様にしてレジスト層３１を除去することで、レジスト層３１上のＴｉ／Ａｕ積層膜を除去する。こうして、ゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に半導体材料層３７を介して第１のソース／ドレイン電極１４を形成し、ゲート電極１２の第１の側面に面する基体（より具体的には絶縁層１１）の部分の上に半導体材料層３７を介して第２のソース／ドレイン電極１５を形成し、併せて、ゲート電極の第２の側面に面する基体（より具体的には絶縁層１１）の部分の上に半導体材料層３７を介して第３のソース／ドレイン電極１６を形成することができる（図６の（Ｃ）参照）。
【００８６】
尚、実施の形態３においては、半導体材料層３７を、実施の形態２において説明した半導体材料層２７と同様の方法で形成することもできる。
【００８７】
（実施の形態４）
実施の形態４は、本発明の第２の態様に係る電界効果型トランジスタ、及び、本発明の第３の態様に係る電界効果型トランジスタの製造方法に関する。実施の形態４の電界効果型トランジスタの模式的な一部断面図を図７の（Ｂ）に示す。
【００８８】
実施の形態４の電界効果型トランジスタは、
（Ａ）基体上に形成され、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形（より具体的には、例えば長方形）のゲート電極１２、
（Ｂ）ゲート電極１２の頂面、及び、少なくとも第１の側面に（実施の形態４においては第２の側面にも）形成された絶縁膜１３、
（Ｃ）ゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に形成された第１のソース／ドレイン電極１４、
（Ｄ）ゲート電極１２の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極１５、並びに、
（Ｅ）第１のソース／ドレイン電極１４から第２のソース／ドレイン電極１５に亙り形成された半導体材料層４７、
を具備している。
【００８９】
そして、ゲート電極１２の第１の側面上に位置する絶縁膜１３の部分の上に形成された半導体材料層４７の部分がチャネル形成領域４８に該当する。即ち、ゲート電極１２と、第１のソース／ドレイン電極１４と、ゲート電極１２の第１の側面上に位置する絶縁膜１３の部分の上に形成された半導体材料層４７の部分から成るチャネル形成領域４８と、第２のソース／ドレイン電極１５とによって電界効果型トランジスタが構成されている。
【００９０】
実施の形態４の電界効果型トランジスタにおけるゲート長は、概ねゲート電極１２及び絶縁膜１３の厚さによって規定されている。
【００９１】
実施の形態４の電界効果型トランジスタにおいては、基体は、ガラスから成る基板１０、及び、基板１０の表面に形成されたＳｉＯ_２から成る絶縁層１１から構成されている。また、ゲート電極１２はアルミニウム（Ａｌ）から成り、絶縁膜１３は酸化アルミニウム（Ａｌ_２Ｏ_３）から成る。更には、第１のソース／ドレイン電極１４及び第２のソース／ドレイン電極１５は、Ｔｉ／Ａｕ積層膜から成る。更には、半導体材料層４７（チャネル形成領域４８）はペンタセンから成る。
【００９２】
実施の形態４の電界効果型トランジスタにあっては、第１のソース／ドレイン電極１４は、ゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に直接形成されている。また、第２のソース／ドレイン電極１５は、基体の上（より具体的には、絶縁層１１上）に直接形成されている。即ち、各電極１４，１５は、所謂ボトム・コンタクト型である。尚、参照番号２１５は、電極１４，１５の形成時に同時に形成される電極であるが、何らの機能を有していない。
【００９３】
以下、基板等の模式的な一部断面図である図７の（Ａ）及び（Ｂ）を参照して、実施の形態４の電界効果型トランジスタの製造方法を説明する。
【００９４】
［工程−４００］
先ず、実施の形態１の［工程−１００］、［工程−１１０］と同様にして、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極１２を基体（より具体的には、絶縁層１１）上に形成した後、ゲート電極１２の頂面、及び、少なくとも第１の側面に（実施の形態４においては第２の側面にも）絶縁膜１３を形成する。
【００９５】
［工程−４１０］
次に、実施の形態１の［工程−１２０］と同様にして、ゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に第１のソース／ドレイン電極１４を形成し、ゲート電極１２の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極１５を形成する。このとき、ゲート電極１２の第２の側面に面する基体の部分の上に電極２１５も形成される。こうして、図７の（Ａ）に示す構造を得ることができる。ここで、Ｔｉ／Ａｕ積層膜の成膜条件は、Ｔｉ／Ａｕ積層膜がゲート電極１２の両側面で段切れて、第１のソース／ドレイン電極１４と第２のソース／ドレイン電極１５とが完全に絶縁されるように選択する。
【００９６】
［工程−４２０］
その後、第１のソース／ドレイン電極１４から第２のソース／ドレイン電極１５に亙り半導体材料層４７を形成する。具体的には、実施の形態３の［工程−３１０］と同様にして、半導体材料層４７を形成すべき絶縁層１１、ゲート電極１２、第１のソース／ドレイン電極１４、第２のソース／ドレイン電極１５等が露出したレジスト層（図示せず）をフォトリソグラフィ技術に基づき形成する。そして、一方向からの斜め蒸着法にてペンタセンを蒸着した後、レジスト層を除去する。ペンタセン薄膜の形成条件は表１に例示したと同様とすればよい。こうして、図７の（Ｂ）に示すように、ゲート電極１２の第１の側面上に位置する絶縁膜１３の部分の上に形成された半導体材料層４７の部分から成るチャネル形成領域４８を得ることができる。ゲート電極１２の第２の側面上に位置する絶縁膜１３の部分の上には半導体材料層４７は形成されない。
【００９７】
その後、必須ではないが、半導体材料層４７上にレジスト層をフォトリソグラフィ技術に基づき形成し、レジスト層で被覆されていない半導体材料層４７の部分を例えばＯ_２プラズマへの暴露によってエッチングすることで、一種の素子分離を行うことが好ましい。
【００９８】
実施の形態４においては、ゲート電極１２のエッチングプロファイルが垂直あるいは僅かに逆テーパーとなるようにレジスト層の形成条件及びゲート電極形成層のエッチング条件を選択する必要はなく、ゲート電極１２の断面形状に或る程度のアスペクト比が与えられていればよい。
【００９９】
尚、実施の形態４においても、半導体材料層４７を、実施の形態２において説明した半導体材料層２７と同様の方法で形成することもできる。
【０１００】
（実施の形態５）
実施の形態５は、本発明の第２の態様に係る電界効果型トランジスタ、及び、本発明の第４の態様に係る電界効果型トランジスタの製造方法に関する。実施の形態５の電界効果型トランジスタの模式的な一部断面図を図８の（Ｂ）に示す。
【０１０１】
実施の形態５の電界効果型トランジスタにあっては、第１のソース／ドレイン電極１４は、半導体材料層５７を介してゲート電極１２の頂面上に位置する絶縁膜１３の部分の上に形成されている。また、第２のソース／ドレイン電極１５は、半導体材料層５７を介して基体の上（より具体的には、絶縁層１１の上）に形成されている。即ち、各電極１４，１５は、所謂トップ・コンタクト型である。
【０１０２】
これらの点を除き、実施の形態５の電界効果型トランジスタの構造は、実質的に、実施の形態４の電界効果型トランジスタの構造と同じとすることができるので、詳細な説明は省略する。
【０１０３】
以下、基板等の模式的な一部断面図である図８の（Ａ）及び（Ｂ）を参照して、実施の形態５の電界効果型トランジスタの製造方法を説明する。
【０１０４】
［工程−５００］
先ず、実施の形態１の［工程−１００］、［工程−１１０］と同様にして、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極１２を基体（より具体的には、絶縁層１１）上に形成した後、ゲート電極１２の頂面、及び、少なくとも第１の側面に（実施の形態５においては第２の側面にも）絶縁膜１３を形成する。
【０１０５】
［工程−５１０］
その後、少なくともゲート電極１２の頂面及び第１の側面上に位置する絶縁膜１３の上に半導体材料層５７を形成する。具体的には、実施の形態３の［工程−３１０］と同様にして、半導体材料層５７を形成すべき絶縁層１１及び絶縁膜１３が露出したレジスト層（図示せず）をフォトリソグラフィ技術に基づき形成する。そして、一方向からの斜め蒸着法にてペンタセンを蒸着した後、レジスト層を除去する。ペンタセン薄膜の形成条件は表１に例示したと同様とすればよい。こうして、図８の（Ａ）に示すように、ゲート電極１２の第１の側面上に位置する絶縁膜１３の部分の上に形成された半導体材料層５７の部分から成るチャネル形成領域５８を得ることができる。尚、ゲート電極１２の第２の側面上に位置する絶縁膜１３の部分の上には半導体材料層５７は形成されない。また、半導体材料層５７は、チャネル形成領域５８から絶縁層１１上を延びている。
【０１０６】
［工程−５２０］
次に、ゲート電極１２の頂面上に位置する半導体材料層５７の部分の上に第１のソース／ドレイン電極１４を形成し、ゲート電極１２の第１の側面に面する基体（具体的には、絶縁層１１）の部分の上に第２のソース／ドレイン電極１５を形成する（図８の（Ｂ）参照）。具体的には、実施の形態３の［工程−３２０］と同様の工程を実行する。
【０１０７】
尚、実施の形態５においても、半導体材料層５７を、実施の形態２において説明した半導体材料層２７と同様の方法で形成することもできる。
【０１０８】
（実施の形態６）
実施の形態６は、本発明の第３の態様に係る電界効果型トランジスタ、及び、本発明の第５の態様に係る電界効果型トランジスタの製造方法に関する。実施の形態６の電界効果型トランジスタの模式的な一部断面図を図９の（Ｄ）に示す。
【０１０９】
実施の形態６の電界効果型トランジスタは、
（Ａ）基体上に形成され、第１の側面及び第２の側面を有し、断面形状が三角形のゲート電極６２、
（Ｂ）ゲート電極６２の第１の側面、及び、第２の側面に形成された絶縁膜６３、
（Ｃ）ゲート電極６２の第２の側面上に位置する絶縁膜６３の部分の上に形成された第１のソース／ドレイン電極６４、
（Ｄ）ゲート電極６２の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極６５、並びに、
（Ｅ）第１のソース／ドレイン電極６４から第２のソース／ドレイン電極６５に亙り形成された半導体材料層６７、
を具備している。
【０１１０】
そして、ゲート電極６２の第１の側面上に位置する絶縁膜６３の部分の上に形成された半導体材料層６７の部分がチャネル形成領域６８に該当する。即ち、ゲート電極６２と、第１のソース／ドレイン電極６４と、ゲート電極６２の第１の側面上に位置する絶縁膜６３の部分の上に形成された半導体材料層６７の部分から成るチャネル形成領域６８と、第２のソース／ドレイン電極６５とによって電界効果型トランジスタが構成されている。
【０１１１】
実施の形態６の電界効果型トランジスタにおけるゲート長は、概ねゲート電極の第１の側面の斜面の長さによって規定されている。
【０１１２】
実施の形態６の電界効果型トランジスタにおいては、基体は、ガラスから成る基板１０、及び、基板１０の表面に形成されたＳｉＯ_２から成る絶縁層１１から構成されている。また、ゲート電極６２はアルミニウム（Ａｌ）から成り、絶縁膜６３は酸化アルミニウム（Ａｌ_２Ｏ_３）から成る。更には、第１のソース／ドレイン電極６４及び第２のソース／ドレイン電極６５は、Ｔｉ／Ａｕ積層膜から成る。更には、半導体材料層６７（チャネル形成領域６８）は、実施の形態１と同様に、ポリチオフェン［図１１の構造式（５）参照］、あるいは、側鎖を導入することで可溶化したペンタセンから成る。
【０１１３】
実施の形態６の電界効果型トランジスタにあっては、第１のソース／ドレイン電極６４は、ゲート電極６２の頂面上に位置する絶縁膜６３の部分の上に直接形成されている。また、第２のソース／ドレイン電極６５は、基体の上（より具体的には、絶縁層１１上）に直接形成されている。即ち、各電極６４，６５は、所謂ボトム・コンタクト型である。
【０１１４】
以下、基板等の模式的な一部断面図である図９の（Ａ）〜（Ｄ）を参照して、実施の形態６の電界効果型トランジスタの製造方法を説明する。
【０１１５】
［工程−６００］
例えばスパッタリング法にて成膜された厚さ１００ｎｍのＳｉＯ_２から成る絶縁層１１が表面に形成された例えばガラスから成る基板１０を準備する。そして、第１の側面及び第２の側面を有し、断面形状が三角形のゲート電極６２を基体上（より具体的には絶縁層１１上）に形成する。
【０１１６】
具体的には、アルミニウム（Ａｌ）から成り、厚さ０．７μｍのゲート電極形成層を真空蒸着法にて絶縁層１１上に成膜した後、ゲート電極を形成すべきゲート電極形成層の部分の上にフォトリソグラフィ技術に基づきレジスト層を形成する。レジスト層の断面形状を三角形とするが、このような断面形状を有するレジスト層は周知の方法で形成することができる。その後、レジスト層及びゲート電極形成層をエッチバックし、更に、ゲート電極形成層の部分をオーバーエッチングすることで、ゲート電極１２を得ることができる（図９の（Ａ）参照）。
【０１１７】
［工程−６１０］
その後、ゲート電極６２の第１の側面、及び、第２の側面に絶縁膜６３を形成する（図９の（Ｃ）参照）。具体的には、アルミニウムから成るゲート電極６２を陽極酸化することで、あるいは又、アルミニウムから成るゲート電極６２を酸素プラズマへ暴露させることで、Ａｌ_２Ｏ_３から成る絶縁膜６３を得ることができる。
【０１１８】
［工程−６２０］
次に、リフトオフ法にて、ゲート電極６２の第２の側面上に位置する絶縁膜６３の部分の上に第１のソース／ドレイン電極６４を形成し、ゲート電極６２の第１の側面に面する基体（具体的には、絶縁層１１）の部分の上に第２のソース／ドレイン電極６５を形成する。
【０１１９】
具体的には、実施の形態３の［工程−３２０］と同様にして、全面にレジスト層を形成した後、フォトリソグラフィ技術に基づき、レジスト層に開口部を設ける。次いで、開口部内を含む全面に、例えば一方向からの抵抗加熱斜め蒸着法に基づきＴｉ／Ａｕ積層膜を成膜する。ここで、Ｔｉ／Ａｕ積層膜の成膜条件は、Ｔｉ／Ａｕ積層膜がゲート電極６２の第１の側面で段切れて、第１のソース／ドレイン電極６４と第２のソース／ドレイン電極６５とが完全に絶縁されように選択する。その後、実施の形態１の［工程−１２０］と同様にしてレジスト層を除去することで、レジスト層上のＴｉ／Ａｕ積層膜を除去する。こうして、ゲート電極６２の第２の側面上に位置する絶縁膜６３の部分の上に直接、第１のソース／ドレイン電極６４を形成し、ゲート電極６２の第１の側面に面する基体（具体的には、絶縁層１１）の部分の上に直接、第２のソース／ドレイン電極６５を形成することができる（図９の（Ｃ）参照）。
【０１２０】
［工程−６３０］
その後、第１のソース／ドレイン電極６４から第２のソース／ドレイン電極６５に亙り半導体材料層６７を形成する。具体的には、全面に、溶媒に溶かした有機半導体材料を例えばスピンコート法に基づき塗布した後、乾燥／熱処理を施すことで、全面に半導体材料層６７を形成する。こうして、ゲート電極６２の第１の側面上に位置する絶縁膜６３の部分の上に形成された半導体材料層６７の部分から成るチャネル形成領域６８を得ることができる。
【０１２１】
その後、必須ではないが、半導体材料層６７上にレジスト層をフォトリソグラフィ技術に基づき形成し、レジスト層で被覆されていない半導体材料層６７の部分を例えばＯ_２プラズマへの暴露によってエッチングすることで、一種の素子分離を行うことが好ましい。こうして、図９の（Ｄ）に示す構造を有する電界効果型トランジスタを得ることができる。
【０１２２】
尚、実施の形態６においても、半導体材料層６７を、実施の形態２において説明した半導体材料層２７と同様の方法で形成することもできる。
【０１２３】
（実施の形態７）
実施の形態７は、本発明の第３の態様に係る電界効果型トランジスタ、及び、本発明の第６の態様に係る電界効果型トランジスタの製造方法に関する。実施の形態７の電界効果型トランジスタの模式的な一部断面図を図１０の（Ｂ）に示す。
【０１２４】
実施の形態７の電界効果型トランジスタにあっては、第１のソース／ドレイン電極６４は、半導体材料層７７を介してゲート電極６２の頂面上に位置する絶縁膜６３の部分の上に形成されている。また、第２のソース／ドレイン電極６５は、半導体材料層７７を介して基体の上（より具体的には、絶縁層１１の上）に形成されている。即ち、各電極６４，６５は、所謂トップ・コンタクト型である。
【０１２５】
これらの点を除き、実施の形態７の電界効果型トランジスタの構造は、実質的に、実施の形態６の電界効果型トランジスタの構造と同じとすることができるので、詳細な説明は省略する。
【０１２６】
以下、基板等の模式的な一部断面図である図１０の（Ａ）及び（Ｂ）を参照して、実施の形態７の電界効果型トランジスタの製造方法を説明する。
【０１２７】
［工程−７００］
先ず、実施の形態６の［工程−６００］、［工程−６１０］と同様にして、第１の側面及び第２の側面を有し、断面形状が三角形のゲート電極６２を基体（具体的には絶縁層１１）上に形成し、次いで、ゲート電極６２の第１の側面、及び、第２の側面に絶縁膜６３を形成する。
【０１２８】
［工程−７１０］
次いで、少なくともゲート電極６２の頂面及び第１の側面上に位置する絶縁膜６３の上に半導体材料層を形成する。具体的には、半導体材料層７７を形成すべき絶縁層１１が露出したレジスト層（図示せず）をフォトリソグラフィ技術に基づき形成し、一方向からの斜め蒸着法にてペンタセンを蒸着した後、レジスト層を除去する。ペンタセン薄膜の形成条件は表１に例示したと同様とすればよい。こうして、図１０の（Ａ）に示すように、ゲート電極６２の第１の側面上に位置する絶縁膜６３の部分の上に形成された半導体材料層７７の部分から成るチャネル形成領域７８を得ることができる。半導体材料層７７は、チャネル形成領域７８から絶縁層１１上を延びている。また、半導体材料層７７は、ゲート電極６２の第１の側面に面する基体の部分の上だけでなく、ゲート電極６２の第２の側面に面する基体の部分の上にも形成されるが、この半導体材料層の部分を、図１０においては参照番号７７Ａで示す。
【０１２９】
［工程−７２０］
その後、ゲート電極６２の第２の側面上に位置する絶縁膜６３の部分の上に第１のソース／ドレイン電極７４を形成し、ゲート電極６２の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極７５を形成する（図１０の（Ｂ）参照）。具体的には、実施の形態６の［工程−６２０］と同様の工程を実行すればよい。
【０１３０】
尚、実施の形態７においても、半導体材料層７７を、実施の形態２において説明した半導体材料層２７と同様の方法で形成することもできる。
【０１３１】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。電界効果型トランジスタの構造、製造条件は例示であり、適宜変更することができる。
【０１３２】
本発明の電界効果型トランジスタを、ディスプレイ装置や各種の電子機器に適用、使用する場合、基体に多数の電界効果型トランジスタを集積したモノリシック集積回路としてもよいし、各電界効果型トランジスタを切断して個別化し、ディスクリート部品として使用してもよい。
【０１３３】
【発明の効果】
本発明においては、ゲート長がゲート電極の膜厚で決定され、且つ、ソース／ドレイン電極とゲート電極とを自己整合的に形成することができるので、高精度、且つ、容易に短いゲート長を得ることができ、しかも、高精度の位置合わせ（マスクのアライメント）を行う必要が無く、ゲート電極とソース／ドレイン電極との間の寄生容量の増加を招くことがない。また、フォトリソグラフィ工程を減じることが可能となり、高価な製造装置の導入による電界効果型トランジスタの製造コスト増を回避することができる。本発明にあっては、ゲート電極に印加される電圧によって、ゲート電極側面の絶縁膜と半導体材料層との界面近傍の半導体材料層（チャネル形成領域）に電子又は正孔による導電層が誘起され、チャネル領域が形成される。このチャネル領域の長さは主にゲート電極の厚さで決まるため、１μｍ以下のゲート長を容易に達成することができる。
【図面の簡単な説明】
【図１】図１の（Ａ）〜（Ｃ）は、発明の実施の形態１の電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【図２】図２の（Ａ）〜（Ｃ）は、図１の（Ｃ）に引き続き、発明の実施の形態１の電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【図３】図３は、図２の（Ｃ）に引き続き、発明の実施の形態１の電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【図４】図４は、発明の実施の形態１の電界効果型トランジスタの模式的な平面図である。
【図５】図５の（Ａ）〜（Ｃ）は、発明の実施の形態２の電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【図６】図６の（Ａ）〜（Ｃ）は、発明の実施の形態３の電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【図７】図７の（Ａ）〜（Ｂ）は、発明の実施の形態４の電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【図８】図８の（Ａ）〜（Ｂ）は、発明の実施の形態５の電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【図９】図９の（Ａ）〜（Ｄ）は、発明の実施の形態６の電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【図１０】図１０の（Ａ）〜（Ｂ）は、発明の実施の形態７の電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【図１１】図１１は、本発明における使用に適した高分子材料の構造式を例示したものである。
【図１２】図１２は、本発明における使用に適した高分子材料の構造式を例示したものである。
【図１３】図１３は、本発明における使用に適した高分子材料の構造式を例示したものである。
【図１４】図１４の（Ａ）〜（Ｃ）は、従来の有機半導体材料を用いた電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【図１５】図１５の（Ａ）〜（Ｃ）は、図１４の（Ｃ）に引き続き、従来の有機半導体材料を用いた電界効果型トランジスタの製造方法を説明するための基板等の模式的な一部断面図である。
【符号の説明】
１０・・・基板、１１・・・絶縁層、１２，６２・・・ゲート電極、１２Ａ・・・ゲート電極形成層、１２Ｂ・・・ゲート電極延在部、１３，６３・・・絶縁膜、１４，６４，７４・・・第１のソース／ドレイン電極、１４Ａ・・・第１のソース／ドレイン電極接続部、１５，６５，７５・・・第２のソース／ドレイン電極、１５Ａ・・・第２のソース／ドレイン電極接続部、１６・・・第３のソース／ドレイン電極、１７，２７，３７，４７，５７，６７，７７・・・半導体材料層、１８・・・第１のチャネル形成領域、１９・・・第２のチャネル形成領域、４８，５８，６８，７８・・・チャネル形成領域、２０，２０，３１・・・レジスト層、２１・・・レジスト層、２２，３２・・・開口部、２６・・・分子はんだ層（下地層）、２８・・・Ａｕ微粒子、２７Ａ・・・第１層目の結合体層、２８Ａ・・・Ａｕ微粒子層、２９・・・４，４’−ビフェニルジチオール分子、ＦＥＴ_１・・・第１の電界効果型トランジスタ、ＦＥＴ_２・・・第２の電界効果型トランジスタ

Claims (13)

1. （Ａ）基体上に形成され、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極、
   （Ｂ）ゲート電極の頂面、第１の側面、及び、第２の側面に形成された絶縁膜、
   （Ｃ）ゲート電極の頂面上に位置する絶縁膜の部分の上に形成された第１のソース／ドレイン電極、
   （Ｄ）ゲート電極の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極、
   （Ｅ）ゲート電極の第２の側面に面する基体の部分の上に形成された第３のソース／ドレイン電極、並びに、
   （Ｆ）第２のソース／ドレイン電極から第１のソース／ドレイン電極を経て第３のソース／ドレイン電極に亙り形成された半導体材料層、
   を具備し、
   ゲート電極と、第１のソース／ドレイン電極と、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第１のチャネル形成領域と、第２のソース／ドレイン電極とによって第１の電界効果型トランジスタが構成され、
   ゲート電極と、第１のソース／ドレイン電極と、ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第２のチャネル形成領域と、第３のソース／ドレイン電極とによって第２の電界効果型トランジスタが構成されていることを特徴とする電界効果型トランジスタ。
2. （Ａ）基体上に形成され、頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極、
   （Ｂ）ゲート電極の頂面、及び、少なくとも第１の側面に形成された絶縁膜、
   （Ｃ）ゲート電極の頂面上に位置する絶縁膜の部分の上に形成された第１のソース／ドレイン電極、
   （Ｄ）ゲート電極の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極、並びに、
   （Ｅ）第１のソース／ドレイン電極から第２のソース／ドレイン電極に亙り形成された半導体材料層、
   を具備し、
   ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分がチャネル形成領域に該当することを特徴とする電界効果型トランジスタ。
3. （Ａ）基体上に形成され、第１の側面及び第２の側面を有し、断面形状が三角形のゲート電極、
   （Ｂ）ゲート電極の第１の側面、及び、第２の側面に形成された絶縁膜、
   （Ｃ）ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成された第１のソース／ドレイン電極、
   （Ｄ）ゲート電極の第１の側面に面する基体の部分の上に形成された第２のソース／ドレイン電極、並びに、
   （Ｅ）第１のソース／ドレイン電極から第２のソース／ドレイン電極に亙り形成された半導体材料層、
   を具備し、
   ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分がチャネル形成領域に該当することを特徴とする電界効果型トランジスタ。
4. 前記半導体材料層は有機材料から成ることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電界効果型トランジスタ。
5. 前記半導体材料層は、有機材料及び無機材料から成ることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電界効果型トランジスタ。
6. ゲート電極と、第１のソース／ドレイン電極と、第１のチャネル形成領域と、第２のソース／ドレイン電極とによって第１の電界効果型トランジスタが構成され、
   ゲート電極と、第１のソース／ドレイン電極と、第２のチャネル形成領域と、第３のソース／ドレイン電極とによって第２の電界効果型トランジスタが構成された電界効果型トランジスタの製造方法であって、
   （ａ）頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極を基体上に形成する工程と、
   （ｂ）ゲート電極の頂面、第１の側面、及び、第２の側面に絶縁膜を形成する工程と、
   （ｃ）ゲート電極の頂面上に位置する絶縁膜の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成し、併せて、ゲート電極の第２の側面に面する基体の部分の上に第３のソース／ドレイン電極を形成する工程と、
   （ｄ）第２のソース／ドレイン電極から第１のソース／ドレイン電極を経て第３のソース／ドレイン電極に亙り半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第１のチャネル形成領域を得、且つ、ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第２のチャネル形成領域を得る工程、
   を具備することを特徴とする電界効果型トランジスタの製造方法。
7. ゲート電極と、第１のソース／ドレイン電極と、第１のチャネル形成領域と、第２のソース／ドレイン電極とによって第１の電界効果型トランジスタが構成され、
   ゲート電極と、第１のソース／ドレイン電極と、第２のチャネル形成領域と、第３のソース／ドレイン電極とによって第２の電界効果型トランジスタが構成された電界効果型トランジスタの製造方法であって、
   （ａ）頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極を基体上に形成する工程と、
   （ｂ）ゲート電極の頂面、第１の側面、及び、第２の側面に絶縁膜を形成する工程と、
   （ｃ）少なくともゲート電極の頂面、第１の側面及び第２の側面上に位置する絶縁膜の上に半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第１のチャネル形成領域を得、ゲート電極の第２の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成る第２のチャネル形成領域を得る工程と、
   （ｄ）ゲート電極の頂面上に位置する半導体材料層の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成し、併せて、ゲート電極の第２の側面に面する基体の部分の上に第３のソース／ドレイン電極を形成する工程、
   を具備することを特徴とする電界効果型トランジスタの製造方法。
8. （ａ）頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極を基体上に形成する工程と、
   （ｂ）ゲート電極の頂面、及び、少なくとも第１の側面に絶縁膜を形成する工程と、
   （ｃ）ゲート電極の頂面上に位置する絶縁膜の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成する工程と、
   （ｄ）第１のソース／ドレイン電極から第２のソース／ドレイン電極に亙り半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成るチャネル形成領域を得る工程、
   を具備することを特徴とする電界効果型トランジスタの製造方法。
9. （ａ）頂面、第１の側面及び第２の側面を有し、断面形状が略四角形のゲート電極を基体上に形成する工程と、
   （ｂ）ゲート電極の頂面、及び、少なくとも第１の側面に絶縁膜を形成する工程と、
   （ｃ）少なくともゲート電極の頂面及び第１の側面上に位置する絶縁膜の上に半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成るチャネル形成領域を得る工程と、
   （ｄ）ゲート電極の頂面上に位置する半導体材料層の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成する工程、
   を具備することを特徴とする電界効果型トランジスタの製造方法。
10. （ａ）第１の側面及び第２の側面を有し、断面形状が三角形のゲート電極を基体上に形成する工程と、
    （ｂ）ゲート電極の第１の側面、及び、第２の側面に絶縁膜を形成する工程と、
    （ｃ）ゲート電極の第２の側面上に位置する絶縁膜の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成する工程と、
    （ｄ）第１のソース／ドレイン電極から第２のソース／ドレイン電極に亙り半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成るチャネル形成領域を得る工程、
    を具備することを特徴とする電界効果型トランジスタの製造方法。
11. （ａ）第１の側面及び第２の側面を有し、断面形状が三角形のゲート電極を基体上に形成する工程と、
    （ｂ）ゲート電極の第１の側面、及び、第２の側面に絶縁膜を形成する工程と、
    （ｃ）少なくともゲート電極の頂面及び第１の側面上に位置する絶縁膜の上に半導体材料層を形成し、以て、ゲート電極の第１の側面上に位置する絶縁膜の部分の上に形成された半導体材料層の部分から成るチャネル形成領域を得る工程と、
    （ｄ）ゲート電極の第２の側面上に位置する絶縁膜の部分の上に第１のソース／ドレイン電極を形成し、ゲート電極の第１の側面に面する基体の部分の上に第２のソース／ドレイン電極を形成する工程、
    を具備することを特徴とする電界効果型トランジスタの製造方法。
12. 前記半導体材料層は有機材料から成ることを特徴とする請求項６乃至請求項１１のいずれか１項に記載の電界効果型トランジスタの製造方法。
13. 前記半導体材料層は、有機材料及び無機材料から成ることを特徴とする請求項６乃至請求項１１のいずれか１項に記載の電界効果型トランジスタの製造方法。

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