JP5194401B2 - 電荷移動錯体薄膜、及び、電界効果型トランジスタ - Google Patents

Description

本発明は、電荷移動錯体薄膜、及び、電界効果型トランジスタに関する。

従来のシリコン半導体基板等から半導体装置を製造する場合、フォトリソグラフィ技術や各種の薄膜形成技術が用いられている。ところが、これらの生産技術は複雑であり、半導体装置の製造に長時間を必要とし、半導体装置の製造コストの低減に対する大きな障害となっている。また、従来の半導体装置は所謂バルクであり、可撓性や柔軟性が要求される分野への応用が困難である。更には、ムーアの法則に象徴されるように、高速化（集積）の限界が見えつつある。

このような従来のシリコン半導体基板等に基づく半導体装置に代わる電子素子、例えば、電界効果型トランジスタ（ＦＥＴ）として、導電性高分子材料を用いた素子の研究、開発が鋭意進められており、柔軟、且つ、安価な有機エレクトロニクスという新しい分野が拓かれつつある。このような有機エレクトロニクスの一分野である電界効果型トランジスタ（ＦＥＴ）が、例えば、特開２００５−１２３３５４から公知である。この特許公開公報に開示されたＦＥＴは、ソース／ドレイン電極、ソース／ドレイン電極の間に形成されたチャネル形成領域層、及び、ゲート絶縁膜を介してチャネル形成領域層に対向して設けられたゲート電極を備えている。そして、チャネル形成領域層は、その厚さ方向に、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが順次積層されて成る分離積層型の電荷移動錯体薄膜から構成されている。

この特許公開公報に開示されたＦＥＴにあっては、チャネル形成領域層において、厚さ方向に電界を加えることによって、中性−イオン性相転移を生じさせることができる。即ち、ドナー分子層とアクセプター分子層との界面において、電荷の移動を生じさせることができる。具体的には、ゲート電極の上方にドナー分子層が形成され、このドナー分子層上にアクセプター分子層が形成されている場合、ソース電極に対してゲート電極がマイナスとなるように電圧を印加することで、アクセプター分子層からドナー分子層へ順方向の電界がアクセプター分子層／ドナー分子層の界面に印加され、ドナー分子のＨＯＭＯバンドからアクセプター分子のＬＵＭＯバンドへ電子が移動し、両層にキャリヤを発生させる。そして、その結果、電界を加える前には高抵抗状態（絶縁体状態）であった分離積層型の電荷移動錯体薄膜あるいはチャネル形成領域層は低抵抗状態（金属的伝導状態）となり、オン／オフ動作を行うことができる。しかも、このような相転移は速やかに生じるが故に、ＦＥＴは高い動作性能を有する。

特開２００５−１２３３５４

しかしながら、ドナー分子層及びアクセプター分子層の両層をオフ状態で完全に絶縁化することが難しい。即ち、この特許公開公報に開示されたＦＥＴの製造工程中において、これらの層に混入した不純物等に起因した局在準位によってキャリヤが残留し、これが、オフ状態の悪化を招いている。云い換えれば、高オン／オフ比の実現が困難であるといった問題を有している。また、この特許公開公報に開示されたＦＥＴにあっては、ドナー分子層のＨＯＭＯバンドからアクセプター分子層のＬＵＭＯバンドへの電荷移動を生じさせるためには、比較的大きなゲート電界強度が必要とされるといった問題を有している。

従って、本発明の目的は、高オン／オフ比を達成することができ、しかも、ゲート電極へ印加する電圧の低電圧化を達成し得る構成、構造を有する電界効果型トランジスタ、及び、限定するものではないが、係る電界効果型トランジスタのチャネル形成領域を構成するのに適した電荷移動錯体薄膜を提供することにある。

上記の目的を達成するための本発明の第１の態様あるいは第２の態様に係る分離積層型の電荷移動錯体薄膜は、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが、少なくとも各１層、積層された積層構造を有する。

尚、以下の説明において使用する記号の意味は、次のとおりである。
ｔ_D：ドナー分子層の厚さ
ｔ_A：アクセプター分子層の厚さ
Ｘ _D ：ドナー分子層における空乏層の厚さの最大値
Ｘ _A ：アクセプター分子層における空乏層の厚さの最大値
Ｎ_D：ドナー分子層におけるアクセプター準位密度
Ｎ_A：アクセプター分子層におけるドナー準位密度

そして、本発明の第１の態様に係る分離積層型の電荷移動錯体薄膜は、
ｔ_A≦Ｘ _A （１）
ｔ_D≦Ｘ _D （２）
Ｎ_D・ｔ_A≒Ｎ_A・ｔ_D （３）
を満足することを特徴とする。

また、本発明の第２の態様に係る分離積層型の電荷移動錯体薄膜は、
ｔ_A≦Ｘ _A （１）
ｔ_D≦Ｘ _D （２）
を満足し、且つ、積層構造は全体が空乏化されていることを特徴とする。

上記の目的を達成するための本発明の第１の態様あるいは第２の態様に係る電界効果型トランジスタは、
（Ａ）ソース／ドレイン電極、
（Ｂ）該ソース／ドレイン電極の間に形成されたチャネル形成領域、及び、
（Ｃ）ゲート絶縁膜を介してチャネル形成領域に対向して設けられたゲート電極、
を備えた電界効果型トランジスタであって、
チャネル形成領域は、その厚さ方向に、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが、少なくとも各１層、積層された積層構造を有する分離積層型の電荷移動錯体薄膜から構成されている。

そして、本発明の第１の態様に係る電界効果型トランジスタにおいて、分離積層型の電荷移動錯体薄膜は、
ｔ_A≦Ｘ _A （１）
ｔ_D≦Ｘ _D （２）
Ｎ_D・ｔ_A≒Ｎ_A・ｔ_D （３）
を満足することを特徴とする。

また、本発明の第２の態様に係る電界効果型トランジスタにおいて、分離積層型の電荷移動錯体薄膜は、
ｔ_A≦Ｘ _A （１）
ｔ_D≦Ｘ _D （２）
を満足し、且つ、チャネル形成領域を構成する積層構造は、ゲート電極に電圧を印加しない状態において、全体が空乏化されていることを特徴とする。

本発明の第１の態様若しくは第２の態様に係る電界効果型トランジスタ（以下、これらを総称して、単に、本発明の電界効果型トランジスタと呼ぶ場合がある）にあっては、ドナー分子層とアクセプター分子層との界面に形成された空乏層内における電気二重層からの順方向バイアス電界によって、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との間に電荷移動状態が誘発されることが、ゲート閾値電圧Ｖ_thの低減、ひいては、ゲート電極に印加されるゲート電圧の低減、といった観点から望ましい。

上述した好ましい形態を含む、本発明の第１の態様若しくは第２の態様に係る分離積層型の電荷移動錯体薄膜あるいは電界効果型トランジスタ（以下、これらを総称して、単に、本発明と呼ぶ場合がある）において、ドナー分子層を構成するドナー分子の気相におけるイオン化エネルギーは６．０ｅＶ乃至７．５ｅＶであり、アクセプター分子層を構成するアクセプター分子の気相における電子親和力は１．９ｅＶ乃至３．４ｅＶであることが好ましい。各種のドナー分子の一部等の分子構造を図８及び図９に示し、アクセプター分子の一部等の分子構造を図１０、図１１、図１２に示す。

以上に説明した好ましい形態、構成を含む本発明において、ドナー分子層及びアクセプター分子層の形成方法として、真空蒸着法やスパッタリング法に例示される物理的気相成長法（ＰＶＤ法）；各種の化学的気相成長法（ＣＶＤ法）；スピンコート法；浸漬法；キャスト法；スクリーン印刷法やインクジェット印刷法、オフセット印刷法、グラビア印刷法といった各種の印刷法；スタンプ法；スプレー法；ナノインプリント法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法といった各種のコーティング法の内のいずれかを挙げることができる。あるいは又、エピタキシャル成長法若しくは自己組織化法にて形成することができる。より具体的には、本発明における電荷移動錯体薄膜は、例えば、分子エピタキシャル成長法（Molecular Layer Epitaxy 法，ＭＬＥ法）により形成することができるし、また、溶液プロセスによる自己組織化によって形成することもできる。このＭＬＥ法については、"Organic Quantum-Confined Structures through Molecular Layer Epitaxy", by V. Burtman, A. Zelichenok, and S. Yitzchaik, Angew. Chem. Int. Ed. 38, 2041-2045 (1999) にその詳細が記述されている。

本発明の第１の態様に係る分離積層型の電荷移動錯体薄膜、あるいは又、本発明の第１の態様に係る電界効果型トランジスタにおける分離積層型の電荷移動錯体薄膜にあっては、ドナー分子層におけるアクセプター準位密度Ｎ _A とドナー分子層の厚さｔ _D の積の値と、アクセプター分子層におけるドナー準位密度Ｎ _D とアクセプター分子層の厚さｔ _A の積の値とは、概ね等しいが（即ち「≒」で表現しているが）、ここで、概ね等しいとは、限定するものでは無いが、
０．９≦Ｎ_D・ｔ_A／Ｎ_A・ｔ_D≦１．１
であることを意味する。

本発明において、ドナー分子層の厚さｔ_D、アクセプター分子層の厚さｔ_Aは、例えば、水晶振動子を用いた膜厚計に基づき測定することができる。

本発明の電界効果型トランジスタにあっては、ゲート電極に近い層がドナー分子層であってもよいし、アクセプター分子層であってもよい。また、本発明にあっては、ドナー分子層とアクセプター分子層とが、少なくとも各１層、積層されていればよく、１層のドナー分子層と１層のアクセプター分子層とが積層されて成る積層体が、複数、積層された積層構造としてもよい。即ち、１層のドナー分子層を「Ｌ_D」で表記し、１層のアクセプター分子層を「Ｌ_A」で表記したとき、積層構造は、Ｌ_D／Ｌ_A（「／」の前が上層、後が下層）であってもよいし、（Ｌ_D／Ｌ_A）_m（但し、ｍは２以上の整数）とすることもできるし、Ｌ_A／Ｌ_Dであってもよいし、（Ｌ_A／Ｌ_D）_mとすることもできる。尚、（Ｌ_D／Ｌ_A）_m、（Ｌ_A／Ｌ_D）_mとは、積層体が「ｍ」層、積層された積層構造を意味する。ここで、積層体がｍ層、積層された積層構造とする場合、各積層体を構成するドナー分子層Ｌ_D及びアクセプター分子層Ｌ_Aが、式（１）〜式（３）を満足し、あるいは、式（１）〜式（２）を満足し、且つ、積層構造は全体が空乏化されているといった要件を満足する必要がある。

尚、本発明における積層構造は、分離積層型（Segregated stack）と呼ばれる。この分離積層型と対照的な概念として、交互積層型（Mixed stack）が知られている。ここで、交互積層型の電荷移動錯体薄膜とは、１つの層内に、ドナー分子層を構成する分子によって占められた領域と、アクセプター分子層を構成する分子によって占められた領域とが混在しており、このような層が多数積層された薄膜を指す。交互積層型にあっては、同種の分子のみによって形成された層が積層された構造を取ることはない。

以下の説明において、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが、少なくとも各１層、積層された積層構造を、単に、「積層構造」と呼ぶ場合がある。また、分離積層型の電荷移動錯体薄膜を、以下、単に、電荷移動錯体薄膜と呼ぶ場合がある。

以上に説明した好ましい形態、構成を含む本発明の電界効果型トランジスタ（ＦＥＴ）として、ボトムゲート／ボトムコンタクト型、ボトムゲート／トップコンタクト型、トップゲート／ボトムコンタクト型、トップゲート／トップコンタクト型を挙げることができる。

より具体的には、ボトムゲート／ボトムコンタクト型の電界効果型トランジスタは、
（ａ）支持体上に形成されたゲート電極、
（ｂ）ゲート電極及び支持体上に形成されたゲート絶縁膜、
（ｃ）ゲート絶縁膜上に形成されたソース／ドレイン電極、並びに、
（ｄ）ソース／ドレイン電極の間であってゲート絶縁膜上に形成され、電荷移動錯体薄膜によって構成されたチャネル形成領域、
を備えている。

また、ボトムゲート／トップコンタクト型の電界効果型トランジスタは、
（ａ）支持体上に形成されたゲート電極、
（ｂ）ゲート電極及び支持体上に形成されたゲート絶縁膜、
（ｃ）ゲート絶縁膜上に形成され、電荷移動錯体薄膜によって構成されたチャネル形成領域を含むチャネル形成領域構成層、並びに、
（ｄ）チャネル形成領域構成層上に形成されたソース／ドレイン電極、
を備えている。

また、トップゲート／ボトムコンタクト型の電界効果型トランジスタは、
（ａ）支持体上に形成されたソース／ドレイン電極、
（ｂ）ソース／ドレイン電極の間の支持体上に形成され、電荷移動錯体薄膜によって構成されたチャネル形成領域、
（ｃ）ソース／ドレイン電極及びチャネル形成領域上に形成されたゲート絶縁膜、並びに、
（ｄ）ゲート絶縁膜上に形成されたゲート電極、
を備えている。

また、トップゲート／トップコンタクト型の電界効果型トランジスタは、
（ａ）支持体上に形成され、電荷移動錯体薄膜によって構成されたチャネル形成領域を含むチャネル形成領域構成層、
（ｂ）チャネル形成領域構成層上に形成されたソース／ドレイン電極、
（ｃ）ソース／ドレイン電極及びチャネル形成領域上に形成されたゲート絶縁膜、並びに、
（ｄ）ゲート絶縁膜上に形成されたゲート電極、
を備えている。

支持体は、酸化ケイ素系材料（例えば、ＳｉＯ_Xやスピンオンガラス（ＳＯＧ））；窒化ケイ素（ＳｉＮ_Y）；酸化アルミニウム（Ａｌ₂Ｏ₃）；金属酸化物高誘電絶縁膜から構成することができる。支持体をこれらの材料から構成する場合、支持体を、以下に挙げる材料から適宜選択された支持部材上に（あるいは支持部材の上方に）形成すればよい。即ち、支持部材として、あるいは又、上述した支持体以外の支持体として、ポリメチルメタクリレート（ポリメタクリル酸メチル，ＰＭＭＡ）やポリビニルアルコール（ＰＶＡ）、ポリビニルフェノール（ＰＶＰ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド、ポリカーボネート（ＰＣ）、ポリエチレンテレフタレート（ＰＥＴ）に例示される有機ポリマー（高分子材料から構成された可撓性を有するプラスチック・フィルムやプラスチック・シート、プラスチック基板といった高分子材料の形態を有する）を挙げることができる。このような可撓性を有する高分子材料から構成された支持体を使用すれば、例えば曲面形状を有するディスプレイ装置や電子機器への電界効果型トランジスタの組込みあるいは一体化が可能となる。あるいは又、支持体（あるいは支持部材）として、各種ガラス基板や、表面に絶縁膜が形成された各種ガラス基板、石英基板、表面に絶縁膜が形成された石英基板、表面に絶縁膜が形成されたシリコン基板を挙げることができる。電気絶縁性の支持部材としては、以上に説明した材料から適切な材料を選択すればよい。支持部材として、その他、導電性基板（金やアルミニウム等の金属から成る基板、高配向性グラファイトから成る基板）を挙げることもできる。

本発明の電界効果型トランジスタにおいて、ゲート電極やソース／ドレイン電極、各種の配線を構成する材料として、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、インジウム（Ｉｎ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）等の金属、あるいは、これらの金属元素を含む合金、これらの金属から成る導電性粒子、これらの金属を含む合金の導電性粒子、不純物を含有したポリシリコン等の導電性物質を挙げることができるし、これらの元素を含む層の積層構造とすることもできる。更には、ゲート電極やソース／ドレイン電極、各種の配線を構成する材料として、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］といった有機材料（導電性高分子）を挙げることもできる。

本発明の電界効果型トランジスタにおいて、ゲート電極やソース／ドレイン電極、各種の配線の形成方法として、これらを構成する材料にも依るが、ＰＶＤ法；各種のＣＶＤ法；スピンコート法；浸漬法；キャスト法；上述した各種の印刷法；スタンプ法；スプレー法；ナノインプリント法；上述した各種のコーティング法；リフト・オフ法；ゾル−ゲル法；電着法；シャドウマスク法；電解メッキ法や無電解メッキ法あるいはこれらの組合せといったメッキ法の内のいずれかと、必要に応じてパターニング技術との組合せを挙げることができる。尚、ＰＶＤ法として、（ａ）電子ビーム加熱法、抵抗加熱法、フラッシュ蒸着等の各種真空蒸着法、（ｂ）プラズマ蒸着法、（ｃ）２極スパッタリング法、直流スパッタリング法、直流マグネトロンスパッタリング法、高周波スパッタリング法、マグネトロンスパッタリング法、イオンビームスパッタリング法、バイアススパッタリング法等の各種スパッタリング法、（ｄ）ＤＣ（direct current）法、ＲＦ法、多陰極法、活性化反応法、電界蒸着法、高周波イオンプレーティング法、反応性イオンプレーティング法等の各種イオンプレーティング法を挙げることができる。

更には、本発明の電界効果型トランジスタにおいて、ゲート絶縁膜を構成する材料として、酸化ケイ素系材料；窒化ケイ素（ＳｉＮ_Y）；酸化アルミニウム（Ａｌ₂Ｏ₃）等の金属酸化物高誘電絶縁膜にて例示される無機系絶縁材料だけでなく、ポリメチルメタクリレート（ＰＭＭＡ）；ポリビニルフェノール（ＰＶＰ）；ポリビニルアルコール（ＰＶＡ）；ポリイミド；ポリカーボネート（ＰＣ）；ポリエチレンテレフタレート（ＰＥＴ）；ポリスチレン；Ｎ−２（アミノエチル）３−アミノプロピルトリメトキシシラン（ＡＥＡＰＴＭＳ）、３−メルカプトプロピルトリメトキシシラン（ＭＰＴＭＳ）、オクタデシルトリクロロシラン（ＯＴＳ）等のシラノール誘導体（シランカップリング剤）；オクタデカンチオール、ドデシルイソシアネイト等の一端にゲート電極と結合可能な官能基を有する直鎖炭化水素類にて例示される有機系絶縁材料（有機ポリマー）を挙げることができるし、これらの組み合わせを用いることもできる。尚、酸化ケイ素系材料として、酸化シリコン（ＳｉＯ_X）、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、酸化窒化シリコン（ＳｉＯＮ）、ＳＯＧ（スピンオングラス）、低誘電率ＳｉＯ₂系材料（例えば、ポリアリールエーテル、シクロパーフルオロカーボンポリマー及びベンゾシクロブテン、環状フッ素樹脂、ポリテトラフルオロエチレン、フッ化アリールエーテル、フッ化ポリイミド、アモルファスカーボン、有機ＳＯＧ）を例示することができる。

ゲート絶縁膜の形成方法として、上述の各種ＰＶＤ法；各種ＣＶＤ法；スピンコート法；浸漬法；キャスト法；上述した各種印刷法；上述した各種コーティング法；ゾル−ゲル法；電着法；シャドウマスク法；及び、スプレー法の内のいずれかを挙げることができる。あるいは又、ゲート絶縁膜は、ゲート電極の表面を酸化あるいは窒化することによって形成することができるし、ゲート電極の表面に酸化膜や窒化膜を成膜することで得ることもできる。ゲート電極の表面を酸化する方法として、ゲート電極を構成する材料にも依るが、Ｏ₂プラズマを用いた酸化法、陽極酸化法を例示することができる。また、ゲート電極の表面を窒化する方法として、ゲート電極を構成する材料にも依るが、Ｎ₂プラズマを用いた窒化法を例示することができる。あるいは又、例えば、Ａｕ電極に対しては、一端をメルカプト基で修飾された直鎖状炭化水素のように、ゲート電極と化学的に結合を形成し得る官能基を有する絶縁性分子によって、浸漬法等の方法で自己組織的にゲート電極表面を被覆することで、ゲート電極の表面にゲート絶縁膜を形成することもできる。あるいは又、ゲート電極の表面をシラノール誘導体（シランカップリング剤）により修飾することで、ゲート絶縁膜を形成することもできる。

本発明の電界効果型トランジスタを、ディスプレイ装置や各種の電子機器に適用、使用する場合、支持部材、支持体に多数の電界効果型トランジスタを集積したモノリシック集積回路としてもよいし、多数の電界効果型トランジスタを切断して個別化し、ディスクリート部品として使用してもよい。また、本発明の電界効果型トランジスタを樹脂にて封止してもよい。

本発明の第１の態様においては、ドナー分子層の厚さｔ_Dは、ドナー分子層における空乏層の厚さの最大値Ｘ _D 以下の値であり（即ち、式（１）を満足し）、アクセプター分子層の厚さｔ_Aは、アクセプター分子層における空乏層の厚さの最大値Ｘ _A 以下の値である（即ち、式（２）を満足する）。従って、ドナー分子層及びアクセプター分子層の全体を空乏化することが可能となる。しかも、式（３）を満足する。
即ち、式（３）のｔ_A及びｔ_Dは、それぞれ、式（１）、式（２）に示すようにＸ _A 及びＸ _D 以下であるが故に、接合部において、ドナー分子層、アクセプター分子層の何れかが空乏化するまで電荷が移動する。ここで、仮に、アクセプター分子層側が空乏化したと仮定すると、電気的中性条件から、ドナー分子層側の空乏層厚さｔは、
Ｎ_D・ｔ_A≒Ｎ_A・ｔ
を満たす必要がある。このｔを、ドナー分子層の厚さｔ_Dと一致させることで、全体を空乏化することが可能となる。従って、ドナー分子層とアクセプター分子層とが積層された積層構造の空乏化を図ることができる結果、電界効果型トランジスタのオフ状態における絶縁性の向上を図ることができる。また、本発明の第２の態様にあっては、式（１）及び式（２）を満足し、しかも、積層構造は全体が空乏化されているので、電界効果型トランジスタのオフ状態における絶縁性の向上を図ることができる。

以下、図面を参照して、実施例に基づき本発明を説明する。

実施例１は、本発明の第１の態様あるいは第２の態様に係る分離積層型の電荷移動錯体薄膜及び電界効果型トランジスタ（ＦＥＴ）に関する。

実施例１における電荷移動錯体薄膜は、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが、少なくとも各１層（実施例１においては、具体的には各１層）、積層された積層構造を有する。

また、実施例１におけるＦＥＴは、広くは、
（Ａ）ソース／ドレイン電極、
（Ｂ）ソース／ドレイン電極の間に形成されたチャネル形成領域、及び、
（Ｃ）ゲート絶縁膜を介してチャネル形成領域に対向して設けられたゲート電極、
を備えており、
チャネル形成領域は、上述した電荷移動錯体薄膜から構成されている。

そして、実施例１における電荷移動錯体薄膜、あるいは、実施例１におけるＦＥＴにあっては、
ｔ_A≦Ｘ _A （１）
ｔ_D≦Ｘ _D （２）
Ｎ_D・ｔ_A≒Ｎ_A・ｔ_D （３）
を満足する。

あるいは又、実施例１における電荷移動錯体薄膜、あるいは、実施例１におけるＦＥＴにあっては、
ｔ_A≦Ｘ _A （１）
ｔ_D≦Ｘ _D （２）
を満足し、且つ、積層構造は全体が空乏化されており、あるいは、チャネル形成領域を構成する積層構造は、ゲート電極に電圧を印加しない状態において、全体が空乏化されている。

実施例１においては、ドナー分子層を構成するドナー分子をペリレンとし、アクセプター分子層を構成するアクセプター分子をＴＣＮＱとした。尚、ペリレンの気相におけるイオン化エネルギーは７．０ｅＶであり、ＴＣＮＱの気相における電子親和力は２．８ｅＶである。

実施例１の試作品としてＦＥＴを試作した。即ち、不純物が高濃度にドープされたシリコン半導体基板を使用し、ゲート電極の形成を省略して、このシリコン半導体基板それ自体をゲート電極として用い、ゲート絶縁膜を、シリコン半導体基板の表面を熱酸化することによって形成されたＳｉＯ₂から構成した。そして、ゲート絶縁膜上に、金薄膜から成るソース／ドレイン電極を形成し、更に、全面に、表１に示す薄膜を真空蒸着法にて成膜した。このような試作品の概念図を、図１の（Ａ）に示す。そして、ソース電極を接地し、ドレイン電極に３０ボルトを印加した状態で、ゲート電極に相当するシリコン半導体基板に電圧Ｖ_gを印加したときのソース電極とドレイン電極との間に流れるドレイン電流Ｉ_dを測定した。その結果を図１の（Ｂ）に示す。尚、図１の（Ｂ）において、曲線（Ａ）〜（Ｅ）は、試作品−Ａ〜試作品−Ｅにて得られた結果を示す。

試作品−Ａの場合、即ち、ドナー分子層、単層の場合、ＦＥＴのチャネル形成領域における導電型はｎ型を示し、試作品−Ｅの場合、即ち、アクセプター分子層、単層の場合、ＦＥＴのチャネル形成領域における導電型はｐ型を示す。また、試作品−Ｂのように、ドナー分子層上に非常に薄いアクセプター分子層が形成されている場合には、ｎ型伝導性は弱まり、試作品−Ｃ、試作品−Ｄのように、ドナー分子層上に形成されたアクセプター分子層の厚さが厚くなると、ｐ型伝導性へとキャリヤの極性が反転していることが確認できた。

この一連の現象は、次のように解釈される。即ち、ドナー分子層のフェルミレベルＥ_F ^Dは、ＨＯＭＯバンドの近傍に存在し、禁制帯内に活性化エネルギーの低いアクセプター準位（密度をＮ_Aとする）を形成していると推測される。アクセプター分子層についても、同様に、ＬＵＭＯハンドの近傍にドナー準位（密度をＮ_Dとする）を形成していると考えられる（図２の（Ａ）参照）。そして、ドナー分子層とアクセプター分子層とを接合すると（ドナー分子層及びアクセプター分子層の厚さを無限大と仮定する）、界面に空乏層が形成されて、ドナー分子層のフェルミレベルＥ_F ^Dとアクセプター分子層のフェルミレベルＥ_F ^Aとが一致する。このときのドナー分子層側の厚さをＸ _D （ドナー分子層における空乏層の厚さの最大値）、アクセプター分子層側の厚さをＸ _A （アクセプター分子層における空乏層の厚さの最大値）とする。ドナー分子層側の厚さがＸ _D 以下である場合、その上に形成されたアクセプター分子層の厚さを増加させるに従い、図３の（Ａ）に模式的に示すように、積層構造全体としてｎ型伝導性を示すが、空乏層が拡がり、更には、図３の（Ｂ）に模式的に示すように、積層構造全体が空乏層となり絶縁化し、更には、図３の（Ｃ）に模式的に示すように、積層構造全体としてｐ型伝導性を示すようになる。このようなメカニズムで、図１の（Ｂ）の実測データに見られるキャリヤ極性の反転現象を理解することができる。

また、図１の（Ｂ）の曲線（Ｃ）、曲線（Ｄ）、曲線（Ｅ）を比較すると、試作品−Ｅから得られた曲線（Ｅ）よりも、試作品−Ｃ、試作品−Ｄから得られた曲線（Ｃ）、曲線（Ｄ）において、Ｖ_gの立ち上がりの閾値である閾値電圧Ｖ_thがマイナス側にシフトしていることが確認できる。この現象は、界面の空乏化に伴う電気二重層の形成に起因していると考えられ、このことからも、この物理描像の妥当性が裏付けられる。従って、式（１）、式（２）、式（３）を満足するように、ドナー分子層及びアクセプター分子層の厚さ、ドナー準位密度／アクセプター準位密度を制御することで、チャネル形成領域全体を空乏化し、ＦＥＴのオフ状態の悪化の要因である局在準位に由来した不要なキャリヤを排除することが可能となる。

更には、このようなドナー分子層とアクセプター分子層の界面の空乏層においては、局在準位間の電荷の移動を伴うため、電気二重層が形成された状態にある。この電気二重層内部の局所電界は、図２の（Ｂ）に示すように、界面で最大となり、その向きはアクセプター分子層からドナー分子層へ向かう順方向バイアスとして作用し、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との間に電荷移動状態が誘発される。従って、ＦＥＴの閾値電圧Ｖ_thを低下させる効果も、併せて実現される。

実施例２〜実施例５においては、実施例１において説明したＦＥＴをより具体的に説明する。

図４の（Ｂ）に模式的な一部断面図を示すように、実施例２のＦＥＴは、ボトムゲート／ボトムコンタクト型のＦＥＴ［より具体的には、薄膜トランジスタ（ＴＦＴ）］であり、
（ａ）支持体１０上に形成されたゲート電極１４、
（ｂ）ゲート電極１４及び支持体１０上に形成されたゲート絶縁膜１５、
（ｃ）ゲート絶縁膜１５上に形成されたソース／ドレイン電極１６、並びに、
（ｄ）ソース／ドレイン電極１６の間であってゲート絶縁膜１５上に形成され、電荷移動錯体薄膜２０によって構成されたチャネル形成領域１７、
を備えている。

以下、支持体等の模式的な一部端面図である図４の（Ａ）及び（Ｂ）を参照して、実施例２のＦＥＴの製造方法の概要を説明する。

［工程−２００］
先ず、支持体１０上にゲート電極１４を形成する。具体的には、ガラス基板１１の表面に形成されたＳｉＯ₂から成る絶縁膜１２上に、ゲート電極１４を形成すべき部分が除去されたレジスト層（図示せず）を、リソグラフィ技術に基づき形成する。その後、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、ゲート電極１４としての金（Ａｕ）層を、順次、真空蒸着法にて全面に成膜し、その後、レジスト層を除去する。こうして、所謂リフト・オフ法に基づき、ゲート電極１４を得ることができる。

［工程−２１０］
次に、ゲート電極１４を含む支持体１０（より具体的には、ガラス基板１１の表面に形成された絶縁膜１２）上に、ゲート絶縁膜１５を形成する。具体的には、ＳｉＯ₂から成るゲート絶縁膜１５を、スパッタリング法に基づきゲート電極１４及び絶縁膜１２上に形成する。ゲート絶縁膜１５の成膜を行う際、ゲート電極１４の一部をハードマスクで覆うことによって、ゲート電極１４の取出部（図示せず）をフォトリソグラフィ・プロセス無しで形成することができる。

［工程−２２０］
その後、ゲート絶縁膜１５の上に、金（Ａｕ）層から成るソース／ドレイン電極１６を形成する（図４の（Ａ）参照）。具体的には、密着層としての厚さ約０．５ｎｍのチタン（Ｔｉ）層（図示せず）、及び、ソース／ドレイン電極１６として厚さ約２５ｎｍの金（Ａｕ）層を、順次、真空蒸着法に基づき形成する。これらの層の成膜を行う際、ゲート絶縁膜１５の一部をハードマスクで覆うことによって、ソース／ドレイン電極１６をフォトリソグラフィ・プロセス無しで形成することができる。

［工程−２３０］
次いで、電荷移動錯体薄膜２０を全面に形成する。具体的には、式（１）、式（２）及び式（３）を満足するように、ペリレンからドナー分子が構成されたドナー分子層、及び、ＴＣＮＱからアクセプター分子が構成されたアクセプター分子層を、順次、全面に、真空蒸着法にて形成する（図４の（Ｂ）参照）。

［工程−２４０］
最後に、全面にパッシベーション膜（図示せず）を形成することで、ボトムゲート／ボトムコンタクト型のＦＥＴ（具体的には、ＴＦＴ）を得ることができる。

実施例３は、実施例２の変形である。実施例３にあっては、ＦＥＴを、ボトムゲート／トップコンタクト型のＦＥＴ（具体的には、ＴＦＴ）とした。実施例３のＦＥＴは、図５の（Ｂ）に模式的な一部断面図を示すように、
（ａ）支持体１０上に形成されたゲート電極１４、
（ｂ）ゲート電極１４及び支持体１０上に形成されたゲート絶縁膜１５、
（ｃ）ゲート絶縁膜１５上に形成され、電荷移動錯体薄膜２０によって構成されたチャネル形成領域１７を含むチャネル形成領域構成層１８、並びに、
（ｄ）チャネル形成領域構成層１８上に形成されたソース／ドレイン電極１６、
を備えている。

以下、支持体等の模式的な一部端面図である図５の（Ａ）及び（Ｂ）を参照して、実施例３のＦＥＴの製造方法の概要を説明する。

［工程−３００］
先ず、実施例２の［工程−２００］と同様にして、支持体１０上にゲート電極１４を形成した後、実施例２の［工程−２１０］と同様にして、ゲート電極１４を含む支持体（より具体的には絶縁膜１２）上にゲート絶縁膜１５を形成する。

［工程−３１０］
次いで、実施例２の［工程−２３０］と同様にして、電荷移動錯体薄膜２０をゲート絶縁膜１５の上に形成する（図５の（Ａ）参照）。こうして、チャネル形成領域１７を含むチャネル形成領域構成層１８を形成することができる。

［工程−３２０］
その後、チャネル形成領域構成層１８の上に、チャネル形成領域１７を挟むようにソース／ドレイン電極１６を形成する（図５の（Ｂ）参照）。具体的には、実施例２の［工程−２２０］と同様にして、密着層としてのチタン（Ｔｉ）層（図示せず）、及び、ソース／ドレイン電極１６としての金（Ａｕ）層を、順次、真空蒸着法に基づき形成する。これらの層の成膜を行う際、チャネル形成領域構成層１８の一部をハードマスクで覆うことによって、ソース／ドレイン電極１６をフォトリソグラフィ・プロセス無しで形成することができる。

［工程−３３０］
最後に、全面にパッシベーション膜（図示せず）を形成することで、実施例３の半導体装置を完成させることができる。

実施例４も、実施例２の変形である。実施例４にあっては、ＦＥＴを、トップゲート／ボトムコンタクト型のＦＥＴ（具体的には、ＴＦＴ）とした。実施例４のＦＥＴは、図６の（Ｂ）に模式的な一部断面図を示すように、
（ａ）支持体１０を構成する絶縁膜１２上に形成されたソース／ドレイン電極１６、
（ｂ）ソース／ドレイン電極１６の間の絶縁膜１２上に形成され、電荷移動錯体薄膜２０によって構成されたチャネル形成領域１７、
（ｃ）ソース／ドレイン電極１６及びチャネル形成領域１７上に形成されたゲート絶縁膜１５、並びに、
（ｄ）ゲート絶縁膜１５上に形成されたゲート電極１４、
を備えている。

以下、支持体等の模式的な一部端面図である図６の（Ａ）及び（Ｂ）を参照して、実施例４のＦＥＴの製造方法の概要を説明する。

［工程−４００］
先ず、実施例２の［工程−２２０］と同様の方法で、支持体１０を構成する絶縁膜１２上にソース／ドレイン電極１６を形成した後、実施例２の［工程−２３０］と同様にして、ソース／ドレイン電極１６を含む絶縁膜１２上に、電荷移動錯体薄膜２０を形成する（図６の（Ａ）参照）。

［工程−４１０］
次いで、ゲート絶縁膜１５を、実施例２の［工程−２１０］と同様の方法で形成する。その後、チャネル形成領域１７の上のゲート絶縁膜１５の部分に、実施例２の［工程−２００］と同様の方法でゲート電極１４を形成する（図６の（Ｂ）参照）。

［工程−４２０］
最後に、全面にパッシベーション膜（図示せず）を形成することで、実施例４の半導体装置を完成させることができる。

実施例５も、実施例２の変形である。実施例５にあっては、ＦＥＴを、トップゲート／トップコンタクト型のＦＥＴ（具体的には、ＴＦＴ）とした。実施例５のＦＥＴは、図７の（Ｃ）に模式的な一部断面図を示すように、
（ａ）支持体１０を構成する絶縁膜１２上に形成され、電荷移動錯体薄膜２０によって構成されたチャネル形成領域１７を含むチャネル形成領域構成層１８、
（ｂ）チャネル形成領域構成層１８上に形成されたソース／ドレイン電極１６、
（ｃ）ソース／ドレイン電極１６及びチャネル形成領域１７上に形成されたゲート絶縁膜１５、並びに、
（ｄ）ゲート絶縁膜１５上に形成されたゲート電極１４、
を備えている。

以下、支持体等の模式的な一部端面図である図７の（Ａ）〜（Ｃ）を参照して、実施例５のＦＥＴの製造方法の概要を説明する。

［工程−５００］
先ず、実施例２の［工程−２３０］と同様にして、絶縁膜１２上に、電荷移動錯体薄膜２０を形成する（図７の（Ａ）参照）。

［工程−５１０］
次いで、実施例２の［工程−２２０］と同様の方法で、チャネル形成領域構成層１８上にソース／ドレイン電極１６を形成する（図７の（Ｂ）参照）。

［工程−５２０］
その後、ゲート絶縁膜１５を実施例２の［工程−２１０］と同様の方法で形成する。次いで、チャネル形成領域１７の上のゲート絶縁膜１５の部分に、実施例２の［工程−２００］と同様の方法でゲート電極１４を形成する（図７の（Ｃ）参照）。

［工程−５３０］
最後に、全面にパッシベーション膜（図示せず）を形成することで、実施例５の半導体装置を完成させることができる。

以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。電界効果型トランジスタの構造や構成、形成条件、製造条件は例示であり、適宜変更することができる。本発明によって得られた電界効果型トランジスタを、例えば、ディスプレイ装置や各種の電子機器に適用、使用する場合、支持体や支持部材に多数のＦＥＴを集積したモノリシック集積回路としてもよいし、各ＦＥＴを切断して個別化し、ディスクリート部品として使用してもよい。

図１の（Ａ）は、実施例１における電界効果型トランジスタの試作品の概念図であり、図１の（Ｂ）は、各試作品のＩ_d−Ｖ_g特性を測定した結果を示すグラフである。 図２の（Ａ）は、ドナー分子層及びアクセプター分子層を構成するドナー分子及びアクセプター分子のエネルギー準位を模式的に示す図であり、図２の（Ｂ）は、ドナー分子層及びアクセプター分子層の空間電荷密度、及び、電位勾配を模式的に示す図である。 図３の（Ａ）〜（Ｃ）は、ドナー分子層上に形成されるアクセプター分子層の厚さが変化するに従い、空乏層の状態がどのように変化するかを説明するための、概念図である。 図４の（Ａ）及び（Ｂ）は、実施例２の電界効果型トランジスタの製造方法の概要を説明するための支持体等の模式的な一部端面図である。 図５の（Ａ）及び（Ｂ）は、実施例３の電界効果型トランジスタの製造方法の概要を説明するための支持体等の模式的な一部端面図である。 図６の（Ａ）及び（Ｂ）は、実施例４の電界効果型トランジスタの製造方法の概要を説明するための支持体等の模式的な一部端面図である。 図７の（Ａ）〜（Ｃ）は、実施例５の電界効果型トランジスタの製造方法の概要を説明するための支持体等の模式的な一部端面図である。 図８は、各種のドナー分子の分子構造を示す図である。 図９は、各種のドナー分子の分子構造を示す図である。 図１０は、各種のアクセプター分子の分子構造を示す図である。 図１１は、各種のアクセプター分子の分子構造を示す図である。 図１２は、各種のアクセプター分子の分子構造を示す図である。

符号の説明

１０・・・支持体、１１・・・ガラス基板、１２・・・絶縁膜、１４・・・ゲート電極、１５・・・ゲート絶縁膜、１６・・・ソース／ドレイン電極、１７・・・チャネル形成領域、１８・・・チャネル形成領域構成層、２０・・・分離積層型の電荷移動錯体薄膜

Claims (7)

1. 電子供与性のドナー分子層と電子受容性のアクセプター分子層とが、少なくとも各１層、積層された積層構造を有し、
   ドナー分子層の厚さをｔ_D、アクセプター分子層の厚さをｔ_A、ドナー分子層における空乏層の厚さの最大値をＸ _D 、アクセプター分子層における空乏層の厚さの最大値をＸ _A 、ドナー分子層におけるアクセプター準位密度をＮ _A 、アクセプター分子層におけるドナー準位密度をＮ _D としたとき、ｔ_A≦Ｘ _A ，ｔ_D≦Ｘ _D ，Ｎ_D・ｔ_A≒Ｎ_A・ｔ_D を満足することを特徴とする分離積層型の電荷移動錯体薄膜。
2. 電子供与性のドナー分子層と電子受容性のアクセプター分子層とが、少なくとも各１層、積層された積層構造を有し、
   ドナー分子層の厚さをｔ_D、アクセプター分子層の厚さをｔ_A、ドナー分子層における空乏層の厚さの最大値をＸ _D 、アクセプター分子層における空乏層の厚さの最大値をＸ _A としたとき、ｔ_A≦Ｘ _A ，ｔ_D≦Ｘ _D を満足し、且つ、積層構造は全体が空乏化されていることを特徴とする分離積層型の電荷移動錯体薄膜。
3. ドナー分子層を構成するドナー分子の気相におけるイオン化エネルギーは６．０ｅＶ乃至７．５ｅＶであり、アクセプター分子層を構成するアクセプター分子の気相における電子親和力は１．９ｅＶ乃至３．４ｅＶであることを特徴とする請求項１又は請求項２に記載の電荷移動錯体薄膜。
4. （Ａ）ソース／ドレイン電極、
   （Ｂ）該ソース／ドレイン電極の間に形成されたチャネル形成領域、及び、
   （Ｃ）ゲート絶縁膜を介してチャネル形成領域に対向して設けられたゲート電極、
   を備えた電界効果型トランジスタであって、
   チャネル形成領域は、その厚さ方向に、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが、少なくとも各１層、積層された積層構造を有する分離積層型の電荷移動錯体薄膜から構成されており、
   ドナー分子層の厚さをｔ_D、アクセプター分子層の厚さをｔ_A、ドナー分子層における空乏層の厚さの最大値をＸ _D 、アクセプター分子層における空乏層の厚さの最大値をＸ _A 、ドナー分子層におけるアクセプター準位密度をＮ _A 、アクセプター分子層におけるドナー準位密度をＮ _D としたとき、電荷移動錯体薄膜は、ｔ_A≦Ｘ _A ，ｔ_D≦Ｘ _D ，Ｎ_D・ｔ_A≒Ｎ_A・ｔ_D を満足することを特徴とする電界効果型トランジスタ。
5. （Ａ）ソース／ドレイン電極、
   （Ｂ）該ソース／ドレイン電極の間に形成されたチャネル形成領域、及び、
   （Ｃ）ゲート絶縁膜を介してチャネル形成領域に対向して設けられたゲート電極、
   を備えた電界効果型トランジスタであって、
   チャネル形成領域は、その厚さ方向に、電子供与性のドナー分子層と電子受容性のアクセプター分子層とが、少なくとも各１層、積層された積層構造を有する分離積層型の電荷移動錯体薄膜から構成されており、
   ドナー分子層の厚さをｔ_D、アクセプター分子層の厚さをｔ_A、ドナー分子層における空乏層の厚さの最大値をＸ _D 、アクセプター分子層における空乏層の厚さの最大値をＸ _A としたとき、電荷移動錯体薄膜は、ｔ_A≦Ｘ _A ，ｔ_D≦Ｘ _D を満足し、且つ、チャネル形成領域を構成する積層構造は、ゲート電極に電圧を印加しない状態において、全体が空乏化されていることを特徴とする電界効果型トランジスタ。
6. ドナー分子層とアクセプター分子層との界面に形成された空乏層内における電気二重層からの順方向バイアス電界によって、ドナー分子層を形成しているドナー分子とアクセプター分子層を形成しているアクセプター分子との間に電荷移動状態が誘発されることを特徴とする請求項４又は請求項５に記載の電界効果型トランジスタ。
7. ドナー分子層を構成するドナー分子の気相におけるイオン化エネルギーは６．０ｅＶ乃至７．５ｅＶであり、アクセプター分子層を構成するアクセプター分子の気相における電子親和力は１．９ｅＶ乃至３．４ｅＶであることを特徴とする請求項４又は請求項５に記載の電界効果型トランジスタ。

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