JP5176444B2 - 半導体装置 - Google Patents

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Description

本発明は、カーボンナノチューブ(以下CNTと略す)をチャネルに用いた電界効果型トランジスタ(以下FETと略す)に関し、特にゲート電圧に対するヒステリシスを改善したCNT−FETを実現する方法に関する。
CNTは溶液に溶かすことが可能であることから、CNTトランジスタ(以下、CNT−FETと表記)に対して、塗布・印刷などの製造方法を用いることが出来る。したがって、巨大な真空装置が不要であり、CNT−FETの製造コストを大幅に抑制できる。また、高温での処理が不要であることから、プラスティック基板などを使用可能となり、フレキシブルな表示装置などの製造が可能となる。
図7には、現在一般的なCNT−FETの断面構造を示してある。ソース電極1・ドレイン電極2の間を、CNT4で電気的に接続している。本件では、ソース電極とドレイン電極との間のCNT部分を、チャネル部分として参照する。ゲート電極3とCNT4は絶縁層7を介して容量(コンデンサー)を構成し、ゲート電極3の電圧によってチャネル部の一部分の電圧(あるいは電位、ポテンシャル)を変化させることができる。チャネル部分の電位を変化させることで、チャネル内の電荷濃度または障壁を変化することが出来る。こうしてチャネル内の電流量をゲート電圧によって制御する。これは、一般的なシリコン電界効果トランジスタと同様の動作である。実際には、後述のように、もう一つの動作原理があると考えられている。
チャネルを構成するCNTは、一本のCNTで構成される場合もあり、また複数のCNTから構成される場合もある。複数のCNTから構成される場合とは、一本のCNTでソース・ドレイン間が電気的に接続されることはなく、ソース・ドレインが直列に接続された複数のCNTによって電気的に結線されている場合である。ここでは、このような直列に複数のCNTで接続されて構成されるチャネルについてのみ述べる。
一本のCNTではなく、複数のCNTを介してソース・ドレイン間が電気的に接続されている構成は、一本のCNT(並列に複数のCNTがある場合も含む)でソース・ドレインを電気的に接続する構成と比較して、製造法の面・電気的な特性の面で利点がある。
まず、製造法の面では、CNTを印刷・塗布する方法が採用できるという利点が挙げられる。また、チャネル長を長く(CNT長よりも長く)することができるため、高度な微細加工技術を必要としないという利点が挙げられる。また、電気的な特性の面でも、後でも述べるが、金属CNTで短絡するというような場合を少なく出来る。
トランジスタを、印刷・塗布を用いて作製する方法は、次のような工程である。
(1)基板となるものに絶縁膜を成膜する。なお、基板が絶縁性である場合は、そのまま用いることも可能である。
(2)ゲート電極を形成する。
(3)ゲート絶縁膜を形成する。
(4)ソース・ドレインとなる電極を形成する。
(5)チャネルとなる材料を印刷・塗布する。
(6)保護膜などを形成する。
また、別の方法として、(1)→(5)→(4)→(3)→(2)→(6)のような順番、(1)→(2)→(3)→(5)→(4)→(6)のような順番も可能である。
以上が最も基本的な工程の構成である。
CNT−FETは高い移動度を持つなどの優れた特性を示すが、現状のCNT−FETではヒステリシスの問題が実用化における大きな障害となっている。CNT−FETにおいてヒステリシスが大きい理由は、研究者の間でも特に結論が出ているわけではないが、CNT表面に水分が付着することで電荷が捕獲されゲート電界が影響を受けてしまうことにあると考えられている(非特許文献1)。また、チャネルを流れる電流がCNTに隣接する誘電体に注入されることで、ゲート電界が動的に遮蔽されてしまうことにあるとも考えられている(非特許文献2)。いずれにしても、ゲート電界が何らかの補正を受けてしまい、それがゲート電圧を掃引している往復で変化するのが電気特性として現れることで、ヒステリシスの問題が生じてしまうのである。
このゲート電界が補正(影響)されて、伝導特性に影響する要因の一つは、ソース電極とCNTとの界面にあるショトキー障壁の厚さである。
金属とカーボンとの間にはショトキー障壁が存在する。したがって、CNT−FETではソース・ドレイン電極とCNTが接触する界面でショトキー障壁が存在する。電流が電極側からCNTに注入される際には、このショトキー障壁をトンネルするか、または熱的に励起され飛び越える。
CNT−FETの動作原理として、一般的に二つの機構が存在する。一つは、ゲート電界によってこのショトキー障壁の厚さが変調され、キャリアがトンネルする確率、すなわち電流が変調される機構である。もう一つは、チャネル部分のバンド端とフェルミ準位との差が変調される機構、すなわちキャリア密度が変調される機構である。このような二つの機構が同時に存在する場合として、基板側を全面電極にした、いわゆるバックゲート構造のFETが挙げられる。
したがって、ゲート電界の変化で影響を受けるのは、二つの機構があり、これら二つの機構がヒステリシスを生じさせる原因と考えられる。
この二つの中でも、一つ目のショトキー障壁の厚さは、そのトンネル確率が厚さによって指数関数的に変化することから、急激に変化する。この例は非特許文献3の図4にも示されている。
このショトキー障壁の厚さによるヒステリシスを小さくするには、障壁厚さのゲート変調を少なくすることが根本的な解決法である。このために、ショトキー障壁がある領域からゲート電圧を離すのが重要である。こういった方法は、いわゆるトップゲート構造、あるいはボトムゲート構造といった、局所的にゲート電極を形成することで行うことが出来る。
しかしながら、そうすると、また別の問題が生じる。上記のように、ゲートをショトキー障壁から離して形成すると、ショトキー障壁の厚さはゲート電圧で変調を受けないため、常に障壁厚さが厚い状態になる。そのため、チャネル抵抗が大きい状態となり、電流量が全体的に減少してしまう。
ちなみに、ゲートの位置をソースから離す構造は目新しいものではない。トップゲート構造は、非特許文献4などでも例示されている。また、いわゆるボトムゲート構造は、トップゲート構造が基板側に埋め込まれた形状を指すが、同様にゲート位置をソースから離す構造である。ボトムゲート構造は、トップゲート構造とはゲート位置が幾何学的に異なるだけで、動作は同じと考えてよい。
ショトキー障壁の厚さは、金属側にあるキャリアの電界を相殺する半導体側(CNT側)の空間電荷密度の冪乗に反比例すると近似的には考えてよい(断面積が十分大きく横方向の変数が分離出来る場合は、羃は1/2である)。空間電荷密度を増やすにはドーピングを施すことが効果的である。
ソース・ドレイン電極近傍をドーピングするものについては特許文献1に開示されている。該文献の図11には、ドーピング処理によってオン電流値(Vg)が負の場合における電流値は増加しているが、同時に閾値も変化していることが示されている。したがって、トップゲートまたはバックゲート構造に単純にドーピングを施すだけでは、これと同様に、閾値もドーピング量によって変化してしまう。そのため、特許文献1では未ドープ領域上にトップゲート構造を設けるものも開示されている。しかし、この構造でも、ドーピング量で閾値が変化してしまうため、良好なオン電流を得つつ所望の閾値を得るには、ゲート2を併用しなければならない。つまり、閾値電圧(Vt)をチャネルのドーピングなどの従来の方法では容易に制御できないため、閾値電圧を相補型CNT−FETに適合した値へと調整するために、他の何らかの手段が必要となる。それを解決するために電界によってCNTをn型、またはp型に制御するトリプルゲート構造が特許文献2に開示されている。しかし、文献2に記載の方法では電極が多くなるため構造が複雑になり、実用上不便である。
ところで、CNTのドーピングは、Siなどでの格子置換又は不純物添加とは異なり、CNT表面に電荷をやりとりする物質を付着させ、アクセプタの場合はCNT側から電子を引き抜き、ドナの場合はCNT側に電子を与えることにより行う。
一方、金属とCNTとの仕事関数差などを利用してp−n接合を実現する手法が特許文献3で開示されている。しかし、この手法では、ゲート領域でのフェルミ準位を所望の範囲に設定することが困難である。
以上をまとめると、従来のCNT−FET構造では、ゲート電圧に対するヒステリシスと閾値電圧の調整を、オン電流を保ちつつ実現するのが困難であった。
ナノレターズ、2003年、第3巻、193頁 アプライド フィジックス レターズ、2006年、89巻、162108頁 フィジカル・レビュー B、第66巻、073307頁、2002年 ジャパーニーズ ジャーナル オブ アプライド フィジックス パート2、第41巻、L1049頁 特開2006−240898 特開2007−132721 特開2005−322836
CNTをチャネルに用いたFETにおけるヒステリシスの問題を解決し、かつ、オン電流絶対値を稼ぐことを両立し、さらに、閾値電圧調整を可能にする。
本発明に係る電界効果型トランジスタは、
カーボンナノチューブをチャネルに用いる電界効果型トランジスタにおいて、
ドレイン電極とソース電極が複数のカーボンナノチューブで直列に接続されていて、
ゲートとゲート絶縁層を介して接している第1のカーボンナノチューブがn型またはp型にドーピングされて、
ソースおよびドレイン電極と接触している第2のカーボンナノチューブが第1のカーボンナノチューブとは相補的にドーピングされていることを特徴とする。
本発明の効果は、ヒステリシスを抑制でき、かつ閾値を制御し、ゲート電圧が印加されていない状態(ゲート電圧がゼロ)で、トランジスタがオフ状態、すなわち電流が流れない状況にできることから、印刷・塗布で作製した集積回路での消費電力を低減できる・回路設計が容易になる。
また、あらかじめドーピングしたCNTを用いることで、別にドーピング工程を導入する必要がなく製造工程を短くすることができることから、製造コストを削減できる。
本明細書では、CNT−FETの固有のヒステリシスの問題を克服し、独立した閾値調整が可能な技術を開示する。本発明の一実施形態は、安定なp型CNT−FETまたは安定なn型CNT−FETのいずれかを提供する。本発明の別の実施形態は、前述のような安定なp型CNT−FETおよび安定なn型CNT−FETを組み合わせた相補型CNTデバイスを提供する。
本発明に係るCNT−FETの製造方法は、ゲート電極とチャネルとなるCNTとが絶縁層と接している領域を、ソース電極から離して形成し、かつ、ゲート電極と絶縁層を介して接するCNTにドーピングを施す、かつソース電極と接するCNTにそれとは相補的なドーピングを施す。
より具体的には、本発明のCNT−FETの一実施形態は、ソース・ドレイン間を複数のCNTを介してソース・ドレイン間を電気的に結合している系から構成される。
具体的には、ネットワーク状CNTは、複数のCNTから構成される蜘蛛の巣あるいは網目状の伝送経路として機能する。ネットワーク状CNTの電気伝導機構は有機半導体に近い機構があるため、また有機半導体とも比較されることもあることから、イメージを掴み易い用語として、ネットワーク状CNTから構成される半導体材料のことを、ここでは説明の便宜上CNT薄膜と呼ぶことにする。また、CNT薄膜を用いたFETもCNT−FETと表記する。
CNT薄膜で構成するFET構造は、中央チャネル領域と、中央チャネル領域の両側に(すなわち、両端部に)ソース/ドレイン電極とを有する。ソースおよびドレイン電極は、両端部でCNTの第1の側と接触する。CNT−FET構造はさらに、CNTのチャネル領域に電位を与えてCNT−FETを導電状態から非導電状態にする(すなわち、FETをオンまたはオフにする)ためのゲートを含む。ソース電極とCNTが接する領域のCNT(第一のCNT領域とする)、およびソース電極とCNTが接する領域からゲート電極側のCNTの領域で、ゲート電極と絶縁層を介して接する領域を除くCNT領域、すなわちいかなる電極とも接しない領域(第二のCNT領域)は、p型またはn型にドーピングされている。ゲート電極と絶縁層を介して接する領域(第三のCNT領域とする)は、第一および第二のCNT領域とは相補的にドーピングされている。ゲートは、ゲート導電体(例えば、ドープされたポリシリコン、タングステンシリサイド、アルミニウム、金またはその他の任意の適切な導電性材料)およびゲート誘電体(例えば、二酸化シリコン、窒化シリコン、酸化アルミニウムまたはその他の任意の適切な誘電体材料)を含む。
ゲートは、CNTのチャネル領域上で、ソース/ドレイン電極の間に配置される。ゲートによる電界でソース電極端近傍におけるCNT薄膜でのショトキー障壁が影響されないように、ゲートとソース電極は、絶縁層を介しても重なってはならない。具体的には典型的なCNT−金属界面でのショトキー障壁の厚さ程度である、0.1μm以上離すことが好ましい。
CNTに対するドーピングはフェルミ準位を0.1eVから0.5eV程度変動させるようにドーピングすることが好ましい。これはCNTのバンドギャップがたかだか1.2eV程度(直径が0.7nmの場合)であり、p型およびn型は、真性のCNTはこのバンドギャップ幅の半分の位置にフェルミ準位があるからである。
ソース電極から離して配置されたゲート構造によって、ソース電極−CNT界面でのショトキー障壁がゲート電圧で変動することを抑制できる。また、ソース電極−ゲート隣接部−ドレイン電極とn−p−nまたは、p−n−pのドーピングプロファイルを実現できるため、それぞれ、ゲート電圧がゼロ時に電流を抑制でき、所謂ノーマリーオフ状態にできる。
ゲート電圧の閾値は、上記のp−n接合のビルトインポテンシャルVbiを平坦にする電圧で決定される。理想的にはVbiはCNTのバンドギャップ程度まで大きくすることが可能である。例えば、直径が0.8nm程度のCNTの場合は、バンドギャップは約1.1eVである。大雑把なゲートの閾値電圧Vthは、ゲート絶縁層とCNT膜の厚さをそれぞれtins、tCNT、また(比)誘電率をεins、εCNTとして
Vth=(1+(εCNTtins)/(εinstCNT))×Vbi
のように表される。これはゲート電圧が、ゲート絶縁層とCNTで分圧されるという単純なモデルから導くことが出来る。
次に、本発明の実施の形態について図面を参照して詳細に説明する。
本発明の実施例について図1を用いながら説明する。図1は本発明に係るpチャネルCNT−FETの断面図を示している。
基板8は例えばポリ・エチレン・ナフタレートpolyethylenenaphthalate(PEN)を用いることができ、その厚さは例えば200μmである。
CNT−FETはCNT薄膜5、6からなるチャネル、その両端に接触しているそれぞれソース電極1およびドレイン電極2、そしてソース・ドレイン電極の間に挟まれたCNT薄膜領域にゲート絶縁層7を介して接しているゲート3から構成されている。
ゲート3はPEN基板上に厚さ例えば0.5μmの銀(Ag)で形成し、その上を熱CVDで形成した厚さ例えば200nmのパリレン(正確にはポリパラキシリレン)膜で覆いゲート絶縁層とすることができる。ゲートのチャネルに沿った長さは例えば100μmである。
ゲート絶縁層の上には、CNT薄膜が形成される。CNTの密度は1〜10本/μm2の範囲が好ましい。
ソース・ドレイン電極は例えば銀であり、その厚さは例えば0.5μmである。ソース・ドレイン電極の間隔は例えば300μmである。ソース電極端(またはドレイン電極端)とゲートとの間の距離は例えば10μmである。
以上が基本的なFETの構造である。
ソース・ドレイン電極と接触する部分のCNT薄膜にはF4TCNQ(Tetrafluoro−Tetracyanoquinodimetane)でp型にドーピングされたCNTを用いることができる。また、ゲートとゲート絶縁層を介して接しているCNT薄膜には、TTF(Tetrathiafulvalene)でn型にドーピングされたCNTを用いることができる。p型とn型のCNTの境界は、チャネルに沿ってゲートとソース電極の中間の位置にする。ドレイン側も同様にする。ドレイン電極と接する側のCNT薄膜はソース側のCNTよりも軽くドーピングするものを選ぶ。ソース電極と接触しているCNTおよびドレイン電極と接触しているCNTがp型にドーピングされているCNT−FETの場合、ソース電極と接触しているCNTに接触しているドーパント(アクセプタ)の電子親和力がドレイン電極と接触しているCNTに接触しているドーパント(アクセプタ)の電子親和力より大きくする。ソース電極と接触しているCNTおよびドレイン電極と接触しているCNTがn型にドーピングされているCNT−FETにおいては、ソース電極と接触しているCNTに接触しているドーパント(ドナ)のイオン化ポテンシャルがドレイン電極と接触しているCNTに接触しているドーパント(ドナ)のイオン化ポテンシャルより小さくする。
ドーピング量は、ドーパントをCNT表面に付着させる密度で調整することができる。この場合は、ドーパントやCNT表面状態によって付着の度合がかわるため、用いるCNTとドーパントに対して試行錯誤的にあらかじめ条件を見付ける必要がある。目安としては、ドーパントの面密度が1014から1016/cm2で、フェルミ準位が0.6−0.8eVシフトする。
CNT薄膜を構成している相補的CNTは、あるひとかたまりのCNTの集合体を分割して、それぞれを溶液中でドーピングを施すことができる。そうしてドーピング済みのCNTを滴下、印刷するなど局所的に付着させる。
このように、p型とn型のCNTを別々に準備するのは、製造上の工程を短縮できる。一本のCNTを用いる場合は、基板上に堆積させる前にドーピング工程を行うことが出来ない。そのため、例えば、図7に示すように、p型・n型のそれぞれの領域に対して別々にドーピング工程を行う必要がある。ドーピングした領域を保護し、相補的なドーピングをするためのマスクを形成するなど、工程数が増えてしまう。
CNT薄膜を構成しているCNTが半導体と金属が混在している場合は長さが揃っていることが望ましい。望ましいCNTの長さ(LCNT)はチャネル長(ソース・ドレイン間距離)LCの10分の1程度以下であり、長さの分布が、正規分布とみなしてσが0.5×0.1×LC以内である。長さの分布はそれほど厳密でなくてもよいが、最大の長さは0.1×LCを越えないことが重要である。なぜなら、CNT薄膜を構成するCNTの長さは、ばらつきと短絡に影響する場合がある。半導体・金属が混在しているCNTの場合は、LCNTがLCと同程度であると、金属CNTで短絡される場合がある。また、実際の製造においてはCNT密度の揺らぎは避けられない場合が考えられる。一方、良好なスイッチング電流比を得るCNTの長さと密度は相反する関係にあり、CNTが長い場合は最適な密度は小さくなり、CNTが短い場合の密度はその逆である。したがって、LCNTが大きい場合、構成要素のCNTの数が揺らぎが相対的に大きくなる可能性があることを意味する。
水分や空気中の酸素などで特性が変化するのを防ぐために、CNT薄膜の上部は、保護層としてパリレン膜で覆うことが望ましい。保護層の厚さは例えば0.2μmである。
上記のFET構造においては、チャネル部分CNTの伝導型を相補的に入れ替えてもよい。すなわちp型とn型とを入れ替えた素子とを組み合わせることで、いわゆるcomplementary(相補的)なFETを構成することが出来る。
上記のFET構造においては、基板の上を絶縁層10で保護してもよい。
上記のFET構造においては、基板を従来よく用いられているシリコン基板、ガラス基板、絶縁層で保護されたステンレス鋼などを用いてもよい。
上記のFET構造においては、ゲート絶縁層を従来よく用いられているシリコン酸化膜、シリコン窒化膜、アルミ酸化膜若しくはチタン酸化物又はハフニア(ハフニウム酸化物)若しくはジルコニア(ジルコニウム酸化物)などの高誘電率材料などを用いてもよい。また、ポリイミド、フォトレジスト、PMMAなどのアクリル樹脂やポリカーボネートなど有機材料膜を用いてもよい。
上記のFET構造においては、ゲート材料を、金、白金、アルミニウム、チタン、ドーピングしたポリシリコン、銅、タンタル、タングステン、ニオブ又はモリブデンなどを用いてもよい。
上記のFET構造においては、ソース・ドレイン電極を、金、白金、パラジウム、アルミニウム、チタン、ドーピングしたポリシリコン、マグネシウム、カルシウム、鉄、ニッケル又はコバルトなどを用いてもよい。マグネシウム又はカルシウムなどの酸化しやすい材料は、その表面をアルミニウムなどの保護層で覆うことが望ましい。ソース・ドレインに接するCNTがp型の場合は、金、白金、パラジウムなどを用いるとショトキー障壁が低くなって望ましい。ソース・ドレインに接するCNTがn型の場合は、アルミニウム、カルシウム、マグネシウムなどを用いるとショトキー障壁が低くなって望ましい。またTTF−TCNQ錯体などでもよい。
上記のFET構造において、チャネルCNTのp型のドーパント(アクセプタ)には、フッ化フラーレン、Cl2TCNQ、TCNQ、p−chloranil(Terachloro−p−benzo−quinine)、DDQ(2,3−Dichloro−5,6−dicyano−p−benzo−quinine)、C6036(fluoroflullerene)などを用いてもよい。他にも−F基、−Cl基−Br基、−I基(ハロゲン化合物)、=O基(オキソ化合物)、≡N基などの電子求引性をもつ材料を制限するものではない。一般的に、真空中での電子親和力が2.7eV以上ある材料が好ましい。
上記のFET構造において、チャネルCNTのn型のドーパント(ドナ)には、TDAE(Tetrakis(dimethylamino)ethylene)、TMTSF(Tetramethyltetraselena−fulvalene)、TMPD(N,N,N’,N’−Terramethyl−p−phenylenediamine)、decamethylnickelocene(Bis(pentamethylcyclo−pentadienyl)nickel)などを用いてもよい。他にも、(CH33C−基、(CH32CH−基、CH3CH2−基又はCH3−基など電子供与性基をもつ材料を制限するものではない。一般的に、真空中でのイオン化ポテンシャルが5.8eV以下である材料が好ましい。
上記のFET構造において、ゲートから見て、ソース・ドレイン電極の位置関係は必ずしも対称でなくてよい。ソース・ドレイン間での耐圧を稼ぐ場合は、ゲート−ドレイン間をゲート−ソース間よりも大きく(長く)することが望ましい。例えば、ゲート−ドレイン間隔をゲート−ソース間隔の二倍にする。
上記のFET構造において、基板、CNT、ソースまたはドレイン電極の位置関係は、基板上−ソースまたはドレイン電極−CNTのようにしても良い。すなわち、基板を下側とした時に、CNTがソースまたはドレイン電極の上側に位置しても良い。この構造は、チャネル以外の構造を先にリソグラフィ技術などを用いて製造してから、チャネルのみを印刷で形成する場合に都合が良い。
図2はCNT−FETの別の実施形態を示す。基本的なFETの構造は上記の図1と同様である。
ソース電極と接触するCNTの領域およびチャネルに沿ってゲートとソース電極の中間のCNT領域のCNTと絶縁層の界面にp型ドーパントであるF4TCNQを挿入させる。ドレイン側も同様にドーパントを挿入させる。ゲート領域のCNTと絶縁層の界面にはn型ドーパントであるTTFを挿入する。
上記のFET構造において、チャネルCNTのp型のドーパント(アクセプタ)には、フッ化フラーレン、Cl2TCNQ、TCNQ、p−chloranil(Terachloro−p−benzo−quinine)、DDQ(2,3−Dichloro−5,6−dicyano−p−benzo−quinine)、C6036(fluoroflullerene)などを用いてもよい。他にも−F基、−Cl基−Br基、−I基(ハロゲン化合物)、=O基(オキソ化合物)、≡N基などの電子求引性をもつ材料を制限するものではない。一般的に、真空中での電子親和力が2.7eV以上ある材料が好ましい。
上記のFET構造において、チャネルCNTのn型のドーパント(ドナ)には、TDAE(Tetrakis(dimethylamino)ethylene)、TMTSF(Tetramethyltetraselena−fulvalene)、TMPD(N,N,N’,N’−Terramethyl−p−phenylenediamine)、decamethylnickelocene(Bis(pentamethylcyclo−pentadienyl)nickel)などを用いてもよい。他にも、(CH33C−基、(CH32CH−基、CH3CH2−基又はCH3−基など電子供与性基をもつ材料を制限するものではない。一般的に、真空中でのイオン化ポテンシャルが5.8eV以下である材料が好ましい。
図3はCNT−FETの別の実施形態を示す。基本的なFETの構造はゲートが上部にある以外は上記の図1と同様である。
ソース・ドレイン電極と接触する部分のCNT薄膜にはF4TCNQ(Tetrafluoro−Tetracyanoquinodimetane)でp型にドーピングされたCNTを用いる。またゲートとゲート絶縁層を介して接しているCNT薄膜には、TTF(Tetrathiafulvalene)でn型にドーピングされたCNTを用いる。p型とn型のCNTの境界は、チャネルに沿ってゲートとソース電極の中間の位置にする。ドレイン側も同様にする。ドレイン電極と接する側のCNT薄膜はソース側のCNTよりも軽くドーピングするものを選ぶ。
上記のFET構造において、チャネルCNTのp型のドーパント(アクセプタ)には、フッ化フラーレン、Cl2TCNQ、TCNQ、p−chloranil(Terachloro−p−benzo−quinine)、DDQ(2,3−Dichloro−5,6−dicyano−p−benzo−quinine)、C6036(fluoroflullerene)などを用いてもよい。他にも−F基、−Cl基−Br基、−I基(ハロゲン化合物)、=O基(オキソ化合物)、≡N基などの電子求引性をもつ材料を制限するものではない。一般的に、真空中での電子親和力が2.7eV以上ある材料が好ましい。
上記のFET構造において、チャネルCNTのn型のドーパント(ドナ)には、TDAE(Tetrakis(dimethylamino)ethylene)、TMTSF(Tetramethyltetraselena−fulvalene)、TMPD(N,N,N’,N’−Terramethyl−p−phenylenediamine)、decamethylnickelocene(Bis(pentamethylcyclo−pentadienyl)nickel)などを用いてもよい。他にも、(CH33C−基、(CH32CH−基、CH3CH2−基又はCH3−基など電子供与性基をもつ材料を制限するものではない。一般的に、真空中でのイオン化ポテンシャルが5.8eV以下である材料が好ましい。
図4はCNT−FETの別の実施形態を示す。基本的なFETの構造は上記の図3と同様である。
ソース電極と接触するCNTの領域およびチャネルに沿ってゲートとソース電極の中間のCNT領域のCNTと絶縁層の界面にp型ドーパントであるF4TCNQを挿入させる。ドレイン側も同様にドーパントを挿入させる。ゲート領域のCNTと絶縁層の界面にはn型ドーパントであるTTFを挿入する。
シリコン酸化膜を形成したシリコン基板上に構成した例である。CNT−FETはCNT薄膜からなるチャネル、その両端に接触しているそれぞれソース電極およびドレイン電極、そしてソース・ドレイン電極の間に挟まれたCNT薄膜領域に絶縁層を介して接しているゲートから構成されている。
上記のFET構造において、チャネルCNTのp型のドーパント(アクセプタ)には、F4TCNQの他に、フッ化フラーレン、Cl2TCNQ、TCNQ、p−chloranil(Terachloro−p−benzo−quinine)、DDQ(2,3−Dichloro−5,6−dicyano−p−benzo−quinine)、C6036(fluoroflullerene)などを用いてもよい。他にも−F基、−Cl基−Br基、−I基(ハロゲン化合物)、=O基(オキソ化合物)又は≡N基などの電子求引性をもつ材料を制限するものではない。一般的に、真空中での電子親和力が2.7eV以上ある材料が好ましい。
上記のFET構造において、チャネルCNTのn型のドーパント(ドナ)には、TTFの他にTDAE(Tetrakis(dimethylamino)ethylene)、TMTSF(Tetramethyltetraselena−fulvalene)、TMPD(N,N,N’,N’−Terramethyl−p−phenylenediamine)、decamethylnickelocene(Bis(pentamethylcyclo−pentadienyl)nickel)などを用いてもよい。他にも、(CH33C−基、(CH32CH−基、CH3CH2−基又はCH3−基など電子供与性基をもつ材料を制限するものではない。一般的に、真空中でのイオン化ポテンシャルが5.8eV以下である材料が好ましい。
CNT薄膜の上部は、保護層として例えば厚さ200nmのパリレン膜で覆う。
(製法の説明)
次に、図5を参照して図1の第一の実施形態の製造方法の例を説明する。
(1)まずPEN基板上にゲート電極を形成する。
例えば、銀の場合は、銀ペーストインクを用いて、ディスペンサーと注射器またはインクジェット印刷で形成する。形成後に銀粒子間にある添加物を除去するために、大気中で150℃程度に加熱処理を施す。
他の方法として、例えば、基板上に一面にスパッタ(または蒸着)成膜後に、一般的なリソグラフィを用いてパターン形成をし、ウェットエッチングする。この場合はアルミニウムなどをゲート材料として用いる。アルミニウムのエッチングは一般的なエッチャントを使うことが出来る。例えば、リン酸、硝酸、酢酸、水の混合が普通に使われるものである。光リソグラフィポジレスストのアルカリ現像液もエッチャントとして使用可能である。銀も一般的にエッチャントを使用可能であるから、この方法も使える。
他の手法として、例えば、まずゲートを形成する場所のレジストが抜けるパターンをリソグラフィを用いて形成し、そこにアルミニウムを成膜する。この場合は蒸着など異方性の強い成膜法が好ましい。その後、レジストを溶解する溶剤で不要なアルミニウムをレジストごと除去する。これは一般にリフトオフ法として知られている。
(2)ゲート絶縁膜を形成する。
ゲート絶縁膜として例えばパリレン膜を成膜する。例えばジパラキシリレンモノマーを原料とした蒸着法を用いることにより成膜できる。厚さは例えば0.2μmである。
他の手法として、例えばシリコン窒化膜をスパッタで形成することも可能である。ターゲットは窒化シリコン、プラズマのガスにはアルゴンガスを用いる。膜質を改善するために20sccmの窒素も同時に導入する。圧力は2パスカルである。膜厚は0.2μmである。
(3)CNT膜を形成する。
例えば、ディスペンサーと注射器でチャネル部分にのみCNT溶液を滴下・乾燥する方法を用いる。その場合、CNTはジクロロエタンに溶かす。重量比で約10のマイナス7乗程度の濃度に調整する。具体的には、まず、1ミリグラムのCNTを1000ミリリットルのジクロロエタンに溶解する。これを約1時間ほど超音波で分散させる。次に、この1000ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス7乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。ディスペンサーと注射器を用いる場合は、CNT溶液を約40マイクロリットル滴下した後に、自然乾燥させる。基板の表面状態に応じてCNTの密度が異なるが、1〜5回の滴下工程で、0.6本/μm2程度の密度になる。滴下工程の回数で、CNTの密度は調整する。
他の方法としては、例えばインクジェット印刷機で印刷することも可能である。相補的にドープされたCNTでチャネルを構成するために、先にn型またはp型のCNT膜を部分的に形成し、その後に、それとは相補的なCNT膜を形成する。このような工程には、ディスペンサーと注射器を用いる手法、またはインクジェット印刷機で形成するのが簡便である。
これらのような局所的に滴下できる手法は、下記のような不要な部分を除去する工程が不要である。
他の手法としては、例えば、スピンコートで膜を形成する。まず、CNTをジクロロエタンに溶かす。重量比で約10のマイナス6乗程度の濃度に調整する。具体的には、まず、1ミリグラムのCNTを100ミリリットルのジクロロエタンに溶解する。これを約1時間ほど超音波で分散させる。次に、この100ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス6乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。スピンコートは、基板上に希釈・超音波分散したCNT溶液を約40マイクロリットル滴下した後に、基板を約800rpmで10秒ほど回転させて行う。基板の表面状態に応じてCNTの密度が異なるが、4〜5回のスピンコート工程で、0.6本/μm2程度の密度になる。スピンコート工程の回数で、CNTの密度は調整する。このままでは、基板上全面にCNTが散布されている状態であることから、隣の素子との分離がなされていないため、不要部分のCNTを除去する。図6では省略してあるが、ゲート・サブゲート電極の形成と同様の工程で除去する。除去は酸素アッシングを用いる。アッシングするマスクにはシリコン窒化膜をスパッタで形成し、光リソグラフィでパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後酸素アッシングを行う。
上記のリフトオフ法も不要部分のCNT除去に使うことも可能である。すなわち、チャネル部分のみがレジストが抜けたパターンをリソグラフィで形成し、その後にCNTをスピンコートする。その後、レジストごと不要部分のCNTをレジスト溶剤で除去する。
他のCNT膜形成方法としては、例えば、CNT溶液に基板を浸した後に引き上げ、乾燥する方法がある。この浸した後に引き上げる方法は、上記の方法と同様に基板全面にCNTが付着するため、同様の除去工程が必要である。
(4)ソース電極、ドレイン電極を形成する。
例えば、銀の場合は銀ペーストインクを用いて、ディスペンサーと注射器またはインクジェット印刷で形成する。形成後に銀粒子間にある添加物を除去するために、大気中で150℃程度に加熱処理を施す。
その他の手法として、例えば、金を光リソグラフィでパターン形成したフォトレジストに蒸着で成膜した後、リフトオフで不要な部分を除去する。
その他の手法として、例えば、通常の半導体装置の製造方法で一般的に使われている技術を用いことも出来る。例としては、まず金属を第三の絶縁層の全面に成膜し、その後にリソグラフィを用いてレジスト・パターンを形成し、それをマスクとしてエッチングする方法も挙げることが出来る。
(5)保護膜を形成する。
保護層として例えばパリレン膜を成膜する。例えばジパラキシリレンモノマーを原料とした蒸着法を用いることにより成膜できる。。
他の手法としては、例えば、シリコン窒化膜をスパッタ成膜することも可能である。
ゲート絶縁膜および保護膜の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いることができる。
上記の(3)と(4)の順番を入れ替えて、ソース・ドレイン電極上にCNT膜を形成してもよい。
次に、ドーピング工程を別に設ける製造方法について図8を参照しながら説明する。
(1)基板としては、例えば厚さ200μmのポリ・エチレン・ナフタレートpolyethylenenaphthalate(PEN)を用いることができる。
(2)絶縁膜上にゲート電極3を形成する。
例えば、アルミニウムをスパッタで絶縁膜上に形成し、絶縁膜上に一面に成膜後、一般的なリソグラフィを用いてパターン形成をし、ウェットエッチングすることによる。アルミニウムのエッチングは一般的なエッチャントを使うことが出来る。例えば、リン酸、硝酸、酢酸、水の混合が普通に使われるものである。光リソグラフィポジレスストのアルカリ現像液もエッチャントとして使用可能である。
他の手法として、例えば、まずゲートおよびサブゲートを形成する場所のレジストが抜けるパターンをリソグラフィを用いて形成し、そこにアルミニウムを成膜する。この場合は蒸着など異方性の強い成膜法が好ましい。その後、レジストを溶解する溶剤で不要なアルミニウムをレジストごと除去する。これは一般にリフトオフ法として知られている。
他の方法として、例えば、銀ペーストインクで、ディスペンサーと注射器、またはインクジェット印刷を用いることにより電極を形成することができる。この場合は、形成後に銀粒子間にある添加物を除去するために、大気中で150℃程度に加熱処理を施す。
基板がPENなどの絶縁体でない場合、例えばステンレス鋼などの時は、パリレン膜などの絶縁層10を設ける。
(3)ゲート絶縁膜7を形成する。
例えば、シリコン窒化膜をスパッタで形成する。ターゲットは窒化シリコン、プラズマのガスにはアルゴンガスを用いる。膜質を改善するために20sccmの窒素も同時に導入する。圧力は2パスカルである。膜厚は0.4μmである。さらに、この段階でデータ線101および電流供給線111を形成する。これは上記のサブゲートと同様の工程を用いる。
(4) CNT膜を形成し、保護層を形成する
例えば、スピンコートで膜を形成する。まず、CNTをジクロロエタンに溶かし、重量比で約10のマイナス6乗程度の濃度に調整する。具体的には、例えば、まず、1ミリグラムのCNTを100ミリリットルのジクロロエタンに溶解する。これを約1時間ほど超音波で分散させる。次に、この100ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス6乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。スピンコートは、基板上に希釈・超音波分散したCNT溶液を約40マイクロリットル滴下した後に、基板を約800rpmで10秒ほど回転させて行う。基板の表面状態に応じてCNTの密度が異なるが、4〜5回のスピンコート工程で、0.6本/μm2程度の密度になる。スピンコート工程の回数で、CNTの密度は調整する。このままでは、基板上全面にCNTが散布されている状態であることから、隣の素子との分離がなされていないため、不要部分のCNTを除去する。図6では省略してあるが、ゲート電極の形成と同様の工程で除去する。除去は酸素アッシングを用いる。アッシングするマスクにはシリコン窒化膜をスパッタで形成し、光リソグラフィでパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後酸素アッシングを行う。
上記のリフトオフ法も不要部分のCNT除去に使うことも可能である。すなわち、チャネル部分のみがレジストが抜けたパターンをリソグラフィで形成し、その後にCNTをスピンコートする。その後、レジストごと不要部分のCNTをレジスト溶剤で除去する。
他のCNT膜形成方法としては、例えば、CNT溶液に基板を浸した後に引き上げ、乾燥する方法なども用いることが出来る。浸した後に引き上げる方法は、上記の方法と同様に基板全面にCNTが付着するため、同様の除去工程が必要である。
他の手法として、ディスペンサーと注射器でチャネル部分にのみCNT溶液を滴下・乾燥する方法を用いる。その場合、CNTはジクロロエタンに溶かす。重量比で約10のマイナス7乗程度の濃度に調整する。具体的には、例えば、まず、1ミリグラムのCNTを1000ミリリットルのジクロロエタンに溶解する。これを約1時間ほど超音波で分散させる。次に、この1000ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス7乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。ディスペンサーと注射器を用いる場合は、CNT溶液を約40マイクロリットル滴下した後に、自然乾燥させる。基板の表面状態に応じてCNTの密度が異なるが、1〜5回の滴下工程で、0.6本/μm2程度の密度になる。滴下工程の回数で、CNTの密度は調整する。
他の方法としては、インクジェット印刷機で印刷することも可能である。これらのような局所的に滴下できる手法は、下記のような不要な部分を除去する工程が不要である。
保護膜としては、例えば、スパッタ成膜したシリコン酸化膜である。
ゲート絶縁膜および保護膜の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いる。
別の方法として、パリレン膜を成膜する。ジパラキシリレンモノマーを原料した蒸着法を用いる。
また別の方法として、有機膜例えばフォトレジストをスピンコートなどして塗布後に窒素雰囲気中で硬化処理を行なう。硬化処理の温度は材料に依存するが、ガラス化点より高い温度で行なう。
(5)素子分離をする。
この場合、例えば、絶縁層9を一部剥離し、CNTを露出させる。剥離は弱いドライエッチングや、緩衝フッ素酸(BHF)などでウェットエッチングする。素子分離は、CNTチャネルを隣りの素子とは分離させる。すなわち酸素アッシングなどで焼き切る。あるいはレーザー照射して焼き切る、あるいは蒸発させる。
(6)ソース・ドレイン電極領域のCNTにドーピングを施す。
この場合、例えば、絶縁層9を一部剥離し、CNTを露出させる。剥離は弱いドライエッチングや、緩衝フッ素酸(BHF)などでウェットエッチングする。ドーピングは、クロロホルム中に溶かしたTCNQ溶液に基板を浸して行なう。ドーピング後は、上部を保護層11で覆う。これもスパッタ成膜したシリコン酸化膜である。
(7)保護層を形成する。
上記の保護層7の形成と同様の工程を用いる。
(8)ソース・ドレイン電極を形成するためのレジストをパターニングする。
通常のリソグラフィ技術を用いる。
(9)ソース・ドレイン電極材料を体積する。
例えば、スパッタや電子ビーム蒸着などを用いる。
(10)ソース・ドレイン電極を形成する。
リフトオフ法で形成して、不要なレジストと金属を除去する。
(11)ゲート部分にドーピングを行う。
これも上記(7)と同様に、ゲート領域の保護層9、11の一部を剥離し、ドーピングする。ドーピングはクロロホルム中に溶かしたTTF溶液に基板を浸して行なう。
(12)ゲート部分を保護層で覆う。
ドーピング後は、上部を保護層13で覆う。保護層13はパリレン膜を成膜する。ジパラキシリレンモノマーを原料した蒸着法を用いる。
図9に相補的なCNT−FETで構成したNOTゲート論理回路の実施例を示す。図1の構成のCNT−FETをp型(左側)、n型(右側)のチャネルで構成、ドレインを共通にする。図9ではゲート3、および33が独立しているように描いてあるが、FET近傍で電気的に短絡する。ソース・ドレイン電極1,2および31,32はそれぞれ金、アルミニウムで形成する。これは、それぞれp型、n型のCNTとのショトキー障壁が小さくなるものを選ぶ。
以下に、図9の実施の形態の製造方法を説明する。
(1)まずPEN基板上にゲート電極を形成する。
例えば、銀の場合は銀ペーストインクを用いて、ディスペンサーと注射器またはインクジェット印刷で形成する。形成後に銀粒子間にある添加物を除去するために、大気中で150℃程度に加熱処理を施す。
他の方法として、例えば、基板上に一面にスパッタ(または蒸着)成膜後に、一般的なリソグラフィを用いてパターン形成をし、ウェットエッチングする。この場合はアルミニウムなどをゲート材料として用いる。アルミニウムのエッチングは一般的なエッチャントを使うことが出来る。例えば、リン酸、硝酸、酢酸、水の混合が普通に使われるものである。光リソグラフィポジレスストのアルカリ現像液もエッチャントとして使用可能である。銀も一般的にエッチャントを使用可能であるから、この方法も使える。
他の手法として、例えば、まずゲートを形成する場所のレジストが抜けるパターンをリソグラフィを用いて形成し、そこにアルミニウムを成膜する。この場合は蒸着など異方性の強い成膜法が好ましい。その後、レジストを溶解する溶剤で不要なアルミニウムをレジストごと除去する。これは一般にリフトオフ法として知られている。
(2)ゲート絶縁膜を形成する。
ゲート絶縁膜として例えばパリレン膜を成膜する。ジパラキシリレンモノマーを原料した蒸着法を用いる。厚さは0.2μmである。
他の手法として、シリコン窒化膜をスパッタで形成することも可能である。ターゲットは窒化シリコン、プラズマのガスにはアルゴンガスを用いる。膜質を改善するために20sccmの窒素も同時に導入する。圧力は2パスカルである。膜厚は0.2μmである。
(3)CNT膜を形成する。
例えば、ディスペンサーと注射器でチャネル部分にのみCNT溶液を滴下・乾燥する方法を用いることができる。その場合、CNTはジクロロエタンに溶かす。重量比で約10のマイナス7乗程度の濃度に調整する。具体的には、まず、1ミリグラムのCNTを1000ミリリットルのジクロロエタンに溶解する。これを約1時間ほど超音波で分散させる。次に、この1000ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス7乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。ディスペンサーと注射器を用いる場合は、CNT溶液を約40マイクロリットル滴下した後に、自然乾燥させる。基板の表面状態に応じてCNTの密度が異なるが、1〜5回の滴下工程で、0.6本/μm2程度の密度になる。滴下工程の回数で、CNTの密度は調整する。
他の方法としては、例えば、インクジェット印刷機で印刷することも可能である。
相補的にドープされたCNTでチャネルを構成するために、先にn型、またはp型のCNT膜を部分的に形成し、その後に、それとは相補的なCNT膜を形成する。このような工程には、ディスペンサーと注射器を用いる手法、またはインクジェット印刷機で形成するのが簡便である。これらのような局所的に滴下できる手法は、下記のような不要な部分を除去する工程が不要である。
別の手法としては、例えば、スピンコートで膜を形成する。まずCNTをジクロロエタンに溶かす。重量比で約10のマイナス6乗程度の濃度に調整する。具体的には、まず、1ミリグラムのCNTを100ミリリットルのジクロロエタンに溶解する。これを約1時間ほど超音波で分散させる。次に、この100ミリリットルのCNT溶液から3ミリリットル取り分け、27ミリリットルのジクロロエタンで希釈する。こうして約10のマイナス6乗の重量比のCNT溶液となる。これを市販の超音波ホモジナイザーで1時間分散する。スピンコートは、基板上に希釈・超音波分散したCNT溶液を約40マイクロリットル滴下した後に、基板を約800rpmで10秒ほど回転させて行う。基板の表面状態に応じてCNTの密度が異なるが、4〜5回のスピンコート工程で、0.6本/μm2程度の密度になる。スピンコート工程の回数で、CNTの密度は調整する。このままでは、基板上全面にCNTが散布されている状態であることから、隣の素子との分離がなされていないため、不要部分のCNTを除去する。図6では省略してあるが、ゲート・サブゲート電極の形成と同様の工程で除去する。除去は酸素アッシングを用いる。アッシングするマスクにはシリコン窒化膜をスパッタで形成し、光リソグラフィでパターン形成し、ドライエッチングでチャネル部分以外のシリコン窒化膜を除去する。その後酸素アッシングを行う。
上記のリフトオフ法も不要部分のCNT除去に使うことも可能である。すなわち、チャネル部分のみがレジストが抜けたパターンをリソグラフィで形成し、その後にCNTをスピンコートする。その後、レジストごと不要部分のCNTをレジスト溶剤で除去する。
他のCNT膜形成方法としては、例えば、CNT溶液に基板を浸した後に引き上げ、乾燥する方法により形成することができる。この浸した後に引き上げる方法は、上記の方法と同様に基板全面にCNTが付着するため、同様の除去工程が必要である。
(4)ソース電極、ドレイン電極を形成する。
例えば、銀ペーストインクまたは金ペーストインクを用いて、ディスペンサーと注射器またはインクジェット印刷で形成する。形成後に銀粒子間にある添加物を除去するために、大気中で150℃程度に加熱処理を施す。
その他の手法として、例えば、金、銀またはアルミニウムを、光リソグラフィでパターン形成したフォトレジストに蒸着で成膜した後、リフトオフで不要な部分を除去する。
また、その他の手法として、例えば、通常の半導体装置の製造方法で一般的に使われている技術を用いことも出来る。例としては、まず金属を第三の絶縁層の全面に成膜し、その後にリソグラフィを用いてレジスト・パターンを形成し、それをマスクとしてエッチングする方法も挙げることが出来る。
図9の場合、n型あるいはp型に動作するFET側のソース・ドレインを形成後に、それとは相補的に動作するCNTのソース・ドレインを形成する。
(5)保護膜を形成する。
例えば保護層としてパリレン膜を成膜する。ジパラキシリレンモノマーを原料した蒸着法を用いる。
他の手法としては、シリコン窒化膜をスパッタ成膜することも可能である。
ゲート絶縁膜および保護膜の成膜には、上記以外にも、一般的に製造方法として用いられている蒸着法、熱気相成長法、有機絶縁層を加熱・活性化し堆積する方法などを用いる。
上記の(3)と(4)の順番を入れ替えて、ソース・ドレイン電極上にCNT膜を形成してもよい。
本発明の活用例として、表示装置が挙げられる。
本発明のCNT−FETの断面図。 本発明のCNT−FETの別の実施例の断面図。 本発明のCNT−FETの別の実施例の断面図。 本発明のCNT−FETの別の実施例の断面図。 図1のCNT−FETの製造方法。 従来構造のCNT−FETの断面図。 従来構造のCNT−FETの断面図。 ドーピング工程を別に設けた場合の製造方法。 相補的なCNT−FETで構成したNOTゲート論理回路の実施形態。
符号の説明
1 ソース電極
2 ドレイン電極
3 ゲート電極
4 チャネル層(アンドープのCNT膜)
5 チャネル層(p型CNT膜)
6 チャネル層(n型CNT膜)
7 ゲート絶縁層
8 基板
9 保護層
10 絶縁層
11 電流供給線
12 基板表面を絶縁するための絶縁層
31 ソース電極
32 ドレイン電極
33 ゲート電極

Claims (8)

  1. カーボンナノチューブをチャネルに用いる電界効果型トランジスタにおいて、
    ドレイン電極とソース電極が複数のカーボンナノチューブで直列に接続されていて、
    ゲートとゲート絶縁層を介して接している第1のカーボンナノチューブがn型またはp型にドーピングされて、
    前記ソース電極および前記ドレイン電極と接触している第2のカーボンナノチューブが、第1のカーボンナノチューブとは相補的にドーピングされており、
    前記ゲート絶縁層と前記カーボンナノチューブとの界面に、真空中での電子親和力が2.7eV以上ある第1の材料および真空中でのイオン化ポテンシャルが5.8eV以下である第2の材料が位置し、前記カーボンナノチューブに接触していることを特徴とする電界効果型トランジスタ。
  2. 前記ゲートと前記ドレイン電極との距離が前記ゲートと前記ソース電極までの距離より大きいことを特徴とする請求項に記載の電界効果型トランジスタ。
  3. 前記ソース電極と接触している前記第2のカーボンナノチューブおよび前記ドレイン電極と接触している前記第2のカーボンナノチューブがp型にドーピングされている電界効果型トランジスタにおいて、
    前記ソース電極と接触している前記第2のカーボンナノチューブに接触している材料の電子親和力が、前記ドレイン電極と接触している前記第2のカーボンナノチューブに接触している材料の電子親和力より大きいことを特徴とする請求項に記載の電界効果型トランジスタ。
  4. 前記ソース電極と接触している前記第2のカーボンナノチューブおよび前記ドレイン電極と接触している前記第2のカーボンナノチューブがn型にドーピングされている電界効果型トランジスタにおいて、
    前記ソース電極と接触している前記第2のカーボンナノチューブに接触している材料のイオン化ポテンシャルが前記ドレイン電極と接触している前記第2のカーボンナノチューブに接触している材料のイオン化ポテンシャルより小さいことを特徴とする請求項に記載の電界効果型トランジスタ。
  5. 前記ゲート、前記ゲート絶縁層、前記カーボンナノチューブ及び前記基板の位置関係が、基板、カーボンナノチューブ、ゲート絶縁層、ゲートの順に形成されたものであることを特徴とする請求項1又は2に記載の電界効果型トランジスタ。
  6. 前記ゲート、前記ゲート絶縁層、前記カーボンナノチューブ及び前期基板の位置関係が、基板、ゲート、ゲート絶縁層、カーボンナノチューブの順に形成されたものであることを特徴とする請求項1又は2に記載の電界効果型トランジスタ。
  7. p型およびn型にドーピングされた前記カーボンナノチューブの境界が、前記ゲートと前記ソース電極との中間、及び前記ゲートと前記ドレイン電極の中間であることを特徴とする請求項1又は2に記載の電界効果型トランジスタ。
  8. 請求項1又は2に記載された電界効果型トランジスタを相補的に用いることを特徴とした論理回路。
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