JPH04290474A - Ｓｏｉ構造電界効果半導体装置 - Google Patents
Ｓｏｉ構造電界効果半導体装置Info
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- JPH04290474A JPH04290474A JP7821791A JP7821791A JPH04290474A JP H04290474 A JPH04290474 A JP H04290474A JP 7821791 A JP7821791 A JP 7821791A JP 7821791 A JP7821791 A JP 7821791A JP H04290474 A JPH04290474 A JP H04290474A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、活性層を極薄くしたＳ
ＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ
）構造電界効果半導体装置の改良に関する。
ＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ
）構造電界効果半導体装置の改良に関する。
【０００２】一般に、ＳＯＩ構造電界効果半導体装置は
、寄生容量を小さくすることができること、α線など放
射線に対する耐性が高いこと、三次元集積回路を構成し
易いことなど多くの利点があり、その期待されるところ
は大きいが、その本来的な独特の構造、即ち、デバイス
を作り込む活性層を極薄く成し得ることに起因し、新た
な問題が発生するので、これを解決しなければならない
。
、寄生容量を小さくすることができること、α線など放
射線に対する耐性が高いこと、三次元集積回路を構成し
易いことなど多くの利点があり、その期待されるところ
は大きいが、その本来的な独特の構造、即ち、デバイス
を作り込む活性層を極薄く成し得ることに起因し、新た
な問題が発生するので、これを解決しなければならない
。
【０００３】
【従来の技術】従来のＳＯＩ構造ＭＯＳ（ｍｅｔａｌ
ｏｘｉｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効
果トランジスタは、半導体基板を用いたＭＯＳ電界効果
トランジスタと同様な構成を採っていて、ゲート・ドレ
イン間のチャネル領域に於ける不純物濃度は一様になっ
ている。
ｏｘｉｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効
果トランジスタは、半導体基板を用いたＭＯＳ電界効果
トランジスタと同様な構成を採っていて、ゲート・ドレ
イン間のチャネル領域に於ける不純物濃度は一様になっ
ている。
【０００４】
【発明が解決しようとする課題】ＳＯＩ構造ＭＯＳ電界
効果トランジスタでは、デバイスを作り込む活性層の層
厚を薄くすることで、相互コンダクタンスｇｍ を高め
ることができ、また、例えばゲート電圧で制御できない
電流パスを生じたりする短チャネル効果を抑制できるな
どの利点を生ずることが明らかになっているのであるが
、活性層であるシリコン薄膜の膜厚を充分に薄くした場
合、即ち、表面に形成されているゲートの電界が背面の
Ｓｉ・ＳｉＯ２ 界面に影響を与えるほどに薄くした場
合、通常のＭＯＳ電界効果トランジスタとは異なった原
理で動作する。
効果トランジスタでは、デバイスを作り込む活性層の層
厚を薄くすることで、相互コンダクタンスｇｍ を高め
ることができ、また、例えばゲート電圧で制御できない
電流パスを生じたりする短チャネル効果を抑制できるな
どの利点を生ずることが明らかになっているのであるが
、活性層であるシリコン薄膜の膜厚を充分に薄くした場
合、即ち、表面に形成されているゲートの電界が背面の
Ｓｉ・ＳｉＯ２ 界面に影響を与えるほどに薄くした場
合、通常のＭＯＳ電界効果トランジスタとは異なった原
理で動作する。
【０００５】従来のＭＯＳ電界効果トランジスタでは、
ゲート絶縁膜下の反転層に現れたキャリヤをドレイン電
界に依ってドリフトさせているのであるが、充分に薄い
活性層をもつＳＯＩ構造ＭＯＳ電界効果トランジスタで
は、ゲート絶縁膜下の活性層に於ける電位全体をゲート
電極で制御することでソースからなるキャリヤ注入量を
変化させ、チャネルに於けるキャリヤ量を制御するよう
にしているので、非常に高い相互コンダクタンスｇｍ
を得ることができるのである。
ゲート絶縁膜下の反転層に現れたキャリヤをドレイン電
界に依ってドリフトさせているのであるが、充分に薄い
活性層をもつＳＯＩ構造ＭＯＳ電界効果トランジスタで
は、ゲート絶縁膜下の活性層に於ける電位全体をゲート
電極で制御することでソースからなるキャリヤ注入量を
変化させ、チャネルに於けるキャリヤ量を制御するよう
にしているので、非常に高い相互コンダクタンスｇｍ
を得ることができるのである。
【０００６】ところで、このようなＳＯＩ構造ＭＯＳ電
界効果トランジスタでは、ドレイン耐圧を高める為、ゲ
ート電極の位置をソース領域側に片寄せてゲート・ドレ
イン間距離を長くすることで耐圧を高める、所謂、オフ
セット・ゲート構造にすることが行われている。
界効果トランジスタでは、ドレイン耐圧を高める為、ゲ
ート電極の位置をソース領域側に片寄せてゲート・ドレ
イン間距離を長くすることで耐圧を高める、所謂、オフ
セット・ゲート構造にすることが行われている。
【０００７】然しながら、そのようにした場合、キャリ
ヤ（ここでは電子とする）の注入量が大きいと、キャリ
ヤ自身の空間電荷効果に依ってゲート・ドレイン間のチ
ャネル領域に於ける電子電位が上昇して電位障壁が生成
され、且つ、実効的ゲート長が長くなって特性が劣化す
る旨の問題を生ずる。
ヤ（ここでは電子とする）の注入量が大きいと、キャリ
ヤ自身の空間電荷効果に依ってゲート・ドレイン間のチ
ャネル領域に於ける電子電位が上昇して電位障壁が生成
され、且つ、実効的ゲート長が長くなって特性が劣化す
る旨の問題を生ずる。
【０００８】図８は従来のオフセット・ゲートをもつＳ
ＯＩ構造電界効果トランジスタのポテンシャル・プロフ
ァイルを説明する為の線図であり、縦軸に電子エネルギ
を、また、横軸に距離をそれぞれ採ってある。
ＯＩ構造電界効果トランジスタのポテンシャル・プロフ
ァイルを説明する為の線図であり、縦軸に電子エネルギ
を、また、横軸に距離をそれぞれ採ってある。
【０００９】図に於いて、Ｓはソース領域、Ｃはゲート
電極直下のチャネル領域、Ｃ′はゲート電極をオフセッ
トさせたことで生成されたゲート・ドレイン間の領域、
Ｄはドレイン領域、ＰＢは電位障壁をそれぞれ示し、ま
た、実線はオフセット・ゲートをもつＳＯＩ構造電界効
果トランジスタのポテンシャル・プロファイルをそれぞ
れ示している。
電極直下のチャネル領域、Ｃ′はゲート電極をオフセッ
トさせたことで生成されたゲート・ドレイン間の領域、
Ｄはドレイン領域、ＰＢは電位障壁をそれぞれ示し、ま
た、実線はオフセット・ゲートをもつＳＯＩ構造電界効
果トランジスタのポテンシャル・プロファイルをそれぞ
れ示している。
【００１０】図から判るように、ゲート電極をオフセッ
トさせた場合、ゲートとドレインの間には、その上にゲ
ート電極が存在しない領域が生成され、そこでは注入さ
れてくる電子が滞留するような状態となる為に電子エネ
ルギは高くなって電位障壁ＰＢが生成され、また、ゲー
ト長が実効的に延長されたような状態になってしまうも
のである。
トさせた場合、ゲートとドレインの間には、その上にゲ
ート電極が存在しない領域が生成され、そこでは注入さ
れてくる電子が滞留するような状態となる為に電子エネ
ルギは高くなって電位障壁ＰＢが生成され、また、ゲー
ト長が実効的に延長されたような状態になってしまうも
のである。
【００１１】本発明は、ゲート・ドレイン間のチャネル
領域に於ける不純物分布を制御する簡単な手段で電位障
壁の生成や実効的ゲート長の延伸を抑止し、ＳＯＩ構造
電界効果半導体装置の特性を更に向上しようとする。
領域に於ける不純物分布を制御する簡単な手段で電位障
壁の生成や実効的ゲート長の延伸を抑止し、ＳＯＩ構造
電界効果半導体装置の特性を更に向上しようとする。
【００１２】
【課題を解決するための手段】本発明に依るＳＯＩ構造
電界効果半導体装置に於いては、
電界効果半導体装置に於いては、
【００１３】（１）ソース領域（例えばｎ＋ −ソース
領域９）とドレイン領域（例えばｎ＋ −ドレイン領域
１０）との間に在るチャネル領域（ｎ− −チャネル領
域６）の上にゲート絶縁膜（例えばゲート絶縁膜４）を
介し且つソース側にオフセットして形成されているゲー
ト電極（例えばゲート電極５）と、該ゲート電極に於け
るドレイン側端の直下からドレイン領域方向に延び且つ
ソース領域及びドレイン領域と同導電型である高不純物
濃度領域（例えばｎ＋ −高不純物濃度領域７）とを備
えてなるか、或いは、
領域９）とドレイン領域（例えばｎ＋ −ドレイン領域
１０）との間に在るチャネル領域（ｎ− −チャネル領
域６）の上にゲート絶縁膜（例えばゲート絶縁膜４）を
介し且つソース側にオフセットして形成されているゲー
ト電極（例えばゲート電極５）と、該ゲート電極に於け
るドレイン側端の直下からドレイン領域方向に延び且つ
ソース領域及びドレイン領域と同導電型である高不純物
濃度領域（例えばｎ＋ −高不純物濃度領域７）とを備
えてなるか、或いは、
【００１４】（２）ソース領域とドレイン領域との間に
在るチャネル領域の上にゲート絶縁膜を介し且つソース
側にオフセットして形成されているゲート電極と、該ゲ
ート電極に於けるドレイン側端の直下からドレイン領域
方向に延び且つソース領域及びドレイン領域と同導電型
であってゲート側からドレイン側に向かって漸減してい
る不純物濃度分布を一部にもったチャネル領域（例えば
キャリヤ加速領域１５を一部にもったチャネル領域）と
を備えてなる。
在るチャネル領域の上にゲート絶縁膜を介し且つソース
側にオフセットして形成されているゲート電極と、該ゲ
ート電極に於けるドレイン側端の直下からドレイン領域
方向に延び且つソース領域及びドレイン領域と同導電型
であってゲート側からドレイン側に向かって漸減してい
る不純物濃度分布を一部にもったチャネル領域（例えば
キャリヤ加速領域１５を一部にもったチャネル領域）と
を備えてなる。
【００１５】
【作用】前記手段を採ることに依り、ゲート絶縁膜下の
チャネル領域を走行するキャリヤは、ゲート・ドレイン
間のチャネル領域に於けるゲート側に在り、且つ、ソー
ス領域及びドレイン領域と同じ導電型の高不純物濃度領
域に加わる高電界に依って加速され、従って、空間電荷
が生成されることはなく、また、ドレイン電界はゲート
・ドレイン間のチャネル領域に於けるドレイン側にある
低不純物濃度領域（高抵抗領域）に依って緩和されるこ
とから、ドレイン耐圧は高く維持することができる。
チャネル領域を走行するキャリヤは、ゲート・ドレイン
間のチャネル領域に於けるゲート側に在り、且つ、ソー
ス領域及びドレイン領域と同じ導電型の高不純物濃度領
域に加わる高電界に依って加速され、従って、空間電荷
が生成されることはなく、また、ドレイン電界はゲート
・ドレイン間のチャネル領域に於けるドレイン側にある
低不純物濃度領域（高抵抗領域）に依って緩和されるこ
とから、ドレイン耐圧は高く維持することができる。
【００１６】
【実施例】図１は本発明一実施例を解説する為のＳＯＩ
構造電界効果半導体装置の要部切断側面図を表している
。図に於いて、１は活性層であるシリコン薄膜、２はＳ
ｉＯ２ からなる絶縁膜、３はシリコン半導体支持基板
、４はＳｉＯ２ からなるゲート絶縁膜、５は多結晶シ
リコンからなるゲート電極、６はｎ− −チャネル領域
、７はｎ＋ −高不純物濃度領域、８はｎ− −低不純
物濃度領域、９はｎ＋ −ソース領域、１０はｎ＋ −
ドレイン領域、１１はＳｉＯ２ からなる絶縁膜、１２
はソース電極、１３はドレイン電極、１４はゲート電極
を表している。
構造電界効果半導体装置の要部切断側面図を表している
。図に於いて、１は活性層であるシリコン薄膜、２はＳ
ｉＯ２ からなる絶縁膜、３はシリコン半導体支持基板
、４はＳｉＯ２ からなるゲート絶縁膜、５は多結晶シ
リコンからなるゲート電極、６はｎ− −チャネル領域
、７はｎ＋ −高不純物濃度領域、８はｎ− −低不純
物濃度領域、９はｎ＋ −ソース領域、１０はｎ＋ −
ドレイン領域、１１はＳｉＯ２ からなる絶縁膜、１２
はソース電極、１３はドレイン電極、１４はゲート電極
を表している。
【００１７】図２は本発明の他の実施例を解説する為の
ＳＯＩ構造電界効果半導体装置の要部切断側面図を表し
ている。尚、図１に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。本実施例が
図１について説明した実施例と相違する点は、ｎ＋ −
高不純物濃度領域７並びにｎ− −低不純物濃度領域８
に相当するキャリヤ加速領域１５に於ける不純物濃度が
ゲート側からドレイン側に向かって漸減するグレーディ
ッドになっていることである。
ＳＯＩ構造電界効果半導体装置の要部切断側面図を表し
ている。尚、図１に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。本実施例が
図１について説明した実施例と相違する点は、ｎ＋ −
高不純物濃度領域７並びにｎ− −低不純物濃度領域８
に相当するキャリヤ加速領域１５に於ける不純物濃度が
ゲート側からドレイン側に向かって漸減するグレーディ
ッドになっていることである。
【００１８】図３乃至図６は図１について説明した実施
例を製造する場合について解説する為の工程要所に於け
るＳＯＩ構造電界効果半導体装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ詳細に説明する。 尚、図１及び図２に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。
例を製造する場合について解説する為の工程要所に於け
るＳＯＩ構造電界効果半導体装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ詳細に説明する。 尚、図１及び図２に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。
【００１９】図３参照
３−（１）
熱酸化法を適用することに依り、ｎ− −シリコン半導
体基板の表面に厚さを例えば１００〔ｎｍ〕〜１５０〔
ｎｍ〕としたＳｉＯ２ の絶縁膜２を成長させる。尚、
ｎ− −シリコン半導体基板は、シリコン半導体基板に
ｎ− −半導体層をエピタキシャル成長させたものであ
っても良い。 ３−（２） 絶縁膜２側にシリコン半導体支持基板３を貼り合わせる
。この場合の貼り合わせ技術としては、重ね合わせてパ
ルス電圧を印加するなど、通常の技法を適用して良い。 ３−（３） 前記工程３−（１）に於いて用いたシリコン半導体基板
の研削・研磨を行って活性層となる厚さ例えば５０〔ｎ
ｍ〕〜１００〔ｎｍ〕のシリコン薄膜１を形成する。 尚、ここでは、所謂、貼り合わせ法に依るＳＯＩ構造に
ついて説明したが、例えば、絶縁膜２をＳＩＭＯＸ（ｓ
ｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ
ｏｘｙｇｅｎ）法で形成するなどは任意である。
体基板の表面に厚さを例えば１００〔ｎｍ〕〜１５０〔
ｎｍ〕としたＳｉＯ２ の絶縁膜２を成長させる。尚、
ｎ− −シリコン半導体基板は、シリコン半導体基板に
ｎ− −半導体層をエピタキシャル成長させたものであ
っても良い。 ３−（２） 絶縁膜２側にシリコン半導体支持基板３を貼り合わせる
。この場合の貼り合わせ技術としては、重ね合わせてパ
ルス電圧を印加するなど、通常の技法を適用して良い。 ３−（３） 前記工程３−（１）に於いて用いたシリコン半導体基板
の研削・研磨を行って活性層となる厚さ例えば５０〔ｎ
ｍ〕〜１００〔ｎｍ〕のシリコン薄膜１を形成する。 尚、ここでは、所謂、貼り合わせ法に依るＳＯＩ構造に
ついて説明したが、例えば、絶縁膜２をＳＩＭＯＸ（ｓ
ｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ
ｏｘｙｇｅｎ）法で形成するなどは任意である。
【００２０】図４参照
４−（１）
熱酸化法を適用することに依り、厚さ例えば１０〔ｎｍ
〕〜２０〔ｎｍ〕のＳｉＯ２ からなるゲート絶縁膜４
を形成する。
〕〜２０〔ｎｍ〕のＳｉＯ２ からなるゲート絶縁膜４
を形成する。
【００２１】図５参照
５−（１）
化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依
って、厚さ例えば２００〔ｎｍ〕〜４００〔ｎｍ〕の多
結晶シリコン膜を形成する。 ５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスを塩素系とする反応性イオン・エ
ッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉ
ｎｇ：ＲＩＥ）法を適用することに依り、多結晶シリコ
ン膜のパターニングを行ってゲート電極５を形成する。 尚、ゲート電極５の右に示してある多結晶シリコン膜の
パターンはイオン注入のマスクとなるものであって、ゲ
ート電極としては動作せずフローティングになっている
。 ５−（３） 多結晶シリコン膜をパターニングした際のエッチング・
マスクを除去してから、イオン注入法を適用することに
依り、ドーズ量を２×１０１５〔ｃｍ−２〕〜４×１０
１５〔ｃｍ−２〕、加速エネルギを３０〔ｋｅＶ〕とし
てＡｓイオンの打ち込みを行ってｎ＋ −高濃度不純物
領域７、ｎ＋ −ソース領域９、ｎ＋ −ドレイン領域
１０を形成する。
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依
って、厚さ例えば２００〔ｎｍ〕〜４００〔ｎｍ〕の多
結晶シリコン膜を形成する。 ５−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスを塩素系とする反応性イオン・エ
ッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉ
ｎｇ：ＲＩＥ）法を適用することに依り、多結晶シリコ
ン膜のパターニングを行ってゲート電極５を形成する。 尚、ゲート電極５の右に示してある多結晶シリコン膜の
パターンはイオン注入のマスクとなるものであって、ゲ
ート電極としては動作せずフローティングになっている
。 ５−（３） 多結晶シリコン膜をパターニングした際のエッチング・
マスクを除去してから、イオン注入法を適用することに
依り、ドーズ量を２×１０１５〔ｃｍ−２〕〜４×１０
１５〔ｃｍ−２〕、加速エネルギを３０〔ｋｅＶ〕とし
てＡｓイオンの打ち込みを行ってｎ＋ −高濃度不純物
領域７、ｎ＋ −ソース領域９、ｎ＋ −ドレイン領域
１０を形成する。
【００２２】図６参照
６−（１）
ＣＶＤ法を適用することに依り、厚さ例えば３００〔ｎ
ｍ〕のＳｉＯ２ からなる絶縁膜１１を形成する。 ６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをフッ素系とするＲＩＥ法を適用
することに依り、ソース電極コンタクト・ホール、ドレ
イン電極コンタクト・ホール、ゲート電極コンタクト・
ホールを形成する。 ６−（３） 真空蒸着法を適用することに依ってＡｌ膜を形成し、次
いで、フォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスを塩素系とするＲＩＥ法を
適用することに依って前記Ａｌ膜のパターニングを行い
、ソース電極１２、ドレイン電極１３、ゲート引き出し
電極１４を形成する。このようにして作成したＳＯＩ構
造電界効果半導体装置は、前記作用の項で説明したよう
な動作を行い、空間電荷効果で特性が劣化するなどの現
象は全く発生しないことは勿論である。
ｍ〕のＳｉＯ２ からなる絶縁膜１１を形成する。 ６−（２） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエッチング・ガスをフッ素系とするＲＩＥ法を適用
することに依り、ソース電極コンタクト・ホール、ドレ
イン電極コンタクト・ホール、ゲート電極コンタクト・
ホールを形成する。 ６−（３） 真空蒸着法を適用することに依ってＡｌ膜を形成し、次
いで、フォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエッチング・ガスを塩素系とするＲＩＥ法を
適用することに依って前記Ａｌ膜のパターニングを行い
、ソース電極１２、ドレイン電極１３、ゲート引き出し
電極１４を形成する。このようにして作成したＳＯＩ構
造電界効果半導体装置は、前記作用の項で説明したよう
な動作を行い、空間電荷効果で特性が劣化するなどの現
象は全く発生しないことは勿論である。
【００２３】図７は図１及び図３乃至図６について説明
した実施例のポテンシャル・プロファイルを説明する為
の線図であり、図１及び図３乃至図６及び図８に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。図から明らかなように、特性線には、
図８に見られるような空間電荷効果に起因する電位障壁
は現れていないから、ｎ− −チャネル領域６を出た電
子は急速にｎ＋ −ドレイン領域１０に達することがで
き、特性の劣化は生じない。
した実施例のポテンシャル・プロファイルを説明する為
の線図であり、図１及び図３乃至図６及び図８に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。図から明らかなように、特性線には、
図８に見られるような空間電荷効果に起因する電位障壁
は現れていないから、ｎ− −チャネル領域６を出た電
子は急速にｎ＋ −ドレイン領域１０に達することがで
き、特性の劣化は生じない。
【００２４】図３乃至図６に於いては、図１に見られる
実施例を製造する場合について説明したが、図２の実施
例を製造するのも簡単であり、キャリヤ加速領域１５を
得るには、ＦＩＢ（ｆｏｃｕｓｅｄ ｉｏｎ ｂｅ
ａｍ）に於けるビーム強度をゲート側からドレイン側に
かけて漸減しながら走査するなど、従来から多用されて
いる適宜の技術を利用することで容易に実現できる。
実施例を製造する場合について説明したが、図２の実施
例を製造するのも簡単であり、キャリヤ加速領域１５を
得るには、ＦＩＢ（ｆｏｃｕｓｅｄ ｉｏｎ ｂｅ
ａｍ）に於けるビーム強度をゲート側からドレイン側に
かけて漸減しながら走査するなど、従来から多用されて
いる適宜の技術を利用することで容易に実現できる。
【００２５】また、前記説明したＳＯＩ構造電界効果半
導体装置は単ゲート電極構造のものであるが、活性層で
あるシリコン薄膜１の背面側に在る絶縁膜の下に導電層
を設けた二重ゲート電極構造のものであっても、本発明
に依って得られる効果は変わりない。
導体装置は単ゲート電極構造のものであるが、活性層で
あるシリコン薄膜１の背面側に在る絶縁膜の下に導電層
を設けた二重ゲート電極構造のものであっても、本発明
に依って得られる効果は変わりない。
【００２６】
【発明の効果】本発明に依るＳＯＩ構造電界効果半導体
装置に於いては、ソース領域とドレイン領域との間に在
るチャネル領域の上にゲート絶縁膜を介し且つソース側
にオフセットして形成されているゲート電極と、該ゲー
ト電極に於けるドレイン側端の直下からドレイン領域方
向に延び且つソース領域及びドレイン領域と同導電型で
ある高不純物濃度領域とを備える。
装置に於いては、ソース領域とドレイン領域との間に在
るチャネル領域の上にゲート絶縁膜を介し且つソース側
にオフセットして形成されているゲート電極と、該ゲー
ト電極に於けるドレイン側端の直下からドレイン領域方
向に延び且つソース領域及びドレイン領域と同導電型で
ある高不純物濃度領域とを備える。
【００２７】前記構成を採ることに依り、高ｇｍ 化及
び短チャネル効果抑制などの効果を得る為、表面に形成
されているゲートの電界が背面のＳｉ・ＳｉＯ２ 界面
に影響を与えるほどに活性層であるＳｉ薄膜を充分に薄
くし、しかも、多量のキャリヤを注入して大電流の領域
で動作させるようにしても、空間電荷効果で特性が劣化
することはなくなり、また、高いドレイン耐圧を維持す
ることができる。
び短チャネル効果抑制などの効果を得る為、表面に形成
されているゲートの電界が背面のＳｉ・ＳｉＯ２ 界面
に影響を与えるほどに活性層であるＳｉ薄膜を充分に薄
くし、しかも、多量のキャリヤを注入して大電流の領域
で動作させるようにしても、空間電荷効果で特性が劣化
することはなくなり、また、高いドレイン耐圧を維持す
ることができる。
【図１】本発明一実施例を解説する為のＳＯＩ構造電界
効果半導体装置の要部切断側面図である。
効果半導体装置の要部切断側面図である。
【図２】本発明の他の実施例を解説する為のＳＯＩ構造
電界効果半導体装置の要部切断側面図である。
電界効果半導体装置の要部切断側面図である。
【図３】図１について説明した実施例を製造する場合に
ついて解説する為の工程要所に於けるＳＯＩ構造電界効
果半導体装置の要部切断側面図である。
ついて解説する為の工程要所に於けるＳＯＩ構造電界効
果半導体装置の要部切断側面図である。
【図４】図１について説明した実施例を製造する場合に
ついて解説する為の工程要所に於けるＳＯＩ構造電界効
果半導体装置の要部切断側面図である。
ついて解説する為の工程要所に於けるＳＯＩ構造電界効
果半導体装置の要部切断側面図である。
【図５】図１について説明した実施例を製造する場合に
ついて解説する為の工程要所に於けるＳＯＩ構造電界効
果半導体装置の要部切断側面図である。
ついて解説する為の工程要所に於けるＳＯＩ構造電界効
果半導体装置の要部切断側面図である。
【図６】図１について説明した実施例を製造する場合に
ついて解説する為の工程要所に於けるＳＯＩ構造電界効
果半導体装置の要部切断側面図である。
ついて解説する為の工程要所に於けるＳＯＩ構造電界効
果半導体装置の要部切断側面図である。
【図７】図１及び図３乃至図６について説明した実施例
のポテンシャル・プロファイルを説明する為の線図であ
る。
のポテンシャル・プロファイルを説明する為の線図であ
る。
【図８】従来のオフセット・ゲートをもつＳＯＩ構造電
界効果トランジスタのポテンシャル・プロファイルを説
明する為の線図である。
界効果トランジスタのポテンシャル・プロファイルを説
明する為の線図である。
１ 活性層であるシリコン薄膜
２ ＳｉＯ２ からなる絶縁膜
３ シリコン半導体支持基板
４ ＳｉＯ２ からなるゲート絶縁膜５ 多結晶シ
リコンからなるゲート電極６ ｎ− −チャネル領域 ７ ｎ＋ −高不純物濃度領域 ８ ｎ− −低不純物濃度領域 ９ ｎ＋ −ソース領域 １０ ｎ＋ −ドレイン領域 １１ 絶縁膜 １２ ソース電極 １３ ドレイン電極 １４ ゲート電極 １５ 不純物濃度がグレーデッドになっているキャリ
ヤ加速領域
リコンからなるゲート電極６ ｎ− −チャネル領域 ７ ｎ＋ −高不純物濃度領域 ８ ｎ− −低不純物濃度領域 ９ ｎ＋ −ソース領域 １０ ｎ＋ −ドレイン領域 １１ 絶縁膜 １２ ソース電極 １３ ドレイン電極 １４ ゲート電極 １５ 不純物濃度がグレーデッドになっているキャリ
ヤ加速領域
Claims (2)
- 【請求項１】ソース領域とドレイン領域との間に在るチ
ャネル領域の上にゲート絶縁膜を介し且つソース側にオ
フセットして形成されているゲート電極と、該ゲート電
極に於けるドレイン側端の直下からドレイン領域方向に
延び且つソース領域及びドレイン領域と同導電型である
高不純物濃度領域とを備えてなることを特徴とするＳＯ
Ｉ構造電界効果半導体装置。 - 【請求項２】ソース領域とドレイン領域との間に在るチ
ャネル領域の上にゲート絶縁膜を介し且つソース側にオ
フセットして形成されているゲート電極と、該ゲート電
極に於けるドレイン側端の直下からドレイン領域方向に
延び且つソース領域及びドレイン領域と同導電型であっ
てゲート側からドレイン側に向かって漸減している不純
物濃度分布を一部にもったチャネル領域とを備えてなる
ことを特徴とするＳＯＩ構造電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7821791A JPH04290474A (ja) | 1991-03-19 | 1991-03-19 | Ｓｏｉ構造電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7821791A JPH04290474A (ja) | 1991-03-19 | 1991-03-19 | Ｓｏｉ構造電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290474A true JPH04290474A (ja) | 1992-10-15 |
Family
ID=13655881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7821791A Withdrawn JPH04290474A (ja) | 1991-03-19 | 1991-03-19 | Ｓｏｉ構造電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290474A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6630382B1 (en) * | 1999-06-02 | 2003-10-07 | Arizona State University | Current controlled field effect transistor |
| US6987292B2 (en) | 1999-06-02 | 2006-01-17 | Arizona State University | Schottky junction transistors and complementary circuits including the same |
| JP2009065057A (ja) * | 2007-09-07 | 2009-03-26 | Nec Corp | 半導体装置 |
| US7589007B2 (en) | 1999-06-02 | 2009-09-15 | Arizona Board Of Regents For And On Behalf Of Arizona State University | MESFETs integrated with MOSFETs on common substrate and methods of forming the same |
-
1991
- 1991-03-19 JP JP7821791A patent/JPH04290474A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6630382B1 (en) * | 1999-06-02 | 2003-10-07 | Arizona State University | Current controlled field effect transistor |
| US6987292B2 (en) | 1999-06-02 | 2006-01-17 | Arizona State University | Schottky junction transistors and complementary circuits including the same |
| US7589007B2 (en) | 1999-06-02 | 2009-09-15 | Arizona Board Of Regents For And On Behalf Of Arizona State University | MESFETs integrated with MOSFETs on common substrate and methods of forming the same |
| JP2009065057A (ja) * | 2007-09-07 | 2009-03-26 | Nec Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |