JPH0629524A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0629524A
JPH0629524A JP4094264A JP9426492A JPH0629524A JP H0629524 A JPH0629524 A JP H0629524A JP 4094264 A JP4094264 A JP 4094264A JP 9426492 A JP9426492 A JP 9426492A JP H0629524 A JPH0629524 A JP H0629524A
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JP
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gate electrode
silicon substrate
type silicon
transistor
source
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Akira Sudo
章 須藤
Toshiharu Watanabe
寿治 渡辺
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】 【目的】この発明は、ＬＤＤ構造トランジスタの側壁材
に高誘電体材料を用いて、ＬＤＤ領域の寄生抵抗を小さ
くした場合において、ゲート電極とソース／ドレイン領
域との間のゲート寄生容量を小さくできる。 【構成】Ｐ型シリコン基板１表面上にゲート酸化膜２を
介して設けられたゲート電極３をマスクにして、前記Ｐ
型シリコン基板１にＬＤＤ領域のＮ- 層１１、１２を設
け、前記ゲート電極３の両側面に高誘電率の側壁材４を
設け、この側壁材４の両側のＰ型シリコン基板１を掘り
下げ、この掘り下げられたＰ型シリコン基板１にソース
／ドレイン領域のＮ+ 層１４、１５を設けている。した
がって、ゲート電極３とソース／ドレイン領域のＮ+ 層
１４、１５との間の寄生容量を小さくでき、トランジス
タの駆動能力を向上し得るとともに、消費電力を減少で
きる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に係わり、特にＭＯＳ ＦＥＴの製造方法に関する。
【０００２】
【従来の技術】図６は、従来のＬＤＤ(lightly doped d
rain) 構造のトランジスタを示す断面図である。Ｐ型シ
リコン基板１の表面にはゲート酸化膜２が設けられ、こ
のゲート酸化膜２の上にゲート電極３が設けられてい
る。このゲート電極３の両側面には、ＳｉＯ2 からなる
側壁材４、４がＣＶＤにより設けられている。前記Ｐ型
シリコン基板１には、ゲート電極３をマスクにしてイオ
ン注入されたＬＤＤ領域のＮ- 層５、６および側壁材
４、４をマスクにしてイオン注入されたソース／ドレイ
ン領域のＮ+ 層７、８が形成されている。前記側壁材
４、４の材料としては、誘電率の高いＳｉＮ等を用いる
こともある。
【０００３】前記ＬＤＤ構造のトランジスタは、ドレイ
ン側に高い電圧を加えても、ドレイン側のＮ- 層６によ
りドレイン電界が緩和される。このため、ドレイン近傍
におけるインパクトイオン化が抑制され、ホットキャリ
アの発生が減少し、トランジスタの高信頼性が達成され
る。
【０００４】
【発明が解決しようとする課題】ところで、ＬＤＤ領域
のＮ- 層５、６のイオン濃度は低いため、通常構造のト
ランジスタに比べて寄生抵抗が大きく、トランジスタの
駆動能力が劣化することがある。この駆動能力の劣化を
改善するものとして、側壁材４、４をＳｉＮ等の高誘電
体材料で形成した半導体装置が提案されている。ＬＤＤ
領域のＮ- 層５、６表面における電界はこの高誘電率の
側壁材４、４により強くなり、このＮ- 層５、６の電子
濃度が高くなる。このため、Ｎ- 層５、６の寄生抵抗が
小さくなる。しかし、高誘電体材料からなる側壁材４、
４を用いると、Ｎ- 層５、６の寄生抵抗は小さくなる
が、ゲートフリンジング電界が増大し、ゲート電極３と
ソース／ドレイン領域のＮ+ 層７、８との間に大きなゲ
ート寄生容量９、１０が生じる。このため、トランジス
タの駆動能力が劣化し、トランジスタの消費電力が増加
する問題がある。
【０００５】この発明の目的は、ＬＤＤ構造トランジス
タの側壁材に高誘電体材料を用いて、ＬＤＤ領域のＮ-
層の寄生抵抗を小さくしたものでも、ゲート電極とソー
ス／ドレイン領域との間のゲート寄生容量を小さく抑
え、トランジスタの駆動能力を向上させ、トランジスタ
の消費電力を減少させた半導体装置の製造方法を提供す
ることにある。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板表面上方に設けられたゲート
電極の両側面に側壁材を設ける工程と、この側壁材の両
側の半導体基板を掘り下げる工程と、この掘り下げられ
た半導体基板にソース／ドレイン領域を設ける工程とか
らなることを特徴としている。また、前記半導体基板に
ＬＤＤ領域を設ける工程を加えたことを特徴としてい
る。また、前記側壁材は高誘電体材料によって形成され
ていることを特徴としている。
【０００７】
【作用】この発明は、側壁材に高誘電体材料を用いた場
合でも、この側壁材の両側の半導体基板を掘り下げるこ
とにより、前記電極とソース／ドレイン領域との間の距
離が従来のものより大きくなる。このため、ゲート電極
とソース／ドレイン領域との間の寄生容量が小さくな
り、半導体装置の信頼性が高まり、半導体装置の駆動能
力が向上される。
【０００８】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
【０００９】図２乃至図６は、この発明の半導体装置の
製造方法を示すものである。先ず、Ｐ型シリコン基板１
の表面には厚さ１００オングストロームのゲート酸化膜
２が熱酸化により形成される。この後、ゲート酸化膜２
の表面にポリシリコン層を堆積させる。このポリシリコ
ン層は写真蝕刻法により加工され、図２に示すようにゲ
ート電極３が形成される。
【００１０】図３に示すように、Ｐ型シリコン基板１に
は、ゲート電極３をマスクとしてリンが５×１０13ｃｍ
-2のドーズ量でイオン注入され、ＬＤＤ領域のＮ- 層１
１、１２が形成される。この後、高誘電率のＳｉ3 Ｎ4
からなる１０００オングストロームの厚さの絶縁層を堆
積させる。この絶縁層の誘電率はゲート酸化膜２のそれ
より高い。この絶縁層はＲＩＥによって異方的にエッチ
ングされることにより、前記ゲート電極３の両側面に図
４に示すように高誘電率の側壁材１３、１３が形成され
る。この後、図５に示すように、この側壁材１３、１３
およびゲート電極をマスクとして、ゲート酸化膜２およ
びＰ型シリコン基板１がＲＩＥにより異方的にエッチン
グされ、０．１マイクロメーターの深さとなるように掘
り下げられる。
【００１１】図１に示すように、掘り下げられたＰ型シ
リコン基板１には、前記側壁材１３、１３およびゲート
電極３をマスクにしてヒ素が５×１０15ｃｍ-2のドーズ
量でイオン注入され、ソース／ドレイン領域のＮ+ 層１
４、１５が形成される。
【００１２】上記実施例によれば、側壁材およびゲート
電極の両側のＰ型シリコン基板１が掘り下げられてい
る。したがって、ゲート電極とソース／ドレイン領域と
の間の距離が大きくなり、ＬＤＤ構造トランジスタの側
壁材として高誘電体を用いた場合において、ゲート寄生
容量１６、１７を小さくすることができる。
【００１３】
【発明の効果】以上説明したようにこの発明によれば、
側壁材の両側の半導体基板を掘り下げることにより、ゲ
ート電極とソース／ドレイン領域との間の距離が大きく
なる。このため、ＬＤＤ構造トランジスタの側壁材に高
誘電体材料を用いて、ＬＤＤ領域のＮ- 層の寄生抵抗を
小さくした場合において、ゲート電極とソース／ドレイ
ン領域との間のゲート寄生容量を小さくできる。この結
果、トランジスタの駆動能力を向上でき、トランジスタ
の消費電力を減少できる。
【図面の簡単な説明】
【図１】この発明の半導体装置の製造方法の一実施例を
示すものであり、Ｐ型シリコン基板にソース／ドレイン
領域を設ける工程を示す断面図。
【図２】この発明の半導体装置の製造方法の一実施例を
示すものであり、Ｐ型シリコン基板表面にゲート電極を
設ける工程を示す断面図。
【図３】この発明の半導体装置の製造方法の一実施例を
示すものであり、Ｐ型シリコン基板にＬＤＤ領域を設け
る工程を示す断面図。
【図４】この発明の半導体装置の製造方法の一実施例を
示すものであり、ゲート電極の両側面に側壁材を設ける
工程を示す断面図。
【図５】この発明の半導体装置の製造方法の一実施例を
示すものであり、ゲート電極および側壁材の両側のＰ型
シリコン基板を掘り下げる工程を示す断面図。
【図６】従来のＬＤＤ構造のトランジスタを示す断面
図。
【符号の説明】
1 …Ｐ型シリコン基板、2 …ゲート酸化膜、3 …ゲート
電極、11…ソース側のＮ- 層、12…ドレイン側のＮ
- 層、13…側壁材、14…ソース領域のＮ+ 層、15…ドレ
イン領域のＮ+ 層、16、17…ゲート寄生容量。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板表面上方に設けられたゲート
    電極の両側面に側壁材を設ける工程と、 この側壁材の両側の半導体基板を掘り下げる工程と、 この掘り下げられた半導体基板にソース／ドレイン領域
    を設ける工程とからなることを特徴とする半導体装置の
    製造方法。
  2. 【請求項２】 前記半導体基板にＬＤＤ領域を設ける工
    程を加えたことを特徴とする請求項１記載の半導体装置
    の製造方法。
  3. 【請求項３】 前記側壁材は高誘電体材料によって形成
    されていることを特徴とする請求項１記載の半導体装置
    の製造方法。
JP4094264A 1992-04-14 1992-04-14 半導体装置の製造方法 Pending JPH0629524A (ja)

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