JP2939735B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
及びその製造方法に係るもので、詳しくは、オン／オフ
電流比が増加するように改善された薄膜トランジスタ及
びその製造方法に関する。
及びその製造方法に係るもので、詳しくは、オン／オフ
電流比が増加するように改善された薄膜トランジスタ及
びその製造方法に関する。
【０００２】
【従来の技術】通常、トップゲート（top gate）型多結
晶シリコン（polycrystalline- silicon）薄膜トランジ
スタの製造方法においては、図１１に示すように、基板
１１上に絶縁層の第１酸化膜１２を形成し、該第１酸化
膜１２上に化学的気相蒸着法を用いてポリシリコン層１
３を形成した後、該ポリシリコン層１３上に再び絶縁層
の第２酸化膜１４を形成する。
晶シリコン（polycrystalline- silicon）薄膜トランジ
スタの製造方法においては、図１１に示すように、基板
１１上に絶縁層の第１酸化膜１２を形成し、該第１酸化
膜１２上に化学的気相蒸着法を用いてポリシリコン層１
３を形成した後、該ポリシリコン層１３上に再び絶縁層
の第２酸化膜１４を形成する。
【０００３】次いで、マスク（図示されず）を用いてソ
ース／ドレインを形成すべき部分の前記ポリシリコン層
１３の表面が露出されるように前記第２酸化膜１４を選
択的に食刻し、該第２酸化膜１４上にゲート電極１５を
形成した後、前記表面の露出されたポリシリコン層１３
内にホウ素Ｂ又はＰイオンの不純物を注入してソース／
ドレイン領域１６、１７を形成する。次いで、該ソース
／ドレイン領域１６、１７に夫々電気的にコンタクトさ
れるソース／ドレイン電極１８、１９を形成して、トッ
プゲート型多結晶シリコン薄膜トランジスタの製造工程
を終了していた。
ース／ドレインを形成すべき部分の前記ポリシリコン層
１３の表面が露出されるように前記第２酸化膜１４を選
択的に食刻し、該第２酸化膜１４上にゲート電極１５を
形成した後、前記表面の露出されたポリシリコン層１３
内にホウ素Ｂ又はＰイオンの不純物を注入してソース／
ドレイン領域１６、１７を形成する。次いで、該ソース
／ドレイン領域１６、１７に夫々電気的にコンタクトさ
れるソース／ドレイン電極１８、１９を形成して、トッ
プゲート型多結晶シリコン薄膜トランジスタの製造工程
を終了していた。
【０００４】このようなトップゲート型多結晶シリコン
薄膜トランジスタは、前記ゲート電極１５にしきい電圧
よりも高い電圧が印加された状態で、ドレイン電極１７
の電圧をソース電極１６の電圧よりも高く印加すると、
電子がソース１６からチャンネル領域を経てドレイン１
７に流れ込んで駆動電流が流れる。しかし、上記トップ
ゲート型多結晶シリコン薄膜トランジスタは、ゲートに
電圧を印加してチャンネルを形成するとき、ポリシリコ
ン内の結晶粒界（grainboundry ）に形成される電位障
壁によりキャリヤの移動度が低下するため、ターンオン
時に前記電位障壁により駆動電流が大いに減少し、ドレ
イン電流のオン／オフ電流比が減少されて変則的な漏洩
電流が発生するという欠点があった。
薄膜トランジスタは、前記ゲート電極１５にしきい電圧
よりも高い電圧が印加された状態で、ドレイン電極１７
の電圧をソース電極１６の電圧よりも高く印加すると、
電子がソース１６からチャンネル領域を経てドレイン１
７に流れ込んで駆動電流が流れる。しかし、上記トップ
ゲート型多結晶シリコン薄膜トランジスタは、ゲートに
電圧を印加してチャンネルを形成するとき、ポリシリコ
ン内の結晶粒界（grainboundry ）に形成される電位障
壁によりキャリヤの移動度が低下するため、ターンオン
時に前記電位障壁により駆動電流が大いに減少し、ドレ
イン電流のオン／オフ電流比が減少されて変則的な漏洩
電流が発生するという欠点があった。
【０００５】このような問題点を解決するため、オフセ
ット領域を形成して変則的な漏洩電流を減少させてオン
／オフ電流比を増大し得る薄膜トランジスタが文献（IE
EEElectron Device Letters VOL 9. No1. January 1988
（名称：Characteristicof effect structure polycuy
stalline silicon... ）に記載されている。即ち、従来
オフセット領域を有した薄膜トランジスタの製造方法に
おいては、図１２に示すように、基板２１上にＬＰＣＶ
Ｄ（lower pressure chemicalvapor deposition ）
法によりポリシリコン膜２２を蒸着し、形成されたオフ
セット領域２３ａ，２３ｂ内に低濃度の燐イオンを注入
した後、形成されたソース／ドレイン領域２４ａ．２４
ｂ内に高濃度の燐イオンを注入する。
ット領域を形成して変則的な漏洩電流を減少させてオン
／オフ電流比を増大し得る薄膜トランジスタが文献（IE
EEElectron Device Letters VOL 9. No1. January 1988
（名称：Characteristicof effect structure polycuy
stalline silicon... ）に記載されている。即ち、従来
オフセット領域を有した薄膜トランジスタの製造方法に
おいては、図１２に示すように、基板２１上にＬＰＣＶ
Ｄ（lower pressure chemicalvapor deposition ）
法によりポリシリコン膜２２を蒸着し、形成されたオフ
セット領域２３ａ，２３ｂ内に低濃度の燐イオンを注入
した後、形成されたソース／ドレイン領域２４ａ．２４
ｂ内に高濃度の燐イオンを注入する。
【０００６】次いで、該注入された不純物の活性化のた
め約９００℃で熱処理を行って前記ポリシリコン層２２
上にＳｉＮのようなゲート絶縁膜２５を蒸着し、該ゲー
ト絶縁膜２５にコンタクトホールを形成した後、その上
にアルミニウム層を蒸着し食刻してゲート電極２６、ソ
ース電極２７、及びドレイン電極２８を夫々形成する。
ここで、前記オフセットの長さＬｓは３μｍ〜７μｍに
形成していた。
め約９００℃で熱処理を行って前記ポリシリコン層２２
上にＳｉＮのようなゲート絶縁膜２５を蒸着し、該ゲー
ト絶縁膜２５にコンタクトホールを形成した後、その上
にアルミニウム層を蒸着し食刻してゲート電極２６、ソ
ース電極２７、及びドレイン電極２８を夫々形成する。
ここで、前記オフセットの長さＬｓは３μｍ〜７μｍに
形成していた。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のオフセット領域を有した薄膜トランジスタに
おいては、オフセット領域２３ａ，２３ｂによりオン／
オフ電流比が図11に示したトップゲート型多結晶シリコ
ン薄膜トランジスタよりも増加するが、ソース領域２４
ａ側のオフセット領域２３ａによりオンの時に電流比が
減少するという問題点があった。
うな従来のオフセット領域を有した薄膜トランジスタに
おいては、オフセット領域２３ａ，２３ｂによりオン／
オフ電流比が図11に示したトップゲート型多結晶シリコ
ン薄膜トランジスタよりも増加するが、ソース領域２４
ａ側のオフセット領域２３ａによりオンの時に電流比が
減少するという問題点があった。
【０００８】図12に示された従来の技術においては、ソ
ース及びドレイン領域側にオフセット領域を形成するた
めに絶縁側壁を形成し、ドレイン側にのみオフセット領
域を形成するためには、高濃度イオンを注入する以前に
ソース側の絶縁側壁を除去する必要があり、このため、
感光膜のマスクを形成すべきであるという不都合な点が
あった。
ース及びドレイン領域側にオフセット領域を形成するた
めに絶縁側壁を形成し、ドレイン側にのみオフセット領
域を形成するためには、高濃度イオンを注入する以前に
ソース側の絶縁側壁を除去する必要があり、このため、
感光膜のマスクを形成すべきであるという不都合な点が
あった。
【０００９】このような問題点を解決するため本発明の
目的は、オン／オフ電流比を増加させ、オフセット領域
を形成するためのマスクを省いて製造工程の単純化を図
り得る薄膜トランジスタ及びその製造方法を提供しよう
とするものである。
目的は、オン／オフ電流比を増加させ、オフセット領域
を形成するためのマスクを省いて製造工程の単純化を図
り得る薄膜トランジスタ及びその製造方法を提供しよう
とするものである。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る薄膜トランジスタは、基板（３
１）と、該基板（３１）上に形成された活性層（３２）
と、該活性層（３２）の両端部を除く部分及び基板（３
１）上に形成され、前記活性層の一端部側から内方向に
凹む開口部（３４ｂ）を有したゲート電極（３４）と、
前記開口部（３４ｂ）下方の前記活性層（３２）内に形
成されたオフセット領域（３２ｄ）と、前記活性層（３
２）の両端部内に形成された不純物領域（３２ａ，３２
ｂ）と、を備えて構成されたことを特徴とする。
るため、本発明に係る薄膜トランジスタは、基板（３
１）と、該基板（３１）上に形成された活性層（３２）
と、該活性層（３２）の両端部を除く部分及び基板（３
１）上に形成され、前記活性層の一端部側から内方向に
凹む開口部（３４ｂ）を有したゲート電極（３４）と、
前記開口部（３４ｂ）下方の前記活性層（３２）内に形
成されたオフセット領域（３２ｄ）と、前記活性層（３
２）の両端部内に形成された不純物領域（３２ａ，３２
ｂ）と、を備えて構成されたことを特徴とする。
【００１１】前記本発明に係る薄膜トランジスタによれ
ば、ドレイン側にのみ形成されたオフセット領域により
オフの電流を減少させるようになっているため、オン／
オフ電流比を増加させることができる。また、前記本発
明に係る薄膜トランジスタにおいて、前記ゲート電極
（３４）の側面には、前記開口部（３４ｂ）を充填して
前記オフセット領域（３２ｄ）の上部が覆われるように
絶縁側壁（３５）が形成された構成としてもよい。
ば、ドレイン側にのみ形成されたオフセット領域により
オフの電流を減少させるようになっているため、オン／
オフ電流比を増加させることができる。また、前記本発
明に係る薄膜トランジスタにおいて、前記ゲート電極
（３４）の側面には、前記開口部（３４ｂ）を充填して
前記オフセット領域（３２ｄ）の上部が覆われるように
絶縁側壁（３５）が形成された構成としてもよい。
【００１２】また、本発明に係る薄膜トランジスタの製
造方法は、基板（３１）上に活性層（３２）を形成する
工程と、該活性層（３２）上の両端部を除く部分にゲー
ト絶縁膜（３３）を形成し、該ゲート絶縁膜（３３）上
に前記活性層の一端部側から内方向に凹む開口部（３４
ｂ）を有するゲート電極（３４）を形成する工程と、該
ゲート電極（３４）の前記開口部（３４ｂ) 側の側面に
形成される絶縁側壁の長さ（Ｌ１)が、該ゲート電極(３
４) の前記開口部(３４ｂ) 側と反対側の側面に形成さ
れる絶縁側壁の長さ(Ｌ２)より長くなるように、該ゲー
ト電極（３４）の両側面に絶縁側壁（３５）を形成する
工程と、前記活性層（３２）の両端部内に不純物領域
（３２ａ、３２ｂ）を形成し、前記開口部下方の活性層
（３２) 内に前記不純物領域（３２ａ) と隣接してオフ
セット領域（３２ｄ) を形成する工程と、を順次行うこ
とを特徴とする。
造方法は、基板（３１）上に活性層（３２）を形成する
工程と、該活性層（３２）上の両端部を除く部分にゲー
ト絶縁膜（３３）を形成し、該ゲート絶縁膜（３３）上
に前記活性層の一端部側から内方向に凹む開口部（３４
ｂ）を有するゲート電極（３４）を形成する工程と、該
ゲート電極（３４）の前記開口部（３４ｂ) 側の側面に
形成される絶縁側壁の長さ（Ｌ１)が、該ゲート電極(３
４) の前記開口部(３４ｂ) 側と反対側の側面に形成さ
れる絶縁側壁の長さ(Ｌ２)より長くなるように、該ゲー
ト電極（３４）の両側面に絶縁側壁（３５）を形成する
工程と、前記活性層（３２）の両端部内に不純物領域
（３２ａ、３２ｂ）を形成し、前記開口部下方の活性層
（３２) 内に前記不純物領域（３２ａ) と隣接してオフ
セット領域（３２ｄ) を形成する工程と、を順次行うこ
とを特徴とする。
【００１３】前記本発明に係る薄膜トランジスタ及びそ
の製造方法においては、オフセットを形成するため別の
マスクを省いて製造工程の単純化を図ることができる。
また、前記本発明に係る薄膜トランジスタの製造方法に
おいて、前記不純物領域（３２ａ，３２ｂ）は、傾斜イ
オン注入法により形成するようにしてもよい。このよう
にすれば、前記開口部３４ｂに充填された側壁３５の長
さが使用者の所望する適切なオフセット領域３２ｄの長
さよりも長くなる場合は、傾斜イオン注入により前記開
口部３４ｂに充填された絶縁側壁３５直下の活性層３２
まで所定の長さだけにイオンを浸透させ、以て、オフセ
ット領域を所望の長さに設定することができる。
の製造方法においては、オフセットを形成するため別の
マスクを省いて製造工程の単純化を図ることができる。
また、前記本発明に係る薄膜トランジスタの製造方法に
おいて、前記不純物領域（３２ａ，３２ｂ）は、傾斜イ
オン注入法により形成するようにしてもよい。このよう
にすれば、前記開口部３４ｂに充填された側壁３５の長
さが使用者の所望する適切なオフセット領域３２ｄの長
さよりも長くなる場合は、傾斜イオン注入により前記開
口部３４ｂに充填された絶縁側壁３５直下の活性層３２
まで所定の長さだけにイオンを浸透させ、以て、オフセ
ット領域を所望の長さに設定することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明に係る薄膜トランジスタにおいて
は、図１乃至図３に示すように、基板３１と、該基板３
１上に形成されたポリシリコンの活性層３２と、該活性
層３２内の両端部に夫々形成されたソース領域３２ａ及
びドレイン領域３２ｂを有する不純物領域と、該ソース
領域３２ａとドレイン領域３２ｂ間に形成されたチャン
ネル領域３２ｃと、該チャンネル領域３２ｃ内に前記ド
レイン領域３２ｂに隣接して所定長さＬを有して形成さ
れたオフセット領域３２ｄと、前記チャンネル領域３２
ｃ及び基板３１上に形成された酸化物のゲート絶縁膜３
３と、該ゲート絶縁膜３３上に前記オフセット領域３２
ｄの上部が開放されるように前記活性層の一端部側から
内方向に凹む開口部３４ｂを有して形成されたゲート電
極３４と、該ゲート電極３４の両側面に少なくとも前記
開口部３４ｂを充填させて前記オフセット領域３２ｄの
上部を覆うように形成された酸化物又は窒化物の絶縁側
壁35と、から構成されている。
て説明する。本発明に係る薄膜トランジスタにおいて
は、図１乃至図３に示すように、基板３１と、該基板３
１上に形成されたポリシリコンの活性層３２と、該活性
層３２内の両端部に夫々形成されたソース領域３２ａ及
びドレイン領域３２ｂを有する不純物領域と、該ソース
領域３２ａとドレイン領域３２ｂ間に形成されたチャン
ネル領域３２ｃと、該チャンネル領域３２ｃ内に前記ド
レイン領域３２ｂに隣接して所定長さＬを有して形成さ
れたオフセット領域３２ｄと、前記チャンネル領域３２
ｃ及び基板３１上に形成された酸化物のゲート絶縁膜３
３と、該ゲート絶縁膜３３上に前記オフセット領域３２
ｄの上部が開放されるように前記活性層の一端部側から
内方向に凹む開口部３４ｂを有して形成されたゲート電
極３４と、該ゲート電極３４の両側面に少なくとも前記
開口部３４ｂを充填させて前記オフセット領域３２ｄの
上部を覆うように形成された酸化物又は窒化物の絶縁側
壁35と、から構成されている。
【００１５】次に、このように構成された薄膜トランジ
スタの製造方法に対し説明する。まず、図４に示すよう
に、基板３１上にポリシリコンの活性層３２を化学気相
蒸着（ＣＶＤ）法によりパターニングして形成するが、
このとき、前記基板３１は絶縁基板と半導体上に絶縁物
質が形成された基板の中いずれか一つを選択して使用す
る。
スタの製造方法に対し説明する。まず、図４に示すよう
に、基板３１上にポリシリコンの活性層３２を化学気相
蒸着（ＣＶＤ）法によりパターニングして形成するが、
このとき、前記基板３１は絶縁基板と半導体上に絶縁物
質が形成された基板の中いずれか一つを選択して使用す
る。
【００１６】次いで、図５に示すように、前記活性層３
２を包含した基板３１上にゲート絶縁膜３３を形成する
ための酸化膜３３ａを形成し、該酸化膜３３ａ上にゲー
ト電極３４を形成するためのポリシリコン層３４ａを形
成する。この場合、前記酸化膜３３ａは化学気相蒸着法
により形成するか又は前記ポリシリコンの活性層３２を
熱酸化して形成する。このように熱酸化により酸化膜３
３ａを形成すると、該酸化膜３３ａが活性層３２上のみ
に形成される。その後、前記ポリシリコン層３４ａ内に
イオン注入を施して不純物をドーピングさせ、該ポリシ
リコン層３４ａの伝導度を向上させるが、前記不純物と
してはホウ素（Ｂ）、砒素（Ａｓ）、燐（Ｐ）を用い
る。
２を包含した基板３１上にゲート絶縁膜３３を形成する
ための酸化膜３３ａを形成し、該酸化膜３３ａ上にゲー
ト電極３４を形成するためのポリシリコン層３４ａを形
成する。この場合、前記酸化膜３３ａは化学気相蒸着法
により形成するか又は前記ポリシリコンの活性層３２を
熱酸化して形成する。このように熱酸化により酸化膜３
３ａを形成すると、該酸化膜３３ａが活性層３２上のみ
に形成される。その後、前記ポリシリコン層３４ａ内に
イオン注入を施して不純物をドーピングさせ、該ポリシ
リコン層３４ａの伝導度を向上させるが、前記不純物と
してはホウ素（Ｂ）、砒素（Ａｓ）、燐（Ｐ）を用い
る。
【００１７】次いで、図６に示すように、前記酸化膜３
３ａ及びポリシリコン層３４ａをパターニングして前記
酸化膜３３ａからなるゲート絶縁膜３３及び前記ポリシ
リコン層３４ａからなるゲート電極３４を形成し、該ゲ
ート電極３４は、図５に示すように、前記活性層３２の
両端部が露出され、該ゲート電極３４の一方の側から内
方向に凹む開口部３４ｂを形成する。該開口部３４ｂは
前記活性層３２の上に形成され、該開口部３４ｂの形成
された活性層３２の一端部が他端部よりも多く露出され
る。また、前記開口部３４ｂを有するゲート電極３４は
ゲート用マスクを用いたフォトリソグラフィ工程により
形成され、該ゲート用マスクのパターンは、図９に示し
たように開口部３４ｂを有するゲート電極３４の形状と
同様に形成されたマスクを用いる。
３ａ及びポリシリコン層３４ａをパターニングして前記
酸化膜３３ａからなるゲート絶縁膜３３及び前記ポリシ
リコン層３４ａからなるゲート電極３４を形成し、該ゲ
ート電極３４は、図５に示すように、前記活性層３２の
両端部が露出され、該ゲート電極３４の一方の側から内
方向に凹む開口部３４ｂを形成する。該開口部３４ｂは
前記活性層３２の上に形成され、該開口部３４ｂの形成
された活性層３２の一端部が他端部よりも多く露出され
る。また、前記開口部３４ｂを有するゲート電極３４は
ゲート用マスクを用いたフォトリソグラフィ工程により
形成され、該ゲート用マスクのパターンは、図９に示し
たように開口部３４ｂを有するゲート電極３４の形状と
同様に形成されたマスクを用いる。
【００１８】次いで、図７及び図１０に示すように、図
６に示した全ての構造物上に絶縁膜を形成し、該絶縁膜
を異方性食刻して前記ゲート電極３４の側面に絶縁側壁
３５を形成する。該絶縁側壁３５は前記開口部３４ｂを
充分に充填するように形成され、該開口部３４ｂに充填
された一方側の絶縁側壁３５の長さＬ１が他方側の絶縁
側壁３５の長さＬ２よりも長く形成する。この場合、前
記絶縁膜は酸化膜と窒化膜の中いずれか一つを選択して
使用する。
６に示した全ての構造物上に絶縁膜を形成し、該絶縁膜
を異方性食刻して前記ゲート電極３４の側面に絶縁側壁
３５を形成する。該絶縁側壁３５は前記開口部３４ｂを
充分に充填するように形成され、該開口部３４ｂに充填
された一方側の絶縁側壁３５の長さＬ１が他方側の絶縁
側壁３５の長さＬ２よりも長く形成する。この場合、前
記絶縁膜は酸化膜と窒化膜の中いずれか一つを選択して
使用する。
【００１９】次いで、図８に示すように、前記ゲート電
極３４及び絶縁側壁３５をマスクとし前記活性層３２内
にイオンを注入し熱処理を施してソース領域３２ａ及び
ドレイン領域３２ｂとしての不純物領域を形成するが、
前記イオン注入時に用いる不純物はホウ素（Ｂ）、砒素
（Ａｓ）、及び燐（Ｐ）の中いずれか一つを用いること
もできるし、相互に組み合わせて使用することもでき
る。また、前記イオン注入の方向は通常基板３１に対し
垂直方向に行うが、前記開口部３４ｂに充填された側壁
３５の長さＬ１が使用者の所望する適切なオフセット領
域３２ｄの長さＬ４よりも長くなる場合は、傾斜イオン
注入により前記開口部３４ｂに充填された絶縁側壁３５
直下の活性層３２まで前記長さＬ１からＬ４を引いたＬ
３の長さだけにイオンが浸透（Drive-in）するようにす
る。このようにすると、前記傾斜イオン注入方法により
垂直イオン注入方法よりも前記オフセット領域３２ｄの
長さを減らすことができる。又、前記傾斜イオン注入又
は熱処理工程時、不純物の浸透長さＬ３はＬ２≦Ｌ３≦
Ｌ１になるようにする。従って、前記開口部３４ｂに充
填された絶縁側壁３５の長さＬ１から不純物の浸透長さ
Ｌ３を引いた長さをＬ４とすると、該Ｌ４の長さだけ前
記ドレイン領域３２ｂとチャンネル領域３２ｃ間にオフ
セット領域３２ｄが形成される。
極３４及び絶縁側壁３５をマスクとし前記活性層３２内
にイオンを注入し熱処理を施してソース領域３２ａ及び
ドレイン領域３２ｂとしての不純物領域を形成するが、
前記イオン注入時に用いる不純物はホウ素（Ｂ）、砒素
（Ａｓ）、及び燐（Ｐ）の中いずれか一つを用いること
もできるし、相互に組み合わせて使用することもでき
る。また、前記イオン注入の方向は通常基板３１に対し
垂直方向に行うが、前記開口部３４ｂに充填された側壁
３５の長さＬ１が使用者の所望する適切なオフセット領
域３２ｄの長さＬ４よりも長くなる場合は、傾斜イオン
注入により前記開口部３４ｂに充填された絶縁側壁３５
直下の活性層３２まで前記長さＬ１からＬ４を引いたＬ
３の長さだけにイオンが浸透（Drive-in）するようにす
る。このようにすると、前記傾斜イオン注入方法により
垂直イオン注入方法よりも前記オフセット領域３２ｄの
長さを減らすことができる。又、前記傾斜イオン注入又
は熱処理工程時、不純物の浸透長さＬ３はＬ２≦Ｌ３≦
Ｌ１になるようにする。従って、前記開口部３４ｂに充
填された絶縁側壁３５の長さＬ１から不純物の浸透長さ
Ｌ３を引いた長さをＬ４とすると、該Ｌ４の長さだけ前
記ドレイン領域３２ｂとチャンネル領域３２ｃ間にオフ
セット領域３２ｄが形成される。
【００２０】
【発明の効果】以上説明したように本発明に係る薄膜ト
ランジスタ及びその製造方法においては、ドレイン側に
形成されたオフセット領域によりオフの電流を減少させ
るようになっているため、オン／オフ電流比を増加さ
せ、オフセットを形成するため別のマスクを省いて製造
工程の単純化を図り得るという効果がある。
ランジスタ及びその製造方法においては、ドレイン側に
形成されたオフセット領域によりオフの電流を減少させ
るようになっているため、オン／オフ電流比を増加さ
せ、オフセットを形成するため別のマスクを省いて製造
工程の単純化を図り得るという効果がある。
【図１】本発明に係る薄膜トランジスタの平面図。
【図２】図１のａ−ａ線に従う縦断面図。
【図３】図１のｂ−ｂ線に従う縦断面図。
【図４】本発明に係る薄膜トランジスタの製造方法の第
１の工程を示した縦縦断面図。
１の工程を示した縦縦断面図。
【図５】同じく第２の工程を示した縦断面図。
【図６】同じく第３の工程を示した縦断面図。
【図７】同じく第４の工程を示した縦断面図。
【図８】同じく第５の工程を示した縦断面図。
【図９】図７の平面図。
【図10】図８の平面図。
【図11】一般のトップゲート型多結晶シリコン薄膜トラ
ンジスタを示した縦断面図。
ンジスタを示した縦断面図。
【図12】従来オフセット領域を有する薄膜トランジスタ
を示した縦断面図。
を示した縦断面図。
３１ 基板 ３２ 活性層 ３２ａ ソース領域 ３２ｂ ドレイン領域 ３２ｃ チャンネル領域 ３２ｄ オフセット領域 ３３ ゲート絶縁膜 ３４ ゲート電極 ３４ｂ 開口部 ３５ 絶縁側壁
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336
Claims (4)
- 【請求項１】基板（３１）と、該基板（３１）上に形成
された活性層（３２）と、該活性層（３２）の両端部を
除く部分及び基板（３１）上に形成され、前記活性層の
一端部側から内方向に凹む開口部（３４ｂ）を有したゲ
ート電極（３４）と、前記開口部（３４ｂ）下方の前記
活性層（３２）内に形成されたオフセット領域（３２
ｄ）と、前記活性層（３２）の両端部内に形成された不
純物領域（３２ａ，３２ｂ）と、を備えて構成されたこ
とを特徴とする薄膜トランジスタ。 - 【請求項２】前記ゲート電極（３４）の側面には、前記
開口部（３４ｂ）を充填して前記オフセット領域（３２
ｄ）の上部が覆われるように絶縁側壁（３５）が形成さ
れたことを特徴とする請求項１に記載の薄膜トランジス
タ。 - 【請求項３】基板（３１）上に活性層（３２）を形成す
る工程と、該活性層（３２）上の両端部を除く部分にゲ
ート絶縁膜（３３）を形成し、該ゲート絶縁膜（３３）
上に前記活性層の一端部側から内方向に凹む開口部（３
４ｂ）を有するゲート電極（３４）を形成する工程と、
該ゲート電極（３４）の前記開口部（３４ｂ) 側の側面
に形成される絶縁側壁の長さ（Ｌ１)が、該ゲート電極
(３４) の前記開口部(３４ｂ) 側と反対側の側面に形成
される絶縁側壁の長さ(Ｌ２)より長くなるように、該ゲ
ート電極（３４）の両側面に絶縁側壁（３５）を形成す
る工程と、前記活性層（３２）の両端部内に不純物領域
（３２ａ、３２ｂ）を形成し、前記開口部下方の活性層
（３２) 内に前記不純物領域（３２ａ) と隣接してオフ
セット領域（３２ｄ) を形成する工程と、を順次行うこ
とを特徴とする薄膜トランジスタの製造方法。 - 【請求項４】前記不純物領域（３２ａ，３２ｂ）は、傾
斜イオン注入法により形成することを特徴とする請求項
３記載の薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970017387A KR100244467B1 (ko) | 1997-05-07 | 1997-05-07 | 박막트랜지스터 및 그 제조방법 |
| KR17387/1997 | 1997-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321866A JPH10321866A (ja) | 1998-12-04 |
| JP2939735B2 true JP2939735B2 (ja) | 1999-08-25 |
Family
ID=19504992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10008732A Expired - Fee Related JP2939735B2 (ja) | 1997-05-07 | 1998-01-20 | 薄膜トランジスタ及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6011276A (ja) |
| JP (1) | JP2939735B2 (ja) |
| KR (1) | KR100244467B1 (ja) |
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|---|---|---|---|---|
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| KR100590265B1 (ko) * | 2001-03-12 | 2006-06-15 | 삼성에스디아이 주식회사 | 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의제조방법 |
| KR100426381B1 (ko) * | 2001-03-30 | 2004-04-08 | 주승기 | 결정질 실리콘 활성층을 포함하는 박막트랜지스터의 제조방법 |
| KR100885013B1 (ko) * | 2002-01-03 | 2009-02-20 | 삼성전자주식회사 | 박막 트랜지스터 및 액정 표시 장치 |
| FR2871294A1 (fr) * | 2004-06-07 | 2005-12-09 | St Microelectronics Sa | Procede de realisation d'un transistor dmos de taille reduite, et transistor dmos en resultant |
| JP2006339343A (ja) | 2005-06-01 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8598659B2 (en) * | 2005-10-26 | 2013-12-03 | Hewlett-Packard Development Company, L.P. | Single finger gate transistor |
| KR101377596B1 (ko) * | 2006-06-02 | 2014-03-26 | 삼성전자주식회사 | 플렉시블 기판 상에 형성된 박막 트랜지스터 및 그제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771012A (en) * | 1986-06-13 | 1988-09-13 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
| US5151374A (en) * | 1991-07-24 | 1992-09-29 | Industrial Technology Research Institute | Method of forming a thin film field effect transistor having a drain channel junction that is spaced from the gate electrode |
| US5604139A (en) * | 1994-02-10 | 1997-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US5804837A (en) * | 1994-06-27 | 1998-09-08 | Samsung Electronics Co., Ltd. | Polysilicon thin-film transistor and method for fabricating the same |
| JP2586844B2 (ja) * | 1994-12-28 | 1997-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR960042942A (ko) * | 1995-05-04 | 1996-12-21 | 빈센트 비.인그라시아 | 반도체 디바이스 형성 방법 |
| US5889303A (en) * | 1997-04-07 | 1999-03-30 | Motorola, Inc. | Split-Control gate electrically erasable programmable read only memory (EEPROM) cell |
-
1997
- 1997-05-07 KR KR1019970017387A patent/KR100244467B1/ko not_active IP Right Cessation
- 1997-10-17 US US08/953,651 patent/US6011276A/en not_active Expired - Lifetime
-
1998
- 1998-01-20 JP JP10008732A patent/JP2939735B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-08 US US09/349,945 patent/US6100121A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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| US6011276A (en) | 2000-01-04 |
| JPH10321866A (ja) | 1998-12-04 |
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| US6100121A (en) | 2000-08-08 |
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