KR101377596B1 - 플렉시블 기판 상에 형성된 박막 트랜지스터 및 그제조방법 - Google Patents

플렉시블 기판 상에 형성된 박막 트랜지스터 및 그제조방법 Download PDF

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Abstract

플렉시블 기판 상에 형성된 박막 트랜지스터 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명은 플렉시블 기판 상에 형성되어 있고 소오스 및 드레인 영역과 채널영역을 포함하는 폴리 실리콘층 및 상기 폴리 실리콘층의 상기 채널영역 상에 형성된 게이트 적층물을 포함하는 박막 트랜지스터에 있어서, 상기 게이트 적층물은 소정 간격으로 이격된 제1 및 제2 게이트 적층물(듀얼 게이트)을 포함하고, 상기 폴리 실리콘층의 상기 제1 및 제2 게이트 적층물사이로 노출된 영역은 오프 셋(offset) 영역인 것을 특징으로 하는 박막 트랜지스터 및 그 제조 방법을 제공한다.

Description

플렉시블 기판 상에 형성된 박막 트랜지스터 및 그 제조방법{Thin film transistor formed on flexible substrate and method of manufacturing the same}
도 1은 종래 기술에 의한 플렉시블 기판의 마스크 정렬 기준 위치에 위치한박막 트랜지스터의 단면도이다.
도 2는 도 1에 도시한 박막 트랜지스터와 동일한 플렉시블 기판에 형성된, 정렬 기준 위치로부터 이격된 위치에 형성된 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 실시예에 의한 플렉시블 기판 상에 형성된 박막 트랜지스터의 단면도이다.
도 4 내지 도 10는 본 발명의 실시예에 의한 플렉시블 기판 상에 형성된 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
40:플렉시블 기판(flexible substrate) 42:비정질 실리콘층
44:폴리 실리콘층 46:게이트 절연막
48:게이트 전극 50:이온주입되는 도전성 불순물
52, 54:제1 및 제2 불순물영역
55:게이트 적층물(S) 아래의 폴리 실리콘층 영역
56:채널영역 62:층간 절연층
56a, 56b:제1 및 제2 채널영역58:오프 셋 영역
64, 66:제1 및 제2 콘택홀 70, 72:제1 및 제2 전극
D:제1 및 제2 게이트 적층물 간격 S:게이트 적층물
S1, S2:제1 및 제2 게이트 적층물
1. 발명의 분야
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 플렉시블 기판 상에 형성된 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
2. 관련 기술의 설명
현재의 표시장치시장에서 CRT 표시장치는 평면표시장치(flat panel display)로 급격히 대체되고 있다. 평면표시장치의 대표주자는 액정표시장치(LCD)와 플라즈마표시패널(PDP)이다. 평면표시장치에서 스위칭 소자로는 대부분 박막 트랜지스터(TFT)가 사용된다.
박막 트랜지스터를 저온에서 형성할 수 있는 기술이 개발됨에 따라 박막 트랜지스터는 투명 플라스틱이나 글라스 등과 같은 플렉시블 기판에 형성된다. 플렉시블 기판이 사용되면서 평면표시장치를 다양한 형태로 변형할 수 있는 바, 그 활용 범위를 넓일 수 있다.
플렉시블 기판이 사용되면서 평면표시장치의 활용 범위를 넓일 수 있는 이점 은 있으나, 박막 트랜지스터를 형성하는 과정에서 새로운 문제점과 직면하고 있다. 그 중의 하나는 박막 트랜지스터가 형성되는 위치에 따라 특성이 달라지는 것이다. 이에 대해서는 플렉시블 기판 상에 박막 트랜지스터를 형성하는 과정을 통해서 살펴본다.
도 1은 플렉시블 기판의 마스크 정렬 기준 위치에 형성된 종래 기술에 의한 박막 트랜지스터를 보여준다.
도 1을 참조하면, 플렉시블 유리 기판(10) 상에 폴리 실리콘막(12)이 존재한다. 폴리 실리콘막(12)은 여러 영역으로 나뉘어져 있다. 곧, 폴리 실리콘막(12)은 이격된 제1 및 제2 N+ 혹은 P+ 도핑 영역(14, 16)을 포함하고, 채널영역(18)과 제1 및 제2 오프 셋 영역 혹은 LDD (a1, a2)을 포함한다. 채널영역(18)은 제1 및 제2 N+ 혹은 P+ 도핑영역(14, 18)사이에 존재하고, 제1 및 제2 N+ 혹은 P+ 도핑영역(14, 16)과 이격되어 있다. 제1 및 제2 오프 셋 영역(a1, a2)은 도전성 불순물이 도핑되지 않은 영역이다. 제1 오프 셋 영역(a1)은 제1 N+ 혹은 P+ 도핑 영역(14)과 채널 영역(18)사이에 존재하고, 제2 오프 셋 영역(a2)은 제2 N+ 혹은 P+ 도핑영역(16)과 채널영역(18)사이에 존재한다. 폴리 실리콘막(12)의 채널영역(18) 상에 게이트 산화막(20)이 형성되어 있다. 그리고 게이트 산화막(20) 상에 게이트 전극(22)이 형성되어 있다. 게이트 산화막(20)은 이산화 규소막(SiO2)이고, 게이트 전극(22)은 AlNd 등의 Metal 전극이다.
상술한 바와 같이, 플렉시블 기판의 정렬 기준 위치에 형성된 종래 기술에 의한 박막 트랜지스터는 채널영역(18)을 중심으로 좌우 대칭인 제1 및 제2 오프 셋 영역(a1, a2) 혹은 LDD 을 구비한다. 그러므로 도 1에 도시된 바와 같은 종래 기술에 의한 박막 트랜지스터의 누설전류는 오프 셋 영역이 구비되지 않은 기존의 박막 트랜지스터의 누설전류보다 감소한다. 그러나 종래 기술은 다음과 같은 문제점을 갖고 있다. 구체적으로, 도 1에 도시된 바와 같이 정렬기준 위치에 형성된 박막 트랜지스터에서 제1 및 제2 오프 셋 영역(a1, a2) 혹은 LDD 은 채널영역(18)을 중심으로 좌우 대칭인 반면, 도 2에 도시된 바와 같은 상기 정렬기준위치로부터 이격된 곳에 형성된 박막 트랜지스터에서 제1 및 제2 오프셋 영역(a1, a2) 혹은 LDD 은 채널영역을 중심으로 좌우 비대칭이고, 어느 한 오프 셋 영역은 거의 존재하지 않는다. 이러한 결과는 유리 기판(10)이 게이트 전극(22)이 형성되기 이전의 여러 공정을 거치는 과정에서 열 팽창됨에 따라 게이트 전극(22)을 형성하는데 사용되는 마스크 정렬에서 정렬 기준위치로부터 이격된 곳에 형성된 박막 트랜지스터의 정렬 오차가 허용치를 넘기 때문이다. 도 2에 도시된 박막 트랜지스터와 같이 제1 오프 셋 영역(a1)이 거의 존재하지 않고, 제2 오프 셋 영역(a2)은 상대적으로 넓을 경우, 제1 N+ 혹은 P+ 도핑영역(14)과 게이트 전극(22)사이에 누설전류가 발생될 가능성은 매우 높아진다.이와 같이, 플렉시블 기판 상에 형성되는 종래 기술에 의한 박막 트랜지스터의 경우, 정렬 기준 위치에 형성되는 것은 누설 전류 문제가 거의 없다고 볼 수 있으나, 상기 정렬 기준위치로부터 떨어진 곳에 형성되는 것은 여전히 누설전류문제로부터 자유롭지 못하다. 그러므로 플렉시블 기판 상에 형성되는 종래 기술에 의한 박막 트랜지스터는 동일한 동작 조건임에도 불구하고 형성된 위치에 따라 동작 특성이 달라질 수 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 형성 위치에 무관하게 균일한 특성, 예를 들면 균일한 누설전류특성을 나타내는 플렉시블 기판 상에 형성된 박막 트랜지스터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 박막 트랜지스터의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 플렉시블 기판 상에 형성되어 있고 소오스 및 드레인 영역과 채널영역을 포함하는 폴리 실리콘층 및 상기 폴리 실리콘층의 상기 채널영역 상에 형성된 게이트 적층물을 포함하는 박막 트랜지스터에 있어서, 상기 게이트 적층물은 소정 간격으로 이격된 제1 및 제2 게이트 적층물을 포함하고, 상기 폴리 실리콘층의 상기 제1 및 제2 게이트 적층물사이로 노출된 영역은 오프 셋(offset) 혹은 LDD 영역인 것을 특징으로 하는 박막 트랜지스터를 제공한다.
상기 제1 및 제2 게이트 적층물은 1~5㎛ 이격될 수 있다.
상기 오프 셋 영역에 상기 소오스 및 드레인 영역보다 낮은 농도의 도전성 불순물이 포함될 수 있다.
상기 제1 및 제2 게이트 적층물은 순차적으로 적층된 게이트 절연막과 게이트 전극을 포함하되, 상기 게이트 전극만 분리되어 있고 상기 게이트 절연막은 공유될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 플렉시블(flexible) 기판 상에 폴리 실리콘층을 형성하는 제1 단계, 상기 폴리 실리콘층 상에 게이트 절연막을 형성하는 제2 단계, 상기 게이트 절연막의 소정 영역 상에 게이트 전극을 형성하는 제3 단계, 상기 게이트 전극 둘레의 상기 폴리 실리콘층에 도전성 불순물을 주입하는 제4 단계, 상기 게이트 전극 둘레의 상기 게이트 절연막을 제거하여 상기 게이트 절연막과 상기 게이트 전극을 포함하는 게이트 적층물을 형성하는 제5 단계 및 상기 게이트 적층물의 일부를 상기 폴리 실리콘층이 노출되도록 제거하여 상기 게이트 적층물을 이격된 제1 및 제2 게이트 적층물로 분리하는 제6 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법을 제공한다.
이 제조 방법에서 상기 게이트 적층물을 형성한 다음, 상기 게이트 적층물을 분리하기 전에 상기 폴리 실리콘층을 어닐할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 제1 및 제2 게이트 적층물을 분리한 다음, 상기 폴리 실리콘층을 어닐할 수 있다.
상기 어닐은 노를 이용한 어닐 또는 레이저 어닐일 수 있다.
본 발명의 또 다른 실시예에 의하면, 상기 도전성 불순물을 주입한 후, 상기 게이트 절연막을 제거하기 전에 상기 폴리 실리콘층을 어닐할 수 있다. 이때, 어닐은 노를 이용한 어닐일 수 있다.
상기 제1 및 제2 게이트 적층물은 1~5㎛ 정도 이격될 수 있다.
상기 제1 단계는 상기 플렉시블 기판 상에 비정질 실리콘층을 형성하는 단계와 상기 비정질 실리콘층을 어닐하는 단계를 더 포함할 수 있다. 여기서, 상기 어 닐은 노를 이용한 어닐 또는 레이저 어닐일 수 있다.
상기 제1 및 제2 게이트 적층물을 형성한 후, 상기 폴리 실리콘층 상에 분리된 제1 및 제2 게이트 적층물을 덮는 층간 절연층을 더 형성하는 단계, 상기 층간 절연층 상에 상기 폴리 실리콘층의 상기 도전성 불순물이 주입된 영역이 노출되는 콘택홀을 형성하는 단계 및 상기 층간 절연층 상에 상기 콘택홀을 채우는 전극을 형성하는 단계를 더 실시할 수 있다.이러한 본 발명을 이용하면, 박막 트랜지스터들 사이에 정렬 오차가 있더라도 각각의 박막 트랜지스터가 형성되는 위치와 관계없이 각각의 박막 트랜지스터는 동일한 오프 셋 영역 혹은 LDD 을 갖도록 형성할 수 있다. 그러므로 마스크 정렬 기준위치에 형성된 박막 트랜지스터나 상기 정렬 기준위치에서 이격된 위치에 형성된 박막 트랜지스터 모두 동일한 소자 특성, 예를 들면 누설전류특성을 가질 수 있다.
이하, 본 발명의 실시예에 의한 플렉시블 기판 상에 형성되는 박막 트랜지스터 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 플렉시블 기판 상에 형성된 박막 트랜지스터에 대해 설명한다.
도 3을 참조하면, 플렉시블 기판(40) 상에 폴리 실리콘층(44)이 존재한다. 폴리 실리콘층(44)은 도전성 불순물이 고농도로 도핑된 제1 및 제2 불순물 영역(52, 54)을 포함한다. 제1 및 제2 불순물 영역(52, 54)은 이격되어 있다. 제1 및 제2 불순물 영역(52, 54)은, 예를 들면 N+ 타입의 불순물을 포함할 수 있다. 제1 및 제2 불순물 영역(52, 54) 중 하나, 예를 들면 제1 불순물 영역(52, 54)은 소오스 영역(52)일 수 있고, 제2 불순물 영역(54)은 드레인 영역일 수 있다. 폴리 실리콘층(44)은 또한 채널영역(56)과 오프 셋 영역(58)을 포함한다. 오프 셋 영역(58)은 제1 및 제2 불순물 영역(52, 54)사이에 존재하나, 제1 및 제2 불순물 영역(52, 54)과는 이격되어 있다. 오프 셋 영역(58)은 도전성 불순물이 도핑되지 않은 영역이고, 필요하다면 저농도로 도핑될 수도 있다. 제1 불순물 영역(52)과 오프 셋 영역(58)사이에 제1 채널영역(56a)이 존재하고, 오프 셋 영역(58)과 제2 불순물 영역(54)사이에 제2 채널영역(56b)이 존재한다. 폴리 실리콘층(44)의 제1 채널영역(56a) 상에 제1 게이트 적층물(S1)이 구비되어 있다. 그리고 제2 채널영역(56b) 상에 제2 게이트 적층물(S2)이 구비되어 있다. 제1 및 제2 게이트 적층물(S1, S2)은, 예를 들면 2~3㎛ 정도로 이격되어 있다. 제1 및 제2 게이트 적층물(S1, S2)은 공히 게이트 절연막(46)과 게이트 전극(48)이 순차적으로 적층되어 형성된 것이다. 게이트 절연막(46)은, 예를 들면 이산화 규소막(SiO2)일 수 있다. 그리고 게이트 전극(48)은 AlNd 전극일 수 있다.다음에는 상술한 본 발명의 박막 트랜지스터의 제조 방법에 대해 설명한다.
도 4를 참조하면, 기판(40) 상에 비정질 실리콘층(42)을 형성한다. 기판(40)은 플렉시블 기판으로써, 예를 들면 글라스 기판일 수 있다. 비정질 실리콘층(42)은, 예를 들면 에피텍시 성장(epitaxy growth)법으로 형성할 수 있다. 비정질 실리콘층(42)을 형성한 후, 기판(40)을 주어진 조건하에서 어닐링한다. 상기 어닐링에 의해 비정질 실리콘층(42)은 도 5에 도시한 바와 같이 폴리 실리콘층(44)으로 변화된다. 상기 어닐링은 노(furnace)를 이용한 어닐링일 수도 있지만, 엑시머 레이저와 같은 특정 레이저를 이용한 어닐링일 수도 있다. 전자의 경우, 상기 어닐링은 200℃에서 1시간 동안 실시할 수 있다. 이때, 온도와 시간은 다소 변화될 수 있다.
도 6을 참조하면, 폴리 실리콘층(46)의 상부면 전체에 게이트 절연막(46)을 형성한다. 게이트 절연막(46)은, 예를 들면 이산화 규소막(SiO2)으로 형성할 수 있다. 게이트 절연막(46)의 소정 영역 상에 게이트 전극(48)을 형성한다. 게이트 전극(48)은, 예를 들면 AlNd 전극으로 형성할 수 있다. 게이트 전극(48)이 형성된 결과물의 윗면에 도전성 불순물(50)을 이온 주입한다. 이때, 이온 주입 에너지는 도전성 불순물(50)이 게이트 절연막(46)은 통과하되, 게이트 전극(48)과 게이트 절연막(46)은 통과하지 못할 정도의 세기를 갖는 것이 바람직하다. 도전성 불순물(50)은, 예를 들면 N+ 타입일 수 있다. 도전성 불순물(50)은 폴리 실리콘층(44)의 게이트 전극(48)으로 덮이지 않은 영역에 고농도 불순물 영역을 형성하기 위해 이온 주입된다. 도전성 불순물(50)의 이온 주입에 따라 폴리 실리콘층(44)에는 도 7에 도시한 바와 같이 제1 및 제2 불순물 영역(52, 54)이 형성된다. 폴리 실리콘층(44)의 게이트 전극(48)으로 덮인 부분에는 도전성 불순물(50)이 주입되지 않는 바, 제1 및 제2 불순물 영역(52, 54)은 게이트 전극(48)의 폭 만큼 이격되어 형성된다. 계속해서, 게이트 전극(48)을 식각 마스크로 사용하여 게이트 절연막(46)의 노출된 부분을 식각한다. 이 결과, 도 8에 도시한 바와 같이, 제1 및 제2 불순물 영역(52, 54)이 노출되고, 제1 및 제2 불순물 영역(52, 54)사이의 기판(40) 상에 동일한 폭 을 갖는 게이트 절연막(46)과 게이트 전극(48)을 포함하는 게이트 적층물(S)이 형성된다. 이러한 구조에서 폴리 실리콘층(44)의 게이트 적층물(S) 아래 영역(55)은 게이트 적층물(S)의 채널이 된다. 게이트 절연막(46)의 노출된 부분을 식각한 후, 그 결과물을 노를 이용하여 어닐하거나 레이저, 예를 들면 엑시머 레이저를 이용하여 폴리 실리콘층(44)을 어닐한다. 이러한 어닐을 통해서 제1 및 제2 불순물 영역(52, 54)에 주입된 불순물들은 제1 및 제2 불순물 영역(52, 54) 전체에 고르게 분포하게 된다.
다음, 게이트 적층물(S)을 도 9에 도시한 바와 같이 제1 및 제2 게이트 적층물(S1, S2)로 나눈다. 이때, 제1 및 제2 게이트 적층물(S1, S2)은 주어진 간격(D)만큼 이격되도록 나눈다. 이때, 간격(D)은 1~5㎛ 정도이다. 게이트 적층물(S)을 제1 및 제2 게이트 적층물(S1, S2)로 이분하는 과정은 사진식각공정을 이용할 수 있다. 상기 사진식각공정에서 게이트 적층물(S) 상에 폴리 실리콘층(44)을 덮고 제1 및 제2 게이트 적층물(S1, S2)을 한정하는 두 마스크(미도시)를 제1 및 제2 게이트 적층물(S1, S2)의 간격(D)과 동일한 간격으로 형성한다. 이렇게 형성된 상기 두 마스크를 식각 마스크로 하여 게이트 적층물(S)을 식각한다. 이 식각은 폴리 실리콘층(44)이 노출될 때까지 실시하고, 그 후 상기 두 마스크를 제거한다. 제1 및 제2 게이트 적층물(S1, S2)은 모두 게이트 적층물(S)에서 비롯된 것이므로, 각 게이트 적층물의 구성은 동일하다. 상기 식각에서 제1 및 제2 게이트 적층물(S1, S2)이 형성되면서 폴리 실리콘층(44)의 일부 영역(58)이 제1 및 제2 게이트 적층물(S1, S2)사이를 통해서 노출된다. 제1 및 제2 게이트 적층물(S1, S2)사이를 통해서 노출되 는 폴리 실리콘층(44)의 일부 영역(58)은 제1 및 제2 불순물 영역(52, 54)과 달리 도전성 불순물이 도핑되지 않은 영역으로써, 오프 셋 영역이 된다. 이하, 폴리 실리콘층(44)의 일부 영역(58)을 오프 셋 영역이라 한다. 게이트 적층물(S)이 상기와 같이 제1 및 제2 게이트 적층물(S1, S2)로 분할됨으로써, 도 8에 도시한 게이트 적층물(S) 아래의 폴리 실리콘층(44) 영역(55)은 채널영역(56)과 오프 셋 영역(58)으로 나뉘어 진다. 채널영역(56)은 제1 게이트 적층물(S1)의 채널로 사용되는 제1 채널영역(56a)과 제2 게이트 적층물(S2)의 채널로 사용되는 제2 채널영역(56b)을 포함한다.도 9에 도시한 바와 같이 박막 트랜지스터의 기본 구조를 형성한 후, 도 10에 도시한 바와 같이, 폴리 실리콘층(44) 상에 제1 및 제2 게이트 적층물(S1, S2)을 덮는 층간 절연층(62)을 형성한다. 층간 절연층(62)에 제1 불순물 영역(52)이 노출되는 제1 콘택홀(64)을 형성하고, 동시에 제2 불순물 영역(54)이 노출되는 제2 콘택홀(66)을 형성한다. 제1 및 제2 콘택홀(64, 66)을 금속 물질로 채워서 층간 절연층(62) 상에 제1 콘택홀(64)을 채운 제1 전극(70)과 제2 콘택홀(66)을 채운 제2 전극(72)을 형성한다. 제1 전극(70)은 소오스 전극일 수 있고, 제2 전극(72)은 드레인 전극일 수 있다.
한편, 도 8의 게이트 적층물(S)을 이분하는 과정에서 게이트 절연막(46)은 이분하지 않고, 게이트 전극(48)만 이분할 수도 있다. 이 경우, 제1 및 제2 게이트 적층물(S1, S2)은 게이트 절연막(46)을 공유하게 된다.
다른 한편으로 상기 이온 주입한 불순물의 활성화(activation)를 위한 어닐을 제1 및 제2 게이트 적층물(S1, S2)을 형성한 후에 실시할 수도 있다. 곧, 게이 트 절연막(46)의 노출된 부분을 식각한 후, 게이트 적층물(S)을 이분하여 제1 및 제2 게이트 적층물(S1, S2)을 형성하고, 그 다음에 상기한 어닐을 실시할 수 있다. 또한, 상기 어닐이 노를 이용한 어닐인 경우, 상기 어닐은 게이트 절연막(46)의 노출된 부분을 식각하기 전에 실시할 수도 있다. 또한, 오프 셋 영역(58)에 제1 및 제2 불순물 영역(52, 54)보다 낮은 농도가 되도록 도전성 불순물을 주입할 수도 있다.상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 기판을 유리기판외의 다른 플렉시블 기판을 사용할 수도 있을 것이고, 폴리 실리콘층 대신 단결정 실리콘층을 이용할 수도 있을 것이다. 또한, 게이트 절연막과 게이트 전극을 SiO2와 AlNd외의 다른 물질로 형성할 수도 있을 것이다. 또한, 본 발명의 기술적 사상을 바텀(bottom)형 박막 트랜지스터에도 적용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명은 단일 게이트를 형성한 후, 이를 이분하여 듀얼 게이트(dual gate)를 형성하는 과정에서 듀얼 게이트사이에 오프 셋 영역을 형성한다. 따라서 단일 게이트를 형성하는 단계에서 상기 단일 게이트 자체의 미스 얼라인먼트(mis-alignment)가 있더라도 소자의 형성 위치와 무관하게 각 소자별로 오프 셋 영역을 균일하게 형성할 수 있다. 그러므로 소자의 형성 위치에 따른 오프 셋 영역의 차이에 기인하여 형성된 위치에 따라 소자의 특성, 예를 들면 누설전류특성이 저하되는 것을 방지할 수 있다.

Claims (14)

  1. 플렉시블 기판 상에 형성되어 있고 소오스 및 드레인 영역과 채널영역을 포함하는 폴리 실리콘층 및 상기 폴리 실리콘층의 상기 채널영역 상에 형성된 게이트 적층물을 포함하는 박막 트랜지스터에 있어서,상기 게이트 적층물은 소정 간격으로 이격된 제1 및 제2 게이트 적층물을 포함하고, 상기 제1 및 제2 게이트 적층물 사이로 노출되는 상기 폴리 실리콘층의 영역은 오프 셋(offset) 영역인 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 제1 및 제2 게이트 적층물은 1~5㎛ 이격된 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1 항에 있어서, 상기 오프 셋 영역에 상기 소오스 및 드레인 영역보다 낮은 농도의 도전성 불순물이 포함된 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서, 상기 제1 및 제2 게이트 적층물은 순차적으로 적층된 게이트 절연막과 게이트 전극을 포함하되, 상기 게이트 전극만 분리되어 있고 상기 게이트 절연막은 공유된 것을 특징으로 하는 박막 트랜지스터.
  5. 플렉시블(flexible) 기판 상에 폴리 실리콘층을 형성하는 제1 단계;상기 폴 리 실리콘층 상에 게이트 절연막을 형성하는 제2 단계;
    상기 게이트 절연막의 소정 영역 상에 게이트 전극을 형성하는 제3 단계;
    상기 게이트 전극 둘레의 상기 폴리 실리콘층에 도전성 불순물을 주입하는 제4 단계;
    상기 게이트 전극 둘레의 상기 게이트 절연막을 제거하여 상기 게이트 절연막과 상기 게이트 전극을 포함하는 게이트 적층물을 형성하는 제5 단계; 및
    상기 게이트 적층물의 일부를 상기 폴리 실리콘층이 노출되도록 제거하여 상기 게이트 적층물을 이격된 제1 및 제2 게이트 적층물로 분리하는 제6 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  6. 제 5 항에 있어서, 상기 게이트 적층물을 형성한 다음, 상기 게이트 적층물을 분리하기 전에 상기 폴리 실리콘층을 어닐하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  7. 제 5 항에 있어서, 상기 제1 및 제2 게이트 적층물을 분리한 다음, 상기 폴리 실리콘층을 어닐하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  8. 제 5 항에 있어서, 상기 도전성 불순물을 주입한 후, 상기 게이트 절연막을 제거하기 전에 상기 폴리 실리콘층을 어닐하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  9. 제 5 항에 있어서, 상기 제1 및 제2 게이트 적층물은 1~5㎛로 이격된 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  10. 제 5 항에 있어서, 상기 제1 단계는 상기 플렉시블 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 어닐하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  11. 제 6 항 또는 제 7 항에 있어서, 상기 어닐은 노를 이용한 어닐 또는 레이저 어닐인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  12. 제 8 항에 있어서, 상기 어닐은 노를 이용한 어닐인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  13. 제 10 항에 있어서, 상기 어닐은 노를 이용한 어닐 또는 레이저 어닐인 것을 특징으로 하는 박막 트랜지스터 제조방법.
  14. 제 5 항에 있어서, 상기 폴리 실리콘층 상에 분리된 제1 및 제2 게이트 적층물을 덮는 층간 절연층을 더 형성하는 단계;
    상기 층간 절연층 상에 상기 폴리 실리콘층의 상기 도전성 불순물이 주입된 영역이 노출되는 콘택홀을 형성하는 단계; 및
    상기 층간 절연층 상에 상기 콘택홀을 채우는 전극을 형성하는 단계를 더 실시하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
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