JPH05110096A - 薄膜mos型トランジスタ - Google Patents
薄膜mos型トランジスタInfo
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- JPH05110096A JPH05110096A JP3269663A JP26966391A JPH05110096A JP H05110096 A JPH05110096 A JP H05110096A JP 3269663 A JP3269663 A JP 3269663A JP 26966391 A JP26966391 A JP 26966391A JP H05110096 A JPH05110096 A JP H05110096A
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- thin film
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Abstract
チスルーを抑える。 【構成】 逆スタガ構造のTFTおいて、ゲート電極を
2本以上に分割し、TFTのチャネルを分割したゲート
電極を横切るようにして、しかもゲート電極膜厚をゲー
ト電極幅より厚くすることにより相対的にゲート電極の
厚みぶんのチャネル領域を長くして、平面寸法を微細化
してもパンチスルーを起こさないチャネル長を確保でき
るようにする。
Description
スタの電極構造に関するものである。
Film Transistor TFT)は、高集積
SRAMや液晶パネルなどに盛んに用いられているが、
その従来構造を図3を用いて説明する。図3は、逆スタ
ガ構造のPチャネル形TFTであるが、301はP形シ
リコン基板、302はシリコン酸化膜、303はN形多
結晶シリコン膜によるTFTのゲート電極、304はシ
リコン酸化膜によるTFTのゲート酸化膜、305、3
06、307は多結晶シリコン膜によるTFTのバルク
であるが、305、306はP形不純物を導入したTF
Tのソース、ドレイン領域、307はTFTのチャネル
領域である。
V、ドレイン306にー5Vをくわえ、ゲート電極30
3にー5Vを加えるとTFTがオンになりソース、ドレ
イン間に電流が流れる。次にゲート電極を0Vにすると
TFTがオフになりソース、ドレイン間に電流は流れな
い。
造のTFTではTFTを微細化しようとしてチャネル長
Lを短くすると、ゲート電極を0Vにしてもソース、ド
レイン間に電流が流れてしまうパンチスルー現象が起き
てしまうという課題を有していた。
その目的とするところは微細化してもパンチスルーを起
こさないTFTを提供することにある。
ランジスタは、半導体基板上に設けられた第1の絶縁膜
と、前記第1の絶縁膜上に設けられた第1の導電膜から
成る薄膜MOS型トランジスタのゲート電極と、前記薄
膜MOS型トランジスタのゲート電極上に設けられた第
2の絶縁膜と、前記第2の絶縁膜上に 設けられた第1
の半導体膜から成る薄膜MOS型トランジスタのバルク
からなる逆スタガ構造の薄膜MOS型トランジスタにお
いて、前記薄膜MOS型トランジスタのゲート電極が、
少なくとも2本以上に分割されており、前記分割された
ゲート電極を横切って前記薄膜MOS形トランジスタの
バルクが存在しており、前記薄膜MOS形トランジスタ
のゲート電極膜厚がゲート電極幅より厚いことを特徴と
する。
1の導電膜からなる薄膜MOS形トランジスタのゲート
電極の膜厚が、第1の半導体膜からなる薄膜MOS形ト
ランジスタのバルクの膜厚より厚いことを特徴とする。
なくとも2本以上に分割された第1の導電膜からなる薄
膜MOS形トランジスタのゲート電極の間隔が、第1の
半導体膜からなる薄膜MOS形トランジスタのバルクの
膜厚の2倍の厚さより広いことを特徴とする。
1の導電膜が、多結晶シリコン膜であることを特徴とす
る。
1の導電膜が、高融点金属ポリサイド膜であることを特
徴とする請求項1および請求項2および請求項3記載の
薄膜MOS型トランジスタ。
1の導電膜が、高融点金属膜であることを特徴とする。
01はP形シリコン基板、102はシリコン酸化膜、1
03、104はN形多結晶シリコン膜によるTFTのゲ
ート電極、105はシリコン酸化膜によるTFTのゲー
ト酸化膜、106、107、108、109、110は
多結晶シリコン膜によるTFTのバルクであるが、10
6、110はP形不純物を導入したTFTのソース、ド
レイン領域、107、109はTFTのチャネル領域で
ある。
明する。まず、図2(a)のようにP形シリコン基板2
01上にLPCVD法によりシリコン酸化膜202を4
000Å形成し、次にシリコン酸化膜202上にLPC
VD法により620℃ で多結晶シリコン膜を5000
Å形成する。続いてP+を45KeV、5×1015 でイ
オン注入することによりN形多結晶シリコン膜を形成す
る。次にフォトリソグラフィによりN形多結晶シリコン
膜上にゲート電極のパターンを形成したのち、リアクテ
ィブイオンエッチングを行ない図2(b)のようにTF
Tのゲート電極203、204を形成する。次に、図2
(c)のようにゲート電極203、204上および側面
にTEOS”Si(OC2H5)4”とO3を使ったLPC
VD法によりシリコン酸化膜205を400Å形成し、
続いてシリコン酸化膜205上にSi2H6ガスを使った
LPCVD法により480℃でアモルファスシリコン膜
を400Å形成する。次に、N2雰囲気で600℃で2
0時間のアニールを行ないアモルファスシリコン膜を固
相成長させ粒径が0.5μm以上の多結晶シリコン膜を
形成する。次に、フォトリソグラフィにより多結晶シリ
コン膜上にTFTのソース、ドレイン、チャネル、オフ
セット領域からなるバルクのパターンを形成したのち、
リアクティブイオンエッチングを行ないTFTのバルク
を形成する。次に、図2(d)のようにフォトリソグラ
フィによりTFTのバルク上にソース、ドレインのパタ
ーンを形成したのち、BF2 +を30KeV、5×1014
でイオン注入することによりTFTのソース、ドレイ
ン領域、206、210を形成する。最後にN2雰囲気
で900℃20分のアニールを行い、注入した不純物の
活性化を行う。
m、分割されたゲート電極の間隔を0.4μmとする
と、TFTのバルクの膜厚が400Åであることから分
割されたゲート電極の間隔は、TFTのバルクの膜厚の
2倍より広い。またTFTのゲート電極の膜厚は500
0Åであるから、TFTのゲート電極の膜厚はTFTの
バルクの膜厚より厚い。この様な膜構造にしたTFTで
は平面的にみたチャネル長Lより実質的なチャネル長
L’の方が、ゲート電極膜厚の2倍分長くなる。更に、
この様な膜構造でゲート電極を図4のように3分割にす
れば実質的なチャネル長L’は、ゲート電極膜厚の4倍
分長くなる。例えば図1に於て、平面的なチャネル長L
を1.0μmとすると実質的なチャネル長L’は2.0
μmになるし、図4においては実質的なチャネル長L’
は3.0μmになる。従って平面的な寸法を短くしても
実質的なTFTのチャネル長はパンチスルーしない長さ
を確保できるようになる。
面のバルク107、109はゲート電極にマイナスの電
圧が加わると反転してチャネルになるがゲート電極間の
バルク108はチャネルにはならず、抵抗として動作す
る。しかしこの抵抗はTFT動作には大きな影響は与え
ない。なぜなら図1において、バルク108の長さはゲ
ート電極の間隔0.4μmからゲート酸化膜の膜厚とバ
ルクの膜厚の2倍の厚さ0.16μmを引いた長さ0.
24μmになり、これは実質的なチャネル長2.0μm
の12パーセントに過ぎない。このチャネルにならない
部分の長さはチャネル長の50パーセントを越えるとT
FTのオン電流を下げてしまうが50パーセント以下な
らTFT動作には大きな影響を与えないので本実施例で
は問題無いことがわかる。
を抵抗領域508近傍にすると、ドレイン電界によりチ
ャネル領域509は完全に空乏化してこの抵抗領域50
8はドレインのオフセットとして動作してドレイン電界
を弱める。その結果TFTのオフ電流を下げることが出
来る。更に、図5ではチャネル領域509が完全に空乏
化する長さはドレイン電圧がー5Vでは0.4μm以上
あるのでTFTのドレインを抵抗領域508のエッジか
ら平面的に0.2μmの位置にすると、ゲート電極に対
するドレインのイオン注入のマスクの合わせずれが±
0.2μmあったとしても抵抗領域508によるドレイ
ンのオフセットの長さに変化はない。したがってマスク
ずれによるTFTのオフ電流特性のばらつきがなくな
る。
4はN形多結晶シリコン膜で形成したが、これはP形多
結晶シリコン膜を使用してもよいし、多結晶シリコン上
にMoやW等の高融点金属を形成した高融点金属ポリサ
イド膜を使用してもよい。またMoやW等の高融点金属
を使用してもよい。
アモルファスシリコンを固相成長させた多結晶シリコン
膜を使用したが、これはアモルファスシリコン膜でも良
いし、多結晶シリコン膜でもよい。
ドレインにP形不純物を導入したPチャネル型である
が、これはN形不純物を導入したNチャネル型でもよ
い。
(TFT)によれば平面でのTFTの素子寸法を縮小し
てもTFTはパンチスルーする事がなくなるので高集積
でしかも低消費電力のICやパネルを提供できる効果が
ある。
オフセット領域をマスクの合わせずれに関係なく一定に
形成できるので、TFT特性のばらつきの少ない高品質
で、しかも低消費電力のICやパネルを提供できる効果
がある。
び平面図。
面図。
び平面図。
例による断面図。
例による断面図。
ン基板 102、202、302、402、502・・・シリコ
ン酸化膜 103、104、203、204、303 403、404、411、503、504・・・TFT
のゲート電極 105、205、305、405、505・・・TFT
のゲート酸化膜 106、110、206、210、305 306、406、410、506、510・・・TFT
のソース、ドレイン領域 107、109、307、407、409 413、507、509 ・・・TFT
のチャネル領域 108、408、412、508 ・・・TFT
の抵抗領域
Claims (6)
- 【請求項1】 半導体基板上に設けられた第1の絶縁膜
と、前記第1の絶縁膜上に設けられた第1の導電膜から
成る薄膜MOS型トランジスタのゲート電極と、前記薄
膜MOS型トランジスタのゲート電極上に設けられた第
2の絶縁膜と、前記第2の絶縁膜上に設けられた第1の
半導体膜から成る薄膜MOS型トランジスタのバルクか
らなる逆スタガ構造の薄膜MOS型トランジスタにおい
て、前記薄膜MOS型トランジスタのゲート電極が、少
なくとも2本以上に分割されており、前記分割されたゲ
ート電極を横切って前記薄膜MOS形トランジスタのバ
ルクが存在しており、前記薄膜MOS形トランジスタの
ゲート電極膜厚がゲート電極幅より厚いことを特徴とす
る薄膜MOS型トランジスタ。 - 【請求項2】 第1の導電膜からなる薄膜MOS形トラ
ンジスタのゲート電極の膜厚が、第1の半導体膜からな
る薄膜MOS形トランジスタのバルクの膜厚より厚いこ
とを特徴とする請求項1記載の薄膜MOS型トランジス
タ。 - 【請求項3】 少なくとも2本以上に分割された第1の
導電膜からなる薄膜MOS形トランジスタのゲート電極
の間隔が、第1の半導体膜からなる薄膜MOS形トラン
ジスタのバルクの膜厚の2倍の厚さより広いことを特徴
とする請求項1および請求項2記載の薄膜MOS型トラ
ンジスタ。 - 【請求項4】 第1の導電膜が、多結晶シリコン膜であ
ることを特徴とする請求項1および請求項2および請求
項3記載の薄膜MOS型トランジスタ。 - 【請求項5】 第1の導電膜が、高融点金属ポリサイド
膜であることを特徴とする請求項1および請求項2およ
び請求項3記載の薄膜MOS型トランジスタ。 - 【請求項6】 第1の導電膜が、高融点金属膜であるこ
とを特徴とする請求項1および請求項2および請求項3
記載の薄膜MOS型トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3269663A JP3052488B2 (ja) | 1991-10-17 | 1991-10-17 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3269663A JP3052488B2 (ja) | 1991-10-17 | 1991-10-17 | 薄膜トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05110096A true JPH05110096A (ja) | 1993-04-30 |
JP3052488B2 JP3052488B2 (ja) | 2000-06-12 |
Family
ID=17475483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3269663A Expired - Lifetime JP3052488B2 (ja) | 1991-10-17 | 1991-10-17 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3052488B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6580129B2 (en) * | 2000-01-07 | 2003-06-17 | Seiko Epson Corporation | Thin-film transistor and its manufacturing method |
KR20120102523A (ko) | 2011-03-08 | 2012-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
US8501556B2 (en) | 2006-06-02 | 2013-08-06 | Samsung Electronics Co., Ltd. | Thin film transistor formed on flexible substrate and method of manufacturing the same |
-
1991
- 1991-10-17 JP JP3269663A patent/JP3052488B2/ja not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6580129B2 (en) * | 2000-01-07 | 2003-06-17 | Seiko Epson Corporation | Thin-film transistor and its manufacturing method |
US8501556B2 (en) | 2006-06-02 | 2013-08-06 | Samsung Electronics Co., Ltd. | Thin film transistor formed on flexible substrate and method of manufacturing the same |
KR101377596B1 (ko) * | 2006-06-02 | 2014-03-26 | 삼성전자주식회사 | 플렉시블 기판 상에 형성된 박막 트랜지스터 및 그제조방법 |
KR20120102523A (ko) | 2011-03-08 | 2012-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
US9099437B2 (en) | 2011-03-08 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP3052488B2 (ja) | 2000-06-12 |
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