JPH05110098A - 薄膜ｍｏｓ型トランジスタ - Google Patents
薄膜ｍｏｓ型トランジスタInfo
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- JPH05110098A JPH05110098A JP26966591A JP26966591A JPH05110098A JP H05110098 A JPH05110098 A JP H05110098A JP 26966591 A JP26966591 A JP 26966591A JP 26966591 A JP26966591 A JP 26966591A JP H05110098 A JPH05110098 A JP H05110098A
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- thin film
- gate electrode
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Abstract
(57)【要約】
【目的】 薄膜ＭＯＳ形トランジスタ（ＴＦＴ）のパン
チスルーを抑える。 【構成】 逆スタガ構造のＴＦＴおいて、ゲート電極を
凹状にしてＴＦＴのチャネルをゲート電極の凹状の段差
を横切るようにして、しかもゲート電極の段差の厚さを
ゲート電極の段差間の間隔より厚くすることにより相対
的にゲート電極の厚みぶんのチャネル領域を長くして、
平面寸法を微細化してもパンチスルーを起こさないチャ
ネル長を確保できるようにする。
チスルーを抑える。 【構成】 逆スタガ構造のＴＦＴおいて、ゲート電極を
凹状にしてＴＦＴのチャネルをゲート電極の凹状の段差
を横切るようにして、しかもゲート電極の段差の厚さを
ゲート電極の段差間の間隔より厚くすることにより相対
的にゲート電極の厚みぶんのチャネル領域を長くして、
平面寸法を微細化してもパンチスルーを起こさないチャ
ネル長を確保できるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜ＭＯＳ形トランジ
スタの電極構造に関するものである。
スタの電極構造に関するものである。
【０００２】
【従来の技術】薄膜ＭＯＳ形トランジスタ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ＴＦＴ）は、高集積
ＳＲＡＭや液晶パネルなどに盛んに用いられているが、
その従来構造を図３を用いて説明する。図３は、逆スタ
ガ構造のＰチャネル形ＴＦＴであるが、３０１はＰ形シ
リコン基板、３０２はシリコン酸化膜、３０３はＮ形多
結晶シリコン膜によるＴＦＴのゲート電極、３０４はシ
リコン酸化膜によるＴＦＴのゲート酸化膜、３０５、３
０６、３０７は多結晶シリコン膜によるＴＦＴのバルク
であるが、３０５、３０６はＰ形不純物を導入したＴＦ
Ｔのソース、ドレイン領域、３０７はＴＦＴのチャネル
領域である。
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ＴＦＴ）は、高集積
ＳＲＡＭや液晶パネルなどに盛んに用いられているが、
その従来構造を図３を用いて説明する。図３は、逆スタ
ガ構造のＰチャネル形ＴＦＴであるが、３０１はＰ形シ
リコン基板、３０２はシリコン酸化膜、３０３はＮ形多
結晶シリコン膜によるＴＦＴのゲート電極、３０４はシ
リコン酸化膜によるＴＦＴのゲート酸化膜、３０５、３
０６、３０７は多結晶シリコン膜によるＴＦＴのバルク
であるが、３０５、３０６はＰ形不純物を導入したＴＦ
Ｔのソース、ドレイン領域、３０７はＴＦＴのチャネル
領域である。
【０００３】図３に於て、ＴＦＴのソース３０５に０
Ｖ、ドレイン３０６にー５Ｖをくわえ、ゲート電極３０
３にー５Ｖを加えるとＴＦＴがオンになりソース、ドレ
イン間に電流が流れる。次にゲート電極を０Ｖにすると
ＴＦＴがオフになりソース、ドレイン間に電流は流れな
い。
Ｖ、ドレイン３０６にー５Ｖをくわえ、ゲート電極３０
３にー５Ｖを加えるとＴＦＴがオンになりソース、ドレ
イン間に電流が流れる。次にゲート電極を０Ｖにすると
ＴＦＴがオフになりソース、ドレイン間に電流は流れな
い。
【０００４】
【発明が解決しようとする課題】しかしながら、従来構
造のＴＦＴではＴＦＴを微細化しようとしてチャネル長
Ｌを短くすると、ゲート電極を０Ｖにしてもソース、ド
レイン間に電流が流れてしまうパンチスルー現象が起き
てしまうという課題を有していた。
造のＴＦＴではＴＦＴを微細化しようとしてチャネル長
Ｌを短くすると、ゲート電極を０Ｖにしてもソース、ド
レイン間に電流が流れてしまうパンチスルー現象が起き
てしまうという課題を有していた。
【０００５】本発明は、この様な課題を解決するもので
その目的とするところは微細化してもパンチスルーを起
こさないＴＦＴを提供することにある。
その目的とするところは微細化してもパンチスルーを起
こさないＴＦＴを提供することにある。
【０００６】
【課題を解決するための手段】本発明の薄膜ＭＯＳ形ト
ランジスタは、半導体基板上に設けられた第１の絶縁膜
と、前記第１の絶縁膜上に設けられた第１の導電膜から
成る薄膜ＭＯＳ型トランジスタのゲート電極と、前記薄
膜ＭＯＳ型トランジスタのゲート電極上に設けられた第
２の絶縁膜と、前記第２の絶縁膜上に設けられた第１の
半導体膜から成る薄膜ＭＯＳ型トランジスタのソース、
ドレイン、チャネル領域からなる逆スタガ構造の薄膜Ｍ
ＯＳ型トランジスタにおいて、前記薄膜ＭＯＳ型トラン
ジスタのゲート電極が凹状であり、前記凹状のゲート電
極を横切って前記薄膜ＭＯＳ形トランジスタのチャネル
領域が存在しており、前記薄膜ＭＯＳ形トランジスタの
ゲート電極の凹部の段差の厚さが凹状のゲート電極の段
差間の間隔より厚いことを特徴とする。
ランジスタは、半導体基板上に設けられた第１の絶縁膜
と、前記第１の絶縁膜上に設けられた第１の導電膜から
成る薄膜ＭＯＳ型トランジスタのゲート電極と、前記薄
膜ＭＯＳ型トランジスタのゲート電極上に設けられた第
２の絶縁膜と、前記第２の絶縁膜上に設けられた第１の
半導体膜から成る薄膜ＭＯＳ型トランジスタのソース、
ドレイン、チャネル領域からなる逆スタガ構造の薄膜Ｍ
ＯＳ型トランジスタにおいて、前記薄膜ＭＯＳ型トラン
ジスタのゲート電極が凹状であり、前記凹状のゲート電
極を横切って前記薄膜ＭＯＳ形トランジスタのチャネル
領域が存在しており、前記薄膜ＭＯＳ形トランジスタの
ゲート電極の凹部の段差の厚さが凹状のゲート電極の段
差間の間隔より厚いことを特徴とする。
【０００７】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜からなる薄膜ＭＯＳ形トランジスタのゲート
電極の凹部の段差の厚さが、第１の半導体膜からなる薄
膜ＭＯＳ形トランジスタのチャネル領域の膜厚より厚い
ことを特徴とする。
１の導電膜からなる薄膜ＭＯＳ形トランジスタのゲート
電極の凹部の段差の厚さが、第１の半導体膜からなる薄
膜ＭＯＳ形トランジスタのチャネル領域の膜厚より厚い
ことを特徴とする。
【０００８】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜からなる凹状の薄膜ＭＯＳ形トランジスタの
ゲート電極の段差間の間隔が、第１の半導体膜からなる
薄膜ＭＯＳ形トランジスタのチャネル領域の膜厚の２倍
の厚さより広いことを特徴とする。
１の導電膜からなる凹状の薄膜ＭＯＳ形トランジスタの
ゲート電極の段差間の間隔が、第１の半導体膜からなる
薄膜ＭＯＳ形トランジスタのチャネル領域の膜厚の２倍
の厚さより広いことを特徴とする。
【０００９】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜が、多結晶シリコン膜であることを特徴とす
る。
１の導電膜が、多結晶シリコン膜であることを特徴とす
る。
【００１０】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜が、高融点金属ポリサイド膜であることを特
徴とする。
１の導電膜が、高融点金属ポリサイド膜であることを特
徴とする。
【００１１】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜が、高融点金属膜であることを特徴とする。
１の導電膜が、高融点金属膜であることを特徴とする。
【００１２】
【実施例】本発明の実施例を図１を用いて説明する。１
０１はＰ形シリコン基板、１０２はシリコン酸化膜、１
０３、１０４はＮ形多結晶シリコン膜によるＴＦＴのゲ
ート電極、１０５はシリコン酸化膜によるＴＦＴのゲー
ト酸化膜、１０６、１０７、１０９、１１０は多結晶シ
リコン膜によるＴＦＴのバルクであるが、１０６、１１
０はＰ形不純物を導入したＴＦＴのソース、ドレイン領
域、１０７、１０９はＴＦＴのチャネル領域である。
０１はＰ形シリコン基板、１０２はシリコン酸化膜、１
０３、１０４はＮ形多結晶シリコン膜によるＴＦＴのゲ
ート電極、１０５はシリコン酸化膜によるＴＦＴのゲー
ト酸化膜、１０６、１０７、１０９、１１０は多結晶シ
リコン膜によるＴＦＴのバルクであるが、１０６、１１
０はＰ形不純物を導入したＴＦＴのソース、ドレイン領
域、１０７、１０９はＴＦＴのチャネル領域である。
【００１３】次に、本発明の製造方法を図２を用いて説
明する。まず、図２（ａ）のようにＰ形シリコン基板２
０１上にＬＰＣＶＤ法によりシリコン酸化膜２０２を４
０００Å形成し、次にシリコン酸化膜２０２上にＬＰＣ
ＶＤ法により６２０℃ で多結晶シリコン膜を５０００
Å形成する。続いてＰ+を４５ＫｅＶ、５×１０15 でイ
オン注入することによりＮ形多結晶シリコン膜を形成す
る。次にフォトリソグラフィによりＮ形多結晶シリコン
膜上にゲート電極のパターンを形成したのち、リアクテ
ィブイオンエッチングを行ない図２（ｂ）のようにＴＦ
Ｔのゲート電極２０３、２０４を形成する。その際、ゲ
ート電極のパターンは図２（ｂ）のように２本以上の島
状になっており、リアクティブイオンエッチングは、エ
ンドポイントまでエッチングしないで時間でエッチング
を行ない、多結晶シリコン膜を４０００Åエッチングし
たところでエッチングを止める。次に、図２（ｃ）のよ
うにゲート電極２０３、２０４上および側面にＴＥＯ
Ｓ”Ｓｉ（ＯＣ2Ｈ5）4”とＯ3を使ったＬＰＣＶＤ法に
よりシリコン酸化膜２０５を４００Å形成し、続いてシ
リコン酸化膜２０５上にＳｉ2Ｈ6ガスを使ったＬＰＣＶ
Ｄ法により４８０℃でアモルファスシリコン膜を４００
Å形成する。次に、Ｎ2雰囲気で６００℃で２０時間の
アニールを行ないアモルファスシリコン膜を固相成長さ
せ粒径が０．５μｍ以上の多結晶シリコン膜を形成す
る。次に、フォトリソグラフィにより多結晶シリコン膜
上にＴＦＴのソース、ドレイン、チャネル領域からなる
バルクのパターンを形成したのち、リアクティブイオン
エッチングを行ないＴＦＴのバルクを形成する。次に、
図２（ｄ）のようにフォトリソグラフィによりＴＦＴの
バルク上のソース、ドレイン部分にレジストが残らない
ようなパターンを形成したのち、ＢＦ2 +を３０ＫｅＶ、
５×１０14 でイオン注入することによりＴＦＴのソー
ス、ドレイン領域、２０６、２１０を形成する。最後に
Ｎ2雰囲気で９００℃２０分のアニールを行い、注入し
た不純物の活性化を行う。
明する。まず、図２（ａ）のようにＰ形シリコン基板２
０１上にＬＰＣＶＤ法によりシリコン酸化膜２０２を４
０００Å形成し、次にシリコン酸化膜２０２上にＬＰＣ
ＶＤ法により６２０℃ で多結晶シリコン膜を５０００
Å形成する。続いてＰ+を４５ＫｅＶ、５×１０15 でイ
オン注入することによりＮ形多結晶シリコン膜を形成す
る。次にフォトリソグラフィによりＮ形多結晶シリコン
膜上にゲート電極のパターンを形成したのち、リアクテ
ィブイオンエッチングを行ない図２（ｂ）のようにＴＦ
Ｔのゲート電極２０３、２０４を形成する。その際、ゲ
ート電極のパターンは図２（ｂ）のように２本以上の島
状になっており、リアクティブイオンエッチングは、エ
ンドポイントまでエッチングしないで時間でエッチング
を行ない、多結晶シリコン膜を４０００Åエッチングし
たところでエッチングを止める。次に、図２（ｃ）のよ
うにゲート電極２０３、２０４上および側面にＴＥＯ
Ｓ”Ｓｉ（ＯＣ2Ｈ5）4”とＯ3を使ったＬＰＣＶＤ法に
よりシリコン酸化膜２０５を４００Å形成し、続いてシ
リコン酸化膜２０５上にＳｉ2Ｈ6ガスを使ったＬＰＣＶ
Ｄ法により４８０℃でアモルファスシリコン膜を４００
Å形成する。次に、Ｎ2雰囲気で６００℃で２０時間の
アニールを行ないアモルファスシリコン膜を固相成長さ
せ粒径が０．５μｍ以上の多結晶シリコン膜を形成す
る。次に、フォトリソグラフィにより多結晶シリコン膜
上にＴＦＴのソース、ドレイン、チャネル領域からなる
バルクのパターンを形成したのち、リアクティブイオン
エッチングを行ないＴＦＴのバルクを形成する。次に、
図２（ｄ）のようにフォトリソグラフィによりＴＦＴの
バルク上のソース、ドレイン部分にレジストが残らない
ようなパターンを形成したのち、ＢＦ2 +を３０ＫｅＶ、
５×１０14 でイオン注入することによりＴＦＴのソー
ス、ドレイン領域、２０６、２１０を形成する。最後に
Ｎ2雰囲気で９００℃２０分のアニールを行い、注入し
た不純物の活性化を行う。
【００１４】図１において、ＴＦＴのゲート電極の凹部
の段差の膜厚は４０００Åであるから、凹状のゲート電
極の段差間の間隔を０．３μｍとすると、ゲート電極の
凹部の段差の厚さは凹状のゲート電極の段差間の間隔よ
り厚い。そして、ＴＦＴのバルクの膜厚が４００Åであ
ることから凹状のゲート電極の段差間の間隔は、ＴＦＴ
のバルクの膜厚の２倍より広い。また、ＴＦＴのゲート
電極の凹部の段差の膜厚はＴＦＴのバルクの膜厚より厚
い。この様な膜構造にしたＴＦＴでは平面的にみたチャ
ネル長Ｌより実質的なチャネル長Ｌ’の方が、ゲート電
極の段差の膜厚の２倍分長くなる。更に、この様な膜構
造でゲート電極を図４のように３分割にすれば実質的な
チャネル長Ｌ’は、ゲート電極の段差の膜厚の４倍分長
くなる。例えば図１に於て、平面的なチャネル長Ｌを
１．０μｍとすると実質的なチャネル長Ｌ’は１．８μ
ｍになるし、図４においては実質的なチャネル長Ｌ’は
２．６μｍになる。従って平面的な寸法を短くしても実
質的なＴＦＴのチャネル長はパンチスルーしない長さを
確保できるようになる。
の段差の膜厚は４０００Åであるから、凹状のゲート電
極の段差間の間隔を０．３μｍとすると、ゲート電極の
凹部の段差の厚さは凹状のゲート電極の段差間の間隔よ
り厚い。そして、ＴＦＴのバルクの膜厚が４００Åであ
ることから凹状のゲート電極の段差間の間隔は、ＴＦＴ
のバルクの膜厚の２倍より広い。また、ＴＦＴのゲート
電極の凹部の段差の膜厚はＴＦＴのバルクの膜厚より厚
い。この様な膜構造にしたＴＦＴでは平面的にみたチャ
ネル長Ｌより実質的なチャネル長Ｌ’の方が、ゲート電
極の段差の膜厚の２倍分長くなる。更に、この様な膜構
造でゲート電極を図４のように３分割にすれば実質的な
チャネル長Ｌ’は、ゲート電極の段差の膜厚の４倍分長
くなる。例えば図１に於て、平面的なチャネル長Ｌを
１．０μｍとすると実質的なチャネル長Ｌ’は１．８μ
ｍになるし、図４においては実質的なチャネル長Ｌ’は
２．６μｍになる。従って平面的な寸法を短くしても実
質的なＴＦＴのチャネル長はパンチスルーしない長さを
確保できるようになる。
【００１５】本実施例によればゲート電極１０３、１０
４はＮ形多結晶シリコン膜で形成したが、これはＰ形多
結晶シリコン膜を使用してもよいし、多結晶シリコン上
にＭｏやＷ等の高融点金属を形成した高融点金属ポリサ
イド膜を使用してもよい。またＭｏやＷ等の高融点金属
を使用してもよい。
４はＮ形多結晶シリコン膜で形成したが、これはＰ形多
結晶シリコン膜を使用してもよいし、多結晶シリコン上
にＭｏやＷ等の高融点金属を形成した高融点金属ポリサ
イド膜を使用してもよい。またＭｏやＷ等の高融点金属
を使用してもよい。
【００１６】さらに本実施例によればＴＦＴのバルクは
アモルファスシリコンを固相成長させた多結晶シリコン
膜を使用したが、これはアモルファスシリコン膜でも良
いし、多結晶シリコン膜でもよい。
アモルファスシリコンを固相成長させた多結晶シリコン
膜を使用したが、これはアモルファスシリコン膜でも良
いし、多結晶シリコン膜でもよい。
【００１７】また、本実施例によればＴＦＴはソース、
ドレインにＰ形不純物を導入したＰチャネル型である
が、これはＮ形不純物を導入したＮチャネル型でもよ
い。
ドレインにＰ形不純物を導入したＰチャネル型である
が、これはＮ形不純物を導入したＮチャネル型でもよ
い。
【００１８】
【発明の効果】本発明による薄膜ＭＯＳ形トランジスタ
（ＴＦＴ）によれば平面でのＴＦＴの素子寸法を縮小し
てもＴＦＴはパンチスルーする事がなくなるので高集積
でしかも低消費電力のＩＣやパネルを提供できる効果が
ある。
（ＴＦＴ）によれば平面でのＴＦＴの素子寸法を縮小し
てもＴＦＴはパンチスルーする事がなくなるので高集積
でしかも低消費電力のＩＣやパネルを提供できる効果が
ある。
【図１】本発明の薄膜ＭＯＳ形トランジスタの断面図及
び平面図。
び平面図。
【図２】本発明の薄膜ＭＯＳ形トランジスタの工程順断
面図。
面図。
【図３】従来例の薄膜ＭＯＳ形トランジスタの断面図及
び平面図。
び平面図。
【図４】本発明の薄膜ＭＯＳ形トランジスタの他の実施
例による断面図。
例による断面図。
１０１、２０１、３０１、４０１ ・・・ シリコン基
板 １０２、２０２、３０２、４０２ ・・・ シリコン酸
化膜 １０３、１０４、２０３、２０４ ３０３、４０３、４０４、４１１ ・・・ ＴＦＴのゲ
ート電極 １０５、２０５、３０５、４０５ ・・・ ＴＦＴのゲ
ート酸化膜 １０６、１１０、２０６、２１０ ３０５、３０６、４０６、４１０ ・・・ ＴＦＴのソ
ース、ドレイン領域 １０７、１０９、３０７、４０７ ４０９、４１３ ・・・ ＴＦＴのチ
ャネル領域 ２１１ ・・・ レジスト
板 １０２、２０２、３０２、４０２ ・・・ シリコン酸
化膜 １０３、１０４、２０３、２０４ ３０３、４０３、４０４、４１１ ・・・ ＴＦＴのゲ
ート電極 １０５、２０５、３０５、４０５ ・・・ ＴＦＴのゲ
ート酸化膜 １０６、１１０、２０６、２１０ ３０５、３０６、４０６、４１０ ・・・ ＴＦＴのソ
ース、ドレイン領域 １０７、１０９、３０７、４０７ ４０９、４１３ ・・・ ＴＦＴのチ
ャネル領域 ２１１ ・・・ レジスト
Claims (6)
- 【請求項１】 半導体基板上に設けられた第１の絶縁膜
と、前記第１の絶縁膜上に設けられた第１の導電膜から
成る薄膜ＭＯＳ型トランジスタのゲート電極と、前記薄
膜ＭＯＳ型トランジスタのゲート電極上に設けられた第
２の絶縁膜と、前記第２の絶縁膜上に設けられた第１の
半導体膜から成る薄膜ＭＯＳ型トランジスタのソース、
ドレイン、チャネル領域からなる逆スタガ構造の薄膜Ｍ
ＯＳ型トランジスタにおいて、前記薄膜ＭＯＳ型トラン
ジスタのゲート電極が凹状であり、前記凹状のゲート電
極を横切って前記薄膜ＭＯＳ形トランジスタのチャネル
領域が存在しており、前記薄膜ＭＯＳ形トランジスタの
ゲート電極の凹部の段差の厚さが凹状のゲート電極の段
差間の間隔より厚いことを特徴とする薄膜ＭＯＳ型トラ
ンジスタ。 - 【請求項２】 第１の導電膜からなる薄膜ＭＯＳ形トラ
ンジスタのゲート電極の凹部の段差の厚さが、第１の半
導体膜からなる薄膜ＭＯＳ形トランジスタのチャネル領
域の膜厚より厚いことを特徴とする請求項１記載の薄膜
ＭＯＳ型トランジスタ。 - 【請求項３】 第１の導電膜からなる凹状の薄膜ＭＯＳ
形トランジスタのゲート電極の段差間の間隔が、第１の
半導体膜からなる薄膜ＭＯＳ形トランジスタのチャネル
領域の膜厚の２倍の厚さより広いことを特徴とする請求
項１および請求項２記載の薄膜ＭＯＳ型トランジスタ。 - 【請求項４】 第１の導電膜が、多結晶シリコン膜であ
ることを特徴とする請求項１および請求項２および請求
項３記載の薄膜ＭＯＳ型トランジスタ。 - 【請求項５】 第１の導電膜が、高融点金属ポリサイド
膜であることを特徴とする請求項１および請求項２およ
び請求項３記載の薄膜ＭＯＳ型トランジスタ。 - 【請求項６】 第１の導電膜が、高融点金属膜であるこ
とを特徴とする請求項１および請求項２および請求項３
記載の薄膜ＭＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26966591A JPH05110098A (ja) | 1991-10-17 | 1991-10-17 | 薄膜ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26966591A JPH05110098A (ja) | 1991-10-17 | 1991-10-17 | 薄膜ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110098A true JPH05110098A (ja) | 1993-04-30 |
Family
ID=17475510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26966591A Pending JPH05110098A (ja) | 1991-10-17 | 1991-10-17 | 薄膜ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110098A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120102523A (ko) | 2011-03-08 | 2012-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2012199525A (ja) * | 2011-03-04 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1991
- 1991-10-17 JP JP26966591A patent/JPH05110098A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012199525A (ja) * | 2011-03-04 | 2012-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016187048A (ja) * | 2011-03-04 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20120102523A (ko) | 2011-03-08 | 2012-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9099437B2 (en) | 2011-03-08 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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