JPH05110095A - 薄膜ｍｏｓ型トランジスタ - Google Patents
薄膜ｍｏｓ型トランジスタInfo
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- JPH05110095A JPH05110095A JP26966291A JP26966291A JPH05110095A JP H05110095 A JPH05110095 A JP H05110095A JP 26966291 A JP26966291 A JP 26966291A JP 26966291 A JP26966291 A JP 26966291A JP H05110095 A JPH05110095 A JP H05110095A
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Abstract
(57)【要約】
【目的】 薄膜ＭＯＳ形トランジスタ（ＴＦＴ）のパン
チスルーを抑える。 【構成】 逆スタガ構造のＴＦＴおいて、ゲート電極を
２本以上に分割し、ＴＦＴのチャネルを分割したゲート
電極を横切るようにしてゲート電極の厚みぶんをチャネ
ルにすることにより平面寸法を微細化してもパンチスル
ーを起こさないチャネル長を確保できるようにする。
チスルーを抑える。 【構成】 逆スタガ構造のＴＦＴおいて、ゲート電極を
２本以上に分割し、ＴＦＴのチャネルを分割したゲート
電極を横切るようにしてゲート電極の厚みぶんをチャネ
ルにすることにより平面寸法を微細化してもパンチスル
ーを起こさないチャネル長を確保できるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜ＭＯＳ形トランジ
スタの電極構造に関するものである。
スタの電極構造に関するものである。
【０００２】
【従来の技術】薄膜ＭＯＳ形トランジスタ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ＴＦＴ）は、高集積
ＳＲＡＭや液晶パネルなどに盛んに用いられているが、
その従来構造を図３を用いて説明する。図３は、逆スタ
ガ構造のＰチャネル形ＴＦＴであるが、３０１はＰ形シ
リコン基板、３０２はシリコン酸化膜、３０３はＮ形多
結晶シリコン膜によるＴＦＴのゲート電極、３０４はシ
リコン酸化膜によるＴＦＴのゲート酸化膜、３０５、３
０６、３０７は多結晶シリコン膜によるＴＦＴのバルク
であるが、３０５、３０６はＰ形不純物を導入したＴＦ
Ｔのソース、ドレイン領域、３０７はＴＦＴのチャネル
領域である。
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ＴＦＴ）は、高集積
ＳＲＡＭや液晶パネルなどに盛んに用いられているが、
その従来構造を図３を用いて説明する。図３は、逆スタ
ガ構造のＰチャネル形ＴＦＴであるが、３０１はＰ形シ
リコン基板、３０２はシリコン酸化膜、３０３はＮ形多
結晶シリコン膜によるＴＦＴのゲート電極、３０４はシ
リコン酸化膜によるＴＦＴのゲート酸化膜、３０５、３
０６、３０７は多結晶シリコン膜によるＴＦＴのバルク
であるが、３０５、３０６はＰ形不純物を導入したＴＦ
Ｔのソース、ドレイン領域、３０７はＴＦＴのチャネル
領域である。
【０００３】図３に於て、ＴＦＴのソース３０５に０
Ｖ、ドレイン３０６にー５Ｖをくわえ、ゲート電極３０
３にー５Ｖを加えるとＴＦＴがオンになりソース、ドレ
イン間に電流が流れる。次にゲート電極を０Ｖにすると
ＴＦＴがオフになりソース、ドレイン間に電流は流れな
い。
Ｖ、ドレイン３０６にー５Ｖをくわえ、ゲート電極３０
３にー５Ｖを加えるとＴＦＴがオンになりソース、ドレ
イン間に電流が流れる。次にゲート電極を０Ｖにすると
ＴＦＴがオフになりソース、ドレイン間に電流は流れな
い。
【０００４】
【発明が解決しようとする課題】しかしながら、従来構
造のＴＦＴではＴＦＴを微細化しようとしてチャネル長
Ｌを短くすると、ゲート電極を０Ｖにしてもソース、ド
レイン間に電流が流れてしまうパンチスルー現象が起き
てしまうという課題を有していた。
造のＴＦＴではＴＦＴを微細化しようとしてチャネル長
Ｌを短くすると、ゲート電極を０Ｖにしてもソース、ド
レイン間に電流が流れてしまうパンチスルー現象が起き
てしまうという課題を有していた。
【０００５】本発明は、この様な課題を解決するもので
その目的とするところは微細化してもパンチスルーを起
こさないＴＦＴを提供することにある。
その目的とするところは微細化してもパンチスルーを起
こさないＴＦＴを提供することにある。
【０００６】
【課題を解決するための手段】本発明の薄膜ＭＯＳ形ト
ランジスタは、半導体基板上に設けられた第１の絶縁膜
と、前記第１の絶縁膜上に設けられた第１の導電膜から
成る薄膜ＭＯＳ型トランジスタのゲート電極と、前記薄
膜ＭＯＳ型トランジスタのゲート電極上に設けられた第
２の絶縁膜と、前記第２の絶縁膜上に 設けられた第１
の半導体膜から成る薄膜ＭＯＳ型トランジスタのバルク
からなる逆スタガ構造の薄膜ＭＯＳ型トランジスタにお
いて、前記薄膜ＭＯＳ型トランジスタのゲート電極が、
少なくとも２本以上に分割されており、前記分割された
ゲート電極を横切って前記薄膜ＭＯＳ形トランジスタの
バルクが存在することを特徴とする。
ランジスタは、半導体基板上に設けられた第１の絶縁膜
と、前記第１の絶縁膜上に設けられた第１の導電膜から
成る薄膜ＭＯＳ型トランジスタのゲート電極と、前記薄
膜ＭＯＳ型トランジスタのゲート電極上に設けられた第
２の絶縁膜と、前記第２の絶縁膜上に 設けられた第１
の半導体膜から成る薄膜ＭＯＳ型トランジスタのバルク
からなる逆スタガ構造の薄膜ＭＯＳ型トランジスタにお
いて、前記薄膜ＭＯＳ型トランジスタのゲート電極が、
少なくとも２本以上に分割されており、前記分割された
ゲート電極を横切って前記薄膜ＭＯＳ形トランジスタの
バルクが存在することを特徴とする。
【０００７】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜からなる薄膜ＭＯＳ形トランジスタのゲート
電極の膜厚が、第１の半導体膜からなる薄膜ＭＯＳ形ト
ランジスタのバルクの膜厚より厚いことを特徴とする。
１の導電膜からなる薄膜ＭＯＳ形トランジスタのゲート
電極の膜厚が、第１の半導体膜からなる薄膜ＭＯＳ形ト
ランジスタのバルクの膜厚より厚いことを特徴とする。
【０００８】本発明の薄膜ＭＯＳ形トランジスタは、少
なくとも２本以上に分割された第１の導電膜からなる薄
膜ＭＯＳ形トランジスタのゲート電極の間隔が、第１の
半導体膜からなる薄膜ＭＯＳ形トランジスタのバルクの
膜厚の２倍の厚さより広いことを特徴とする。
なくとも２本以上に分割された第１の導電膜からなる薄
膜ＭＯＳ形トランジスタのゲート電極の間隔が、第１の
半導体膜からなる薄膜ＭＯＳ形トランジスタのバルクの
膜厚の２倍の厚さより広いことを特徴とする。
【０００９】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜が、多結晶シリコン膜であることを特徴とす
る。
１の導電膜が、多結晶シリコン膜であることを特徴とす
る。
【００１０】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜が、高融点金属ポリサイド膜であることを特
徴とする請求項１および請求項２および請求項３記載の
薄膜ＭＯＳ型トランジスタ。
１の導電膜が、高融点金属ポリサイド膜であることを特
徴とする請求項１および請求項２および請求項３記載の
薄膜ＭＯＳ型トランジスタ。
【００１１】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜が、高融点金属膜であることを特徴とする。
１の導電膜が、高融点金属膜であることを特徴とする。
【００１２】
【実施例】本発明の実施例を図１を用いて説明する。１
０１はＰ形シリコン基板、１０２はシリコン酸化膜、１
０３、１０４はＮ形多結晶シリコン膜によるＴＦＴのゲ
ート電極、１０５はシリコン酸化膜によるＴＦＴのゲー
ト酸化膜、１０６、１０７、１０８、１０９、１１０は
多結晶シリコン膜によるＴＦＴのバルクであるが、１０
６、１１０はＰ形不純物を導入したＴＦＴのソース、ド
レイン領域、１０７、１０９はＴＦＴのチャネル領域で
ある。
０１はＰ形シリコン基板、１０２はシリコン酸化膜、１
０３、１０４はＮ形多結晶シリコン膜によるＴＦＴのゲ
ート電極、１０５はシリコン酸化膜によるＴＦＴのゲー
ト酸化膜、１０６、１０７、１０８、１０９、１１０は
多結晶シリコン膜によるＴＦＴのバルクであるが、１０
６、１１０はＰ形不純物を導入したＴＦＴのソース、ド
レイン領域、１０７、１０９はＴＦＴのチャネル領域で
ある。
【００１３】次に、本発明の製造方法を図２を用いて説
明する。まず、図２（ａ）のようにＰ形シリコン基板２
０１上にＬＰＣＶＤ法によりシリコン酸化膜２０２を４
０００Å形成し、次にシリコン酸化膜２０２上にＬＰＣ
ＶＤ法により６２０℃ で多結晶シリコン膜を１０００
Å形成する。続いてＰ+を４５ＫｅＶ、５×１０15 でイ
オン注入することによりＮ形多結晶シリコン膜を形成す
る。次にフォトリソグラフィによりＮ形多結晶シリコン
膜上にゲート電極のパターンを形成したのち、リアクテ
ィブイオンエッチングを行ない図２（ｂ）のようにＴＦ
Ｔのゲート電極２０３、２０４を形成する。次に、図２
（ｃ）のようにゲート電極２０３、２０４上および側面
にＴＥＯＳ”Ｓｉ（ＯＣ2Ｈ5）4”とＯ3を使ったＬＰＣ
ＶＤ法によりシリコン酸化膜２０５を４００Å形成し、
続いてシリコン酸化膜２０５上にＳｉ2Ｈ6ガスを使った
ＬＰＣＶＤ法により４８０℃でアモルファスシリコン膜
を４００Å形成する。次に、Ｎ2雰囲気で６００℃で２
０時間のアニールを行ないアモルファスシリコン膜を固
相成長させ粒径が０．５μｍ以上の多結晶シリコン膜を
形成する。次に、フォトリソグラフィにより多結晶シリ
コン膜上にＴＦＴのソース、ドレイン、チャネル、オフ
セット領域からなるバルクのパターンを形成したのち、
リアクティブイオンエッチングを行ないＴＦＴのバルク
を形成する。次に、図２（ｄ）のようにフォトリソグラ
フィによりＴＦＴのバルク上にソース、ドレインのパタ
ーンを形成したのち、ＢＦ2+を３０ＫｅＶ、５×１０14
でイオン注入することによりＴＦＴのソース、ドレイ
ン領域、２０６、２１０を形成する。最後にＮ2雰囲気
で９００℃２０分のアニールを行いイオン注入したホウ
素の活性化を行う。
明する。まず、図２（ａ）のようにＰ形シリコン基板２
０１上にＬＰＣＶＤ法によりシリコン酸化膜２０２を４
０００Å形成し、次にシリコン酸化膜２０２上にＬＰＣ
ＶＤ法により６２０℃ で多結晶シリコン膜を１０００
Å形成する。続いてＰ+を４５ＫｅＶ、５×１０15 でイ
オン注入することによりＮ形多結晶シリコン膜を形成す
る。次にフォトリソグラフィによりＮ形多結晶シリコン
膜上にゲート電極のパターンを形成したのち、リアクテ
ィブイオンエッチングを行ない図２（ｂ）のようにＴＦ
Ｔのゲート電極２０３、２０４を形成する。次に、図２
（ｃ）のようにゲート電極２０３、２０４上および側面
にＴＥＯＳ”Ｓｉ（ＯＣ2Ｈ5）4”とＯ3を使ったＬＰＣ
ＶＤ法によりシリコン酸化膜２０５を４００Å形成し、
続いてシリコン酸化膜２０５上にＳｉ2Ｈ6ガスを使った
ＬＰＣＶＤ法により４８０℃でアモルファスシリコン膜
を４００Å形成する。次に、Ｎ2雰囲気で６００℃で２
０時間のアニールを行ないアモルファスシリコン膜を固
相成長させ粒径が０．５μｍ以上の多結晶シリコン膜を
形成する。次に、フォトリソグラフィにより多結晶シリ
コン膜上にＴＦＴのソース、ドレイン、チャネル、オフ
セット領域からなるバルクのパターンを形成したのち、
リアクティブイオンエッチングを行ないＴＦＴのバルク
を形成する。次に、図２（ｄ）のようにフォトリソグラ
フィによりＴＦＴのバルク上にソース、ドレインのパタ
ーンを形成したのち、ＢＦ2+を３０ＫｅＶ、５×１０14
でイオン注入することによりＴＦＴのソース、ドレイ
ン領域、２０６、２１０を形成する。最後にＮ2雰囲気
で９００℃２０分のアニールを行いイオン注入したホウ
素の活性化を行う。
【００１４】図１において、ゲート電極の幅を０．５μ
ｍ、分割されたゲート電極の間隔を０．５μｍとする
と、ＴＦＴのバルクの膜厚が４００Åであることから分
割されたゲート電極の間隔は、ＴＦＴのバルクの膜厚の
２倍より広い。またＴＦＴのゲート電極の膜厚は１００
０Åであるから、ＴＦＴのゲート電極の膜厚はＴＦＴの
バルクの膜厚より厚い。この様な膜構造にしたＴＦＴで
は平面的にみたチャネル長Ｌより実質的なチャネル長
Ｌ’の方が、ゲート電極膜厚の２倍分長くなる。更に、
この様な膜構造でゲート電極を図４のように３分割にす
れば実質的なチャネル長Ｌ’は、ゲート電極膜厚の４倍
分長くなる。例えば図１に於て、平面的なチャネル長Ｌ
を１．３μｍとすると実質的なチャネル長Ｌ’は１．５
μｍになるし、図４においては実質的なチャネル長Ｌ’
は１．７μｍになる。従って平面的な寸法を短くしても
実質的なＴＦＴのチャネル長はパンチスルーしない長さ
を確保できるようになる。
ｍ、分割されたゲート電極の間隔を０．５μｍとする
と、ＴＦＴのバルクの膜厚が４００Åであることから分
割されたゲート電極の間隔は、ＴＦＴのバルクの膜厚の
２倍より広い。またＴＦＴのゲート電極の膜厚は１００
０Åであるから、ＴＦＴのゲート電極の膜厚はＴＦＴの
バルクの膜厚より厚い。この様な膜構造にしたＴＦＴで
は平面的にみたチャネル長Ｌより実質的なチャネル長
Ｌ’の方が、ゲート電極膜厚の２倍分長くなる。更に、
この様な膜構造でゲート電極を図４のように３分割にす
れば実質的なチャネル長Ｌ’は、ゲート電極膜厚の４倍
分長くなる。例えば図１に於て、平面的なチャネル長Ｌ
を１．３μｍとすると実質的なチャネル長Ｌ’は１．５
μｍになるし、図４においては実質的なチャネル長Ｌ’
は１．７μｍになる。従って平面的な寸法を短くしても
実質的なＴＦＴのチャネル長はパンチスルーしない長さ
を確保できるようになる。
【００１５】なお、図１ではゲート電極の上面および側
面のバルク１０７、１０９はゲート電極にマイナスの電
圧が加わると反転してチャネルになるがゲート電極間の
バルク１０８はチャネルにはならず、抵抗として動作す
る。しかしこの抵抗はＴＦＴ動作には大きな影響は与え
ない。なぜなら図１において、バルク１０８の長さはゲ
ート電極の間隔０．５μｍからゲート酸化膜の膜厚とバ
ルクの膜厚の２倍の厚さ０．１６μｍを引いた長さ０．
３４μｍになり、これは実質的なチャネル長１．５μｍ
の２３パーセントに過ぎない。このチャネルにならない
部分の長さはチャネル長の５０パーセントを越えるとＴ
ＦＴのオン電流を下げてしまうが５０パーセント以下な
らＴＦＴ動作には大きな影響を与えないので本実施例で
は問題無いことがわかる。
面のバルク１０７、１０９はゲート電極にマイナスの電
圧が加わると反転してチャネルになるがゲート電極間の
バルク１０８はチャネルにはならず、抵抗として動作す
る。しかしこの抵抗はＴＦＴ動作には大きな影響は与え
ない。なぜなら図１において、バルク１０８の長さはゲ
ート電極の間隔０．５μｍからゲート酸化膜の膜厚とバ
ルクの膜厚の２倍の厚さ０．１６μｍを引いた長さ０．
３４μｍになり、これは実質的なチャネル長１．５μｍ
の２３パーセントに過ぎない。このチャネルにならない
部分の長さはチャネル長の５０パーセントを越えるとＴ
ＦＴのオン電流を下げてしまうが５０パーセント以下な
らＴＦＴ動作には大きな影響を与えないので本実施例で
は問題無いことがわかる。
【００１６】又、図５のようにＴＦＴのドレイン５１０
を抵抗領域５０８近傍にすると、ドレイン電界によりチ
ャネル領域５０９は完全に空乏化してこの抵抗領域５０
８はドレインのオフセットとして動作してドレイン電界
を弱める。その結果ＴＦＴのオフ電流を下げることが出
来る。更に、図５ではチャネル領域５０９が完全に空乏
化する長さはドレイン電圧がー５Ｖでは０．４μｍ以上
あるのでＴＦＴのドレインを抵抗領域５０８のエッジか
ら平面的に０．２μｍの位置にすると、ゲート電極に対
するドレインのイオン注入のマスクの合わせずれが±
０．２μｍあったとしても抵抗領域５０８によるドレイ
ンのオフセットの長さに変化はない。したがってマスク
ずれによるＴＦＴのオフ電流特性のばらつきがなくな
る。
を抵抗領域５０８近傍にすると、ドレイン電界によりチ
ャネル領域５０９は完全に空乏化してこの抵抗領域５０
８はドレインのオフセットとして動作してドレイン電界
を弱める。その結果ＴＦＴのオフ電流を下げることが出
来る。更に、図５ではチャネル領域５０９が完全に空乏
化する長さはドレイン電圧がー５Ｖでは０．４μｍ以上
あるのでＴＦＴのドレインを抵抗領域５０８のエッジか
ら平面的に０．２μｍの位置にすると、ゲート電極に対
するドレインのイオン注入のマスクの合わせずれが±
０．２μｍあったとしても抵抗領域５０８によるドレイ
ンのオフセットの長さに変化はない。したがってマスク
ずれによるＴＦＴのオフ電流特性のばらつきがなくな
る。
【００１７】本実施例によればゲート電極１０３、１０
４はＮ形多結晶シリコン膜で形成したが、これはＰ形多
結晶シリコン膜を使用してもよいし、多結晶シリコン上
にＭｏやＷ等の高融点金属を形成した高融点金属ポリサ
イド膜を使用してもよい。またＭｏやＷ等の高融点金属
を使用してもよい。
４はＮ形多結晶シリコン膜で形成したが、これはＰ形多
結晶シリコン膜を使用してもよいし、多結晶シリコン上
にＭｏやＷ等の高融点金属を形成した高融点金属ポリサ
イド膜を使用してもよい。またＭｏやＷ等の高融点金属
を使用してもよい。
【００１８】さらに本実施例によればＴＦＴのバルクは
アモルファスシリコンを固相成長させた多結晶シリコン
膜を使用したが、これはアモルファスシリコン膜でも良
いし、多結晶シリコン膜でもよい。
アモルファスシリコンを固相成長させた多結晶シリコン
膜を使用したが、これはアモルファスシリコン膜でも良
いし、多結晶シリコン膜でもよい。
【００１９】また、本実施例によればＴＦＴはソース、
ドレインにＰ形不純物を導入したＰチャネル型である
が、これはＮ形不純物を導入したＮチャネル型でもよ
い。
ドレインにＰ形不純物を導入したＰチャネル型である
が、これはＮ形不純物を導入したＮチャネル型でもよ
い。
【００２０】
【発明の効果】本発明による薄膜ＭＯＳ形トランジスタ
（ＴＦＴ）によれば平面でのＴＦＴの素子寸法を縮小し
てもＴＦＴはパンチスルーする事がなくなるので高集積
でしかも低消費電力のＩＣやパネルを提供できる効果が
ある。
（ＴＦＴ）によれば平面でのＴＦＴの素子寸法を縮小し
てもＴＦＴはパンチスルーする事がなくなるので高集積
でしかも低消費電力のＩＣやパネルを提供できる効果が
ある。
【００２１】さらに本発明ではＴＦＴのドレイン近傍の
オフセット領域をマスクの合わせずれに関係なく一定に
形成できるので、ＴＦＴ特性のばらつきの少ない高品質
で、しかも低消費電力のＩＣやパネルを提供できる効果
がある。
オフセット領域をマスクの合わせずれに関係なく一定に
形成できるので、ＴＦＴ特性のばらつきの少ない高品質
で、しかも低消費電力のＩＣやパネルを提供できる効果
がある。
【図１】本発明の薄膜ＭＯＳ形トランジスタの断面図及
び平面図。
び平面図。
【図２】本発明の薄膜ＭＯＳ形トランジスタの工程順断
面図。
面図。
【図３】従来例の薄膜ＭＯＳ形トランジスタの断面図及
び平面図。
び平面図。
【図４】本発明の薄膜ＭＯＳ形トランジスタの他の実施
例による断面図。
例による断面図。
【図５】本発明の薄膜ＭＯＳ形トランジスタの他の実施
例による断面図。
例による断面図。
【符号の説明】 １０１、２０１、３０１、４０１、５０１・・・シリコ
ン基板 １０２、２０２、３０２、４０２、５０２・・・シリコ
ン酸化膜 １０３、１０４、２０３、２０４、３０３ ４０３、４０４、４１１、５０３、５０４・・・ＴＦＴ
のゲート電極 １０５、２０５、３０５、４０５、５０５・・・ＴＦＴ
のゲート酸化膜 １０６、１１０、２０６、２１０、３０５ ３０６、４０６、４１０、５０６、５１０・・・ＴＦＴ
のソース、ドレイン領域 １０７、１０９、３０７、４０７、４０９ ４１３、５０７、５０９ ・・・ＴＦＴ
のチャネル領域 １０８、４０８、４１２、５０８ ・・・ＴＦＴ
の抵抗領域
ン基板 １０２、２０２、３０２、４０２、５０２・・・シリコ
ン酸化膜 １０３、１０４、２０３、２０４、３０３ ４０３、４０４、４１１、５０３、５０４・・・ＴＦＴ
のゲート電極 １０５、２０５、３０５、４０５、５０５・・・ＴＦＴ
のゲート酸化膜 １０６、１１０、２０６、２１０、３０５ ３０６、４０６、４１０、５０６、５１０・・・ＴＦＴ
のソース、ドレイン領域 １０７、１０９、３０７、４０７、４０９ ４１３、５０７、５０９ ・・・ＴＦＴ
のチャネル領域 １０８、４０８、４１２、５０８ ・・・ＴＦＴ
の抵抗領域
Claims (6)
- 【請求項１】 半導体基板上に設けられた第１の絶縁膜
と、前記第１の絶縁膜上に設けられた第１の導電膜から
成る薄膜ＭＯＳ型トランジスタのゲート電極と、前記薄
膜ＭＯＳ型トランジスタのゲート電極上に設けられた第
２の絶縁膜と、前記第２の絶縁膜上に設けられた第１の
半導体膜から成る薄膜ＭＯＳ型トランジスタのバルクか
らなる逆スタガ構造の薄膜ＭＯＳ型トランジスタにおい
て、前記薄膜ＭＯＳ型トランジスタのゲート電極が、少
なくとも２本以上に分割されており、前記分割されたゲ
ート電極を横切って前記薄膜ＭＯＳ形トランジスタのバ
ルクが存在することを特徴とする薄膜ＭＯＳ型トランジ
スタ。 - 【請求項２】 第１の導電膜からなる薄膜ＭＯＳ形トラ
ンジスタのゲート電極の膜厚が、第１の半導体膜からな
る薄膜ＭＯＳ形トランジスタのバルクの膜厚より厚いこ
とを特徴とする請求項１記載の薄膜ＭＯＳ型トランジス
タ。 - 【請求項３】 少なくとも２本以上に分割された第１の
導電膜からなる薄膜ＭＯＳ形トランジスタのゲート電極
の間隔が、第１の半導体膜からなる薄膜ＭＯＳ形トラン
ジスタのバルクの膜厚の２倍の厚さより広いことを特徴
とする請求項１および請求項２記載の薄膜ＭＯＳ型トラ
ンジスタ。 - 【請求項４】 第１の導電膜が、多結晶シリコン膜であ
ることを特徴とする請求項１および請求項２および請求
項３記載の薄膜ＭＯＳ型トランジスタ。 - 【請求項５】 第１の導電膜が、高融点金属ポリサイド
膜であることを特徴とする請求項１および請求項２およ
び請求項３記載の薄膜ＭＯＳ型トランジスタ。 - 【請求項６】 第１の導電膜が、高融点金属膜であるこ
とを特徴とする請求項１および請求項２および請求項３
記載の薄膜ＭＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26966291A JPH05110095A (ja) | 1991-10-17 | 1991-10-17 | 薄膜ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26966291A JPH05110095A (ja) | 1991-10-17 | 1991-10-17 | 薄膜ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110095A true JPH05110095A (ja) | 1993-04-30 |
Family
ID=17475470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26966291A Pending JPH05110095A (ja) | 1991-10-17 | 1991-10-17 | 薄膜ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110095A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306801B1 (ko) * | 1998-06-25 | 2002-05-13 | 박종섭 | 박막트랜지스터및그의제조방법 |
| WO2009134075A3 (en) * | 2008-04-30 | 2010-03-04 | Kyunghee University Industrial & Academic Collaboration Foundation | Manufacturing method of inverse staggered poly-si tft with center off-set |
| KR20120102523A (ko) | 2011-03-08 | 2012-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
1991
- 1991-10-17 JP JP26966291A patent/JPH05110095A/ja active Pending
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| KR100306801B1 (ko) * | 1998-06-25 | 2002-05-13 | 박종섭 | 박막트랜지스터및그의제조방법 |
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