JPH04290467A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH04290467A JPH04290467A JP3055027A JP5502791A JPH04290467A JP H04290467 A JPH04290467 A JP H04290467A JP 3055027 A JP3055027 A JP 3055027A JP 5502791 A JP5502791 A JP 5502791A JP H04290467 A JPH04290467 A JP H04290467A
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- 239000000758 substrate Substances 0.000 title claims abstract description 34
- 239000011159 matrix material Substances 0.000 title claims abstract description 25
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 239000010409 thin film Substances 0.000 claims description 19
- 239000010410 layer Substances 0.000 description 24
- 108091006146 Channels Proteins 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 239000010408 film Substances 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下、「ＴＦＴ」という）をスイッチング素子として有し
、液晶等の表示媒体と組み合わせて表示装置を構成する
ためのアクティブマトリクス基板に関する。
下、「ＴＦＴ」という）をスイッチング素子として有し
、液晶等の表示媒体と組み合わせて表示装置を構成する
ためのアクティブマトリクス基板に関する。
【０００２】
【従来の技術】従来より、アクティブマトリクス表示装
置には、同一基板上に表示部と駆動回路とを形成したア
クティブマトリクス基板がしばしば用いられている。ア
クティブマトリクス基板に於いては、ｎ型ＴＦＴとｐ型
ＴＦＴとによりＣＭＯＳインバータが構成され、このイ
ンバータを表示装置の走査回路（シフトレジスタ）とし
て用いる試みがなされている。このような走査回路には
、表示画面の大型化、高解像度化が要求され、高速動作
が可能な走査回路の研究が進められている。
置には、同一基板上に表示部と駆動回路とを形成したア
クティブマトリクス基板がしばしば用いられている。ア
クティブマトリクス基板に於いては、ｎ型ＴＦＴとｐ型
ＴＦＴとによりＣＭＯＳインバータが構成され、このイ
ンバータを表示装置の走査回路（シフトレジスタ）とし
て用いる試みがなされている。このような走査回路には
、表示画面の大型化、高解像度化が要求され、高速動作
が可能な走査回路の研究が進められている。
【０００３】
【発明が解決しようとする課題】上述のようなＣＭＯＳ
インバータには、多結晶シリコンを用いたＴＦＴがしば
しば用いられる。上述のように、ＣＭＯＳインバータは
ｎ型ＴＦＴとｐ型ＴＦＴによって構成されているため、
これらのＴＦＴの閾値電圧の絶対値が異なっている。通
常、多結晶シリコンを用いたＴＦＴでは、ｎ型ＴＦＴの
閾値電圧が極めて小さく、ｐ型ＴＦＴのチャネル層の閾
値電圧は大きい。閾値電圧の絶対値が著しく異なると、
望ましい特性を有するインバータは得られない。例えば
、ｎ型ＴＦＴの閾値電圧が低い場合には、インバータの
入力端子にｌｏｗ電圧を印加するとｎ型ＴＦＴは完全に
ｏｆｆ状態とはならず、ｐ型ＴＦＴに比べて十分に大き
な抵抗値を持つことができない。従って、このインバー
タの出力端子には、このインバータに接続されているＶ
ｓｓとＶｄｄの間の電圧を、ｎ型ＴＦＴのチャネル層と
ｐ型ＴＦＴのチャネル層の抵抗比で分割した電圧が出力
されてしまう。
インバータには、多結晶シリコンを用いたＴＦＴがしば
しば用いられる。上述のように、ＣＭＯＳインバータは
ｎ型ＴＦＴとｐ型ＴＦＴによって構成されているため、
これらのＴＦＴの閾値電圧の絶対値が異なっている。通
常、多結晶シリコンを用いたＴＦＴでは、ｎ型ＴＦＴの
閾値電圧が極めて小さく、ｐ型ＴＦＴのチャネル層の閾
値電圧は大きい。閾値電圧の絶対値が著しく異なると、
望ましい特性を有するインバータは得られない。例えば
、ｎ型ＴＦＴの閾値電圧が低い場合には、インバータの
入力端子にｌｏｗ電圧を印加するとｎ型ＴＦＴは完全に
ｏｆｆ状態とはならず、ｐ型ＴＦＴに比べて十分に大き
な抵抗値を持つことができない。従って、このインバー
タの出力端子には、このインバータに接続されているＶ
ｓｓとＶｄｄの間の電圧を、ｎ型ＴＦＴのチャネル層と
ｐ型ＴＦＴのチャネル層の抵抗比で分割した電圧が出力
されてしまう。
【０００４】本発明はこのような問題点を解決するもの
であり、本発明の目的は、閾値電圧の絶対値がほぼ等し
いｎ型ＴＦＴ及びｐ型ＴＦＴによって構成されるＣＭＯ
Ｓインバータを有するアクティブマトリクス基板を提供
することである。
であり、本発明の目的は、閾値電圧の絶対値がほぼ等し
いｎ型ＴＦＴ及びｐ型ＴＦＴによって構成されるＣＭＯ
Ｓインバータを有するアクティブマトリクス基板を提供
することである。
【０００５】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、絶縁性基板と、該絶縁性基板上に形成さ
れた表示部と、該絶縁性基板上に形成され、ｎ型薄膜ト
ランジスタとｐ型薄膜トランジスタを有するＣＭＯＳイ
ンバータを含む駆動回路と、を備えたアクティブマトリ
クス基板であって、該ｎ型薄膜トランジスタのチャネル
層及び該ｐ型薄膜トランジスタのチャネル層の少なくと
も一方にＩＩＩ族不純物がドーピングされ、該ｎ型薄膜
トランジスタ及び該ｐ型薄膜トランジスタの閾値電圧の
絶対値がほぼ等しく、そのことによって上記目的が達成
される。
リクス基板は、絶縁性基板と、該絶縁性基板上に形成さ
れた表示部と、該絶縁性基板上に形成され、ｎ型薄膜ト
ランジスタとｐ型薄膜トランジスタを有するＣＭＯＳイ
ンバータを含む駆動回路と、を備えたアクティブマトリ
クス基板であって、該ｎ型薄膜トランジスタのチャネル
層及び該ｐ型薄膜トランジスタのチャネル層の少なくと
も一方にＩＩＩ族不純物がドーピングされ、該ｎ型薄膜
トランジスタ及び該ｐ型薄膜トランジスタの閾値電圧の
絶対値がほぼ等しく、そのことによって上記目的が達成
される。
【０００６】また、前記ｎ型及びｐ型薄膜トランジスタ
のチャネル層が、多結晶シリコンを有する構成とするこ
ともできる。
のチャネル層が、多結晶シリコンを有する構成とするこ
ともできる。
【０００７】
【作用】前述の多結晶シリコンを用いたＴＦＴでは、通
常、ｎ型のチャネル層の閾値電圧が極めて小さく、ｐ型
のチャネル層の閾値電圧は大きい。また、ｐ型ＴＦＴの
チャネル層の閾値電圧を低減することは困難であること
を、本発明者らは実験により確認している。ｎ型ＴＦＴ
のチャネル層にＩＩＩ族の不純物、例えばＢ＋、ＢＦ２
等を注入することにより、ｎ型ＴＦＴのチャネル層の閾
値電圧をｐ型ＴＦＴのそれにほぼ等しくすることができ
る。 これにより、バランスの良いＣＭＯＳインバータが得ら
れる。
常、ｎ型のチャネル層の閾値電圧が極めて小さく、ｐ型
のチャネル層の閾値電圧は大きい。また、ｐ型ＴＦＴの
チャネル層の閾値電圧を低減することは困難であること
を、本発明者らは実験により確認している。ｎ型ＴＦＴ
のチャネル層にＩＩＩ族の不純物、例えばＢ＋、ＢＦ２
等を注入することにより、ｎ型ＴＦＴのチャネル層の閾
値電圧をｐ型ＴＦＴのそれにほぼ等しくすることができ
る。 これにより、バランスの良いＣＭＯＳインバータが得ら
れる。
【０００８】
【実施例】本発明の実施例について以下に説明する。図
３に本発明のアクティブマトリクス基板の一実施例を用
いて構成したアクティブマトリクス表示装置の模式図を
示す。この表示装置では、駆動回路とＴＦＴアレイとが
同一基板上に形成されている。基板１１上に、ゲート駆
動回路５４、ソース駆動回路５５、及びＴＦＴアレイ部
５３が形成されている。ＴＦＴアレイ部５３には、ゲー
ト駆動回路５４から延びる多数の平行するゲートバス配
線１が配設されている。ソース駆動回路５５からは多数
のソースバス配線２が、ゲートバス配線１に直交して配
設されている。更に、ソースバス配線２に平行して、付
加容量配線８が配設されている。尚、付加容量配線８は
必ずしも設ける必要はない。
３に本発明のアクティブマトリクス基板の一実施例を用
いて構成したアクティブマトリクス表示装置の模式図を
示す。この表示装置では、駆動回路とＴＦＴアレイとが
同一基板上に形成されている。基板１１上に、ゲート駆
動回路５４、ソース駆動回路５５、及びＴＦＴアレイ部
５３が形成されている。ＴＦＴアレイ部５３には、ゲー
ト駆動回路５４から延びる多数の平行するゲートバス配
線１が配設されている。ソース駆動回路５５からは多数
のソースバス配線２が、ゲートバス配線１に直交して配
設されている。更に、ソースバス配線２に平行して、付
加容量配線８が配設されている。尚、付加容量配線８は
必ずしも設ける必要はない。
【０００９】ソースバス配線２と、ゲートバス配線１、
１と、付加容量配線８とに囲まれた領域には、ＴＦＴ２
５、絵素５７、及び付加容量２７が設けられている。Ｔ
ＦＴ２５のゲート電極はゲートバス配線１に接続され、
ソース電極はソースバス配線２に接続されている。ＴＦ
Ｔ２５のドレイン電極に接続された絵素電極と対向基板
上の対向電極との間に液晶が封入され、絵素５７が構成
されている。絵素５７は電気的には容量と等価であり、
絵素５７に書き込まれた信号を保持する作用を有する。 また、ＴＦＴ２５のドレイン電極と付加容量配線８との
間には、絵素５７に書き込まれた映像信号を保持するた
めの付加容量２７が形成されている。付加容量配線８は
、対向電極と同じ電位の電極に接続されている。
１と、付加容量配線８とに囲まれた領域には、ＴＦＴ２
５、絵素５７、及び付加容量２７が設けられている。Ｔ
ＦＴ２５のゲート電極はゲートバス配線１に接続され、
ソース電極はソースバス配線２に接続されている。ＴＦ
Ｔ２５のドレイン電極に接続された絵素電極と対向基板
上の対向電極との間に液晶が封入され、絵素５７が構成
されている。絵素５７は電気的には容量と等価であり、
絵素５７に書き込まれた信号を保持する作用を有する。 また、ＴＦＴ２５のドレイン電極と付加容量配線８との
間には、絵素５７に書き込まれた映像信号を保持するた
めの付加容量２７が形成されている。付加容量配線８は
、対向電極と同じ電位の電極に接続されている。
【００１０】図１に、本実施例のアクティブマトリクス
基板の駆動回路、即ち、ソース駆動回路及びゲート駆動
回路に設けられるＣＭＯＳインバータの平面図を示す。 図２に図１のＡ−Ａ線に沿った断面図を示す。本実施例
を製造工程に従って説明する。ガラス、石英等の絶縁性
基板１１上の全面に、多結晶シリコン薄膜をＣＶＤ法に
よって形成した。次に、ＣＶＤ法、スパッタリング法、
又はこの多結晶シリコン薄膜の上面の熱酸化により、Ｓ
ｉＯ２からなるゲート絶縁膜１３を形成した。ゲート絶
縁膜１３の厚さは１００ｎｍである。
基板の駆動回路、即ち、ソース駆動回路及びゲート駆動
回路に設けられるＣＭＯＳインバータの平面図を示す。 図２に図１のＡ−Ａ線に沿った断面図を示す。本実施例
を製造工程に従って説明する。ガラス、石英等の絶縁性
基板１１上の全面に、多結晶シリコン薄膜をＣＶＤ法に
よって形成した。次に、ＣＶＤ法、スパッタリング法、
又はこの多結晶シリコン薄膜の上面の熱酸化により、Ｓ
ｉＯ２からなるゲート絶縁膜１３を形成した。ゲート絶
縁膜１３の厚さは１００ｎｍである。
【００１１】次に、上記多結晶シリコン薄膜及びゲート
絶縁膜１３のパターニングを行い、半導体層３１ａ、３
１ｂを形成した。上述のゲート絶縁膜１３の形成を半導
体層３１ａ、３１ｂのパターン形成の後に行ってもよい
。また、ゲート絶縁膜１３の形成前に、多結晶シリコン
薄膜の結晶性を高めるため、レーザアニール、窒素雰囲
気中でのアニール等の処理を行うことも可能である。 次に、ゲート絶縁膜１３上からｎ型ＴＦＴの半導体層３
１ａに約３５ＫｅＶでＢ＋を１×１０１２〜５×１０１
２ｃｍ−２の濃度で注入することにより、ｎ型ＴＦＴの
チャネル部にイオン注入を行った。尚、ゲート絶縁膜１
３の形成前にイオン注入を行う場合には、約２０ＫｅＶ
でＢＦ２を５×１０１１〜５×１０１２ｃｍ−２の濃度
で注入することにより、上記と同様にｎ型ＴＦＴのチャ
ネル部注入を行うことができる。これらのイオン注入は
、半導体層３１ａのチャネル部以外の部分にも行われる
が、その部分には後に２×１０１５ｃｍ−２というチャ
ネル部への注入量よりも数桁濃い濃度でｐ＋イオンの注
入が行われるので問題とはならない。
絶縁膜１３のパターニングを行い、半導体層３１ａ、３
１ｂを形成した。上述のゲート絶縁膜１３の形成を半導
体層３１ａ、３１ｂのパターン形成の後に行ってもよい
。また、ゲート絶縁膜１３の形成前に、多結晶シリコン
薄膜の結晶性を高めるため、レーザアニール、窒素雰囲
気中でのアニール等の処理を行うことも可能である。 次に、ゲート絶縁膜１３上からｎ型ＴＦＴの半導体層３
１ａに約３５ＫｅＶでＢ＋を１×１０１２〜５×１０１
２ｃｍ−２の濃度で注入することにより、ｎ型ＴＦＴの
チャネル部にイオン注入を行った。尚、ゲート絶縁膜１
３の形成前にイオン注入を行う場合には、約２０ＫｅＶ
でＢＦ２を５×１０１１〜５×１０１２ｃｍ−２の濃度
で注入することにより、上記と同様にｎ型ＴＦＴのチャ
ネル部注入を行うことができる。これらのイオン注入は
、半導体層３１ａのチャネル部以外の部分にも行われる
が、その部分には後に２×１０１５ｃｍ−２というチャ
ネル部への注入量よりも数桁濃い濃度でｐ＋イオンの注
入が行われるので問題とはならない。
【００１２】次に、後にゲートバス配線１（図３）、ゲ
ート電極３ａ及び３ｂとなる多結晶シリコン層をＣＶＤ
法を用いて形成し、これにドーピングを行った。これに
より、低抵抗の多結晶シリコン層が得られる。その後、
低抵抗多結晶シリコン層のパターニングによって、ゲー
トバス配線１、２つのゲート電極３ａ及び３ｂを形成し
た。
ート電極３ａ及び３ｂとなる多結晶シリコン層をＣＶＤ
法を用いて形成し、これにドーピングを行った。これに
より、低抵抗の多結晶シリコン層が得られる。その後、
低抵抗多結晶シリコン層のパターニングによって、ゲー
トバス配線１、２つのゲート電極３ａ及び３ｂを形成し
た。
【００１３】次に、ゲート電極３ａ及び３ｂをマスクと
し、且つ、フォトリソグラフィ法によって形成されたレ
ジストをマスクとして、ゲート電極３ａ及び３ｂの下方
以外の半導体層３１ａ、３１ｂの部分にイオン注入を行
った。イオン注入は、ｎ型ＴＦＴ３１ａの場合にはＰ＋
イオンを１２０ＫｅＶで２×１０１５ｃｍ−２の濃度で
行われ、ｐ型ＴＦＴ３１ｂの場合には、Ｂ＋イオンを３
５ＫｅＶで２×１０１５ｃｍ−２の濃度で行われる。こ
れにより、ｎ型チャネル層１２ａ及びｐ型チャネル層１
２ｂが得られ、ｎ型ＴＦＴ３５ａ及びｐ型ＴＦＴ３５ｂ
が完成する。
し、且つ、フォトリソグラフィ法によって形成されたレ
ジストをマスクとして、ゲート電極３ａ及び３ｂの下方
以外の半導体層３１ａ、３１ｂの部分にイオン注入を行
った。イオン注入は、ｎ型ＴＦＴ３１ａの場合にはＰ＋
イオンを１２０ＫｅＶで２×１０１５ｃｍ−２の濃度で
行われ、ｐ型ＴＦＴ３１ｂの場合には、Ｂ＋イオンを３
５ＫｅＶで２×１０１５ｃｍ−２の濃度で行われる。こ
れにより、ｎ型チャネル層１２ａ及びｐ型チャネル層１
２ｂが得られ、ｎ型ＴＦＴ３５ａ及びｐ型ＴＦＴ３５ｂ
が完成する。
【００１４】この基板上の全面に、ＣＶＤ法によって７
００ｎｍの厚さで層間絶縁膜１４を形成した。次に、図
１に示すように、コンタクトホール７ａ、７ｂ、７ｃ及
び７ｄを形成した。次に、配線パターン１５ａ、１５ｂ
、１５ｃをＡｌ等の低抵抗の金属を用いて形成した。配
線パターン１５ａにはインバータのＶｓｓ（低電圧側電
源）が入力され、配線パターン１５ｂにはＶｄｄ（高電
圧側電源）が入力される。また、配線パターン１５ｃに
はインバータの出力電圧が出力される。
００ｎｍの厚さで層間絶縁膜１４を形成した。次に、図
１に示すように、コンタクトホール７ａ、７ｂ、７ｃ及
び７ｄを形成した。次に、配線パターン１５ａ、１５ｂ
、１５ｃをＡｌ等の低抵抗の金属を用いて形成した。配
線パターン１５ａにはインバータのＶｓｓ（低電圧側電
源）が入力され、配線パターン１５ｂにはＶｄｄ（高電
圧側電源）が入力される。また、配線パターン１５ｃに
はインバータの出力電圧が出力される。
【００１５】図４（ａ）に本実施例に於けるｎ型ＴＦＴ
３５ａの特性図を示す。比較のために、従来のｎ型ＴＦ
Ｔ、即ち、チャネル層に不純物ドープを施していないＴ
ＦＴの特性を併せて示した。また、図４（ｂ）に本実施
例に於けるｐ型ＴＦＴ３５ｂの特性図を示す。図４（ａ
）及び（ｂ）に於いて、横軸はＴＦＴのソース電極とゲ
ート電極との間に印加される電圧Ｖｇを、縦軸はソース
電極とドレイン電極との間に流れる電流Ｉｄｓをそれぞ
れ示し、ソース電極とドレイン電極の間に印加される電
圧Ｖｄｓ＝１０Ｖで一定の場合を示している。図４（ａ
）と図４（ｂ）との比較から、本実施例のｎ型ＴＦＴの
閾値電圧の絶対値は、従来のｎ型ＴＦＴよりも、ｐ型Ｔ
ＦＴの閾値電圧の絶対値に近くなっていることが分かる
。
３５ａの特性図を示す。比較のために、従来のｎ型ＴＦ
Ｔ、即ち、チャネル層に不純物ドープを施していないＴ
ＦＴの特性を併せて示した。また、図４（ｂ）に本実施
例に於けるｐ型ＴＦＴ３５ｂの特性図を示す。図４（ａ
）及び（ｂ）に於いて、横軸はＴＦＴのソース電極とゲ
ート電極との間に印加される電圧Ｖｇを、縦軸はソース
電極とドレイン電極との間に流れる電流Ｉｄｓをそれぞ
れ示し、ソース電極とドレイン電極の間に印加される電
圧Ｖｄｓ＝１０Ｖで一定の場合を示している。図４（ａ
）と図４（ｂ）との比較から、本実施例のｎ型ＴＦＴの
閾値電圧の絶対値は、従来のｎ型ＴＦＴよりも、ｐ型Ｔ
ＦＴの閾値電圧の絶対値に近くなっていることが分かる
。
【００１６】図５（ａ）に本実施例のアクティブマトリ
クス基板に於けるＣＭＯＳインバータの特性図を示す。 比較のために、上述の従来のｎ型ＴＦＴを用いたＣＭＯ
Ｓインバータの特性図を図５（ｂ）に示す。図５（ａ）
及び（ｂ）の特性図は、Ｖｄｄ＝２０Ｖ、Ｖｓｓ＝０Ｖ
の場合の測定結果であり、横軸はインバータの入力電圧
Ｖｉｎ、縦軸は出力電圧Ｖｏｕｔを示す。図５（ａ）及
び（ｂ）の比較から、本実施例に於けるＣＭＯＳインバ
ータは、従来のｎ型ＴＦＴを用いたインバータより良好
な特性を有していることが分かる。図５（ａ）に示すよ
うに、Ｖｉｎ＝１０ＶのときにＶｏｕｔ＝１０Ｖが得ら
れ、望ましいインバータ特性が得られている。
クス基板に於けるＣＭＯＳインバータの特性図を示す。 比較のために、上述の従来のｎ型ＴＦＴを用いたＣＭＯ
Ｓインバータの特性図を図５（ｂ）に示す。図５（ａ）
及び（ｂ）の特性図は、Ｖｄｄ＝２０Ｖ、Ｖｓｓ＝０Ｖ
の場合の測定結果であり、横軸はインバータの入力電圧
Ｖｉｎ、縦軸は出力電圧Ｖｏｕｔを示す。図５（ａ）及
び（ｂ）の比較から、本実施例に於けるＣＭＯＳインバ
ータは、従来のｎ型ＴＦＴを用いたインバータより良好
な特性を有していることが分かる。図５（ａ）に示すよ
うに、Ｖｉｎ＝１０ＶのときにＶｏｕｔ＝１０Ｖが得ら
れ、望ましいインバータ特性が得られている。
【００１７】従来のＣＭＯＳインバータでは、ｎ型ＴＦ
Ｔの閾値電圧の絶対値がｐ型ＴＦＴのそれとは著しく異
なるので、Ｖｉｎにｌｏｗ電圧を入力したときにｎ型Ｔ
ＦＴは完全にオフ状態とはならず、ｐ型ＴＦＴに比べて
十分に大きな抵抗値を持たない。従って、良好な特性が
得られない。これに対し、本実施例のアクティブマトリ
クス基板に設けられているＣＭＯＳインバータでは、Ｖ
ｉｎにｌｏｗ電圧を入力したときにｎ型ＴＦＴはオフ状
態となり、ｐ型ＴＦＴに比べて十分に大きな抵抗値を持
つことができる。従って、良好な特性が得られる。
Ｔの閾値電圧の絶対値がｐ型ＴＦＴのそれとは著しく異
なるので、Ｖｉｎにｌｏｗ電圧を入力したときにｎ型Ｔ
ＦＴは完全にオフ状態とはならず、ｐ型ＴＦＴに比べて
十分に大きな抵抗値を持たない。従って、良好な特性が
得られない。これに対し、本実施例のアクティブマトリ
クス基板に設けられているＣＭＯＳインバータでは、Ｖ
ｉｎにｌｏｗ電圧を入力したときにｎ型ＴＦＴはオフ状
態となり、ｐ型ＴＦＴに比べて十分に大きな抵抗値を持
つことができる。従って、良好な特性が得られる。
【００１８】
【発明の効果】本発明のアクティブマトリクス基板は、
閾値電圧の絶対値がほぼ等しいｎ型ＴＦＴ及びｐ型ＴＦ
ＴからなるＣＭＯＳインバータを有しているので、高性
能のシフトレジスタを構成することができる。従って、
本発明のアクティブマトリクス基板を用いれば、高解像
度のアクティブマトリクス表示装置が実現される。
閾値電圧の絶対値がほぼ等しいｎ型ＴＦＴ及びｐ型ＴＦ
ＴからなるＣＭＯＳインバータを有しているので、高性
能のシフトレジスタを構成することができる。従って、
本発明のアクティブマトリクス基板を用いれば、高解像
度のアクティブマトリクス表示装置が実現される。
【図１】本発明のアクティブマトリクス基板の駆動回路
に形成されるＣＭＯＳインバータの平面図である。
に形成されるＣＭＯＳインバータの平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】本発明のアクティブマトリクス基板を用いて構
成したアクティブマトリクス表示装置の模式図である。
成したアクティブマトリクス表示装置の模式図である。
【図４】（ａ）は本発明のアクティブマトリクス基板に
形成されるｎ型ＴＦＴ及び従来のｎ型ＴＦＴの特性図で
あり、（ｂ）は本発明のアクティブマトリクス基板に形
成されるｐ型ＴＦＴの特性図である。
形成されるｎ型ＴＦＴ及び従来のｎ型ＴＦＴの特性図で
あり、（ｂ）は本発明のアクティブマトリクス基板に形
成されるｐ型ＴＦＴの特性図である。
【図５】（ａ）は本発明のアクティブマトリクス基板に
設けられるＣＭＯＳインバータの特性図であり、（ｂ）
は従来のｎ型ＴＦＴを用いたＣＭＯＳインバータの特性
図である。
設けられるＣＭＯＳインバータの特性図であり、（ｂ）
は従来のｎ型ＴＦＴを用いたＣＭＯＳインバータの特性
図である。
３ａ，３ｂ ゲート電極
７ａ，７ｂ７ｃ，７ｄ コンタクトホール１１ 絶
縁性基板 １２ａ ｎ型チャネル層 １２ｂ ｐ型チャネル層 １３ ゲート絶縁膜 １４ 層間絶縁膜 １５ａ，１５ｂ，１５ｃ 配線パターン３５ａ ｎ
型ＴＦＴ ３５ｂ ｐ型ＴＦＴ
縁性基板 １２ａ ｎ型チャネル層 １２ｂ ｐ型チャネル層 １３ ゲート絶縁膜 １４ 層間絶縁膜 １５ａ，１５ｂ，１５ｃ 配線パターン３５ａ ｎ
型ＴＦＴ ３５ｂ ｐ型ＴＦＴ
Claims (1)
- 【請求項１】絶縁性基板と、該絶縁性基板上に形成され
た表示部と、該絶縁性基板上に形成され、ｎ型薄膜トラ
ンジスタとｐ型薄膜トランジスタを有するＣＭＯＳイン
バータを含む駆動回路と、を備えたアクティブマトリク
ス基板であって、該ｎ型薄膜トランジスタのチャネル層
及び該ｐ型薄膜トランジスタのチャネル層の少なくとも
一方にＩＩＩ族不純物がドーピングされ、該ｎ型薄膜ト
ランジスタ及び該ｐ型薄膜トランジスタの閾値電圧の絶
対値がほぼ等しいアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055027A JPH04290467A (ja) | 1991-03-19 | 1991-03-19 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055027A JPH04290467A (ja) | 1991-03-19 | 1991-03-19 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290467A true JPH04290467A (ja) | 1992-10-15 |
Family
ID=12987185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055027A Withdrawn JPH04290467A (ja) | 1991-03-19 | 1991-03-19 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290467A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635731A (en) * | 1995-01-23 | 1997-06-03 | Mitsubishi Denki Kabushiki Kaisha | SRAM cell with no PN junction between driver and load transistors and method of manufacturing the same |
| US6353244B1 (en) * | 1995-03-23 | 2002-03-05 | Semiconductor Energy Laboratory, Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6875999B2 (en) | 1994-02-08 | 2005-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit |
| US6964891B2 (en) | 2003-01-27 | 2005-11-15 | Sharp Kabushiki Kaisha | Thin film transistor substrate and its manufacture |
| US7151017B2 (en) | 2001-01-26 | 2006-12-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US7348227B1 (en) * | 1995-03-23 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1991
- 1991-03-19 JP JP3055027A patent/JPH04290467A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7816195B2 (en) | 1995-03-23 | 2010-10-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8574976B2 (en) | 1995-03-23 | 2013-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7151017B2 (en) | 2001-01-26 | 2006-12-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US7361577B2 (en) | 2001-01-26 | 2008-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US6964891B2 (en) | 2003-01-27 | 2005-11-15 | Sharp Kabushiki Kaisha | Thin film transistor substrate and its manufacture |
| US7189603B2 (en) | 2003-01-27 | 2007-03-13 | Sharp Kabushiki Kaisha | Thin film transistor substrate and its manufacture |
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